JP2001216194A - 演算処理装置 - Google Patents
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- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs
- H04N21/44004—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream, rendering scenes according to MPEG-4 scene graphs involving video buffer management, e.g. video decoder buffer or video display buffer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- H04N7/24—Systems for the transmission of television signals using pulse code modulation
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
Abstract
(57)【要約】
【課題】 小規模かつ安価な製造コストで、画像データ
などのデータ量の大きなデータを高速に処理できる演算
処理装置を提供する。 【解決手段】 データバッファメモリ１５は、ストリー
ムデータを記憶する第１の記憶領域と、ピクチャデータ
を記憶する第２の記憶領域とを有し、第１の記憶領域と
ＣＰＵ１０との間でＦＩＦＯ方式でストリームデータを
入出力する。第１の記憶領域および第２の記憶領域のサ
イズは、制御レジスタの値に基づいて変更可能である。
画像データ以外のデータは、２次キャッシュメモリ１３
およびデータキャッシュメモリ１２を介して、ＣＰＵ１
０と外部メモリ１４との間で転送される。
などのデータ量の大きなデータを高速に処理できる演算
処理装置を提供する。 【解決手段】 データバッファメモリ１５は、ストリー
ムデータを記憶する第１の記憶領域と、ピクチャデータ
を記憶する第２の記憶領域とを有し、第１の記憶領域と
ＣＰＵ１０との間でＦＩＦＯ方式でストリームデータを
入出力する。第１の記憶領域および第２の記憶領域のサ
イズは、制御レジスタの値に基づいて変更可能である。
画像データ以外のデータは、２次キャッシュメモリ１３
およびデータキャッシュメモリ１２を介して、ＣＰＵ１
０と外部メモリ１４との間で転送される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵにおいてビ
ットストリームデータを処理する場合にも好適な演算処
理装置に関する。
ットストリームデータを処理する場合にも好適な演算処
理装置に関する。
【０００２】
【従来の技術】従来の一般的な演算処理装置では、例え
ば、図７に示すように、ＣＰＵ(Central Processing Un
it) １００から近い順に、命令キャッシュメモリ１０１
(Instruction Cache Memory)およびデータキャッシュメ
モリ１０２と、２次(Second Level)キャッシュメモリ１
０３と、外部メモリ（主記憶装置）１０４とが順に階層
的に設けられている。命令キャッシュメモリ１０１に
は、ＣＰＵ１００で実行されるプログラムの命令コード
が格納される。データキャッシュメモリ１０２にはＣＰ
Ｕ１００における命令コードの実行時に用いられるデー
タや、当該実行によって得れたデータなどが格納され
る。図７に示す演算処理装置では、外部メモリ１０４か
ら命令キャッシュメモリ１０１への命令コードの転送、
並びに外部メモリ１０４とデータキャッシュメモリ１０
２との間でのデータの転送は、２次キャッシュメモリ１
０３を介して行われる。
ば、図７に示すように、ＣＰＵ(Central Processing Un
it) １００から近い順に、命令キャッシュメモリ１０１
(Instruction Cache Memory)およびデータキャッシュメ
モリ１０２と、２次(Second Level)キャッシュメモリ１
０３と、外部メモリ（主記憶装置）１０４とが順に階層
的に設けられている。命令キャッシュメモリ１０１に
は、ＣＰＵ１００で実行されるプログラムの命令コード
が格納される。データキャッシュメモリ１０２にはＣＰ
Ｕ１００における命令コードの実行時に用いられるデー
タや、当該実行によって得れたデータなどが格納され
る。図７に示す演算処理装置では、外部メモリ１０４か
ら命令キャッシュメモリ１０１への命令コードの転送、
並びに外部メモリ１０４とデータキャッシュメモリ１０
２との間でのデータの転送は、２次キャッシュメモリ１
０３を介して行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た図７に示す演算処理装置では、例えば、画像データな
どのデータ量の大きなデータを扱う場合に、２次キャッ
シュメモリ１０３およびデータキャッシュメモリ１０２
の双方を介して、ＣＰＵ１００と外部メモリ１０４との
間で当該データが転送されることになり、ＣＰＵ１００
と外部メモリ１０４との間で当該データを高速に転送す
ることが困難である。また、図７に示す演算処理装置で
は、画像データなどのデータ量が大きなデータを扱う場
合に、キャッシュバスにトラフィックが発生する可能性
が高く、それによっても、ＣＰＵ１００と外部メモリ１
０４との間で当該データを高速に転送することがさらに
困難になる。また、データキャッシュメモリ１０２は、
ＣＰＵ１００から要求があったデータを自らが記憶して
いないと判断した後に、２次キャッシュメモリ１０３に
当該データを要求することから、ＣＰＵ１００の待ち時
間が長くなるという問題がある。
た図７に示す演算処理装置では、例えば、画像データな
どのデータ量の大きなデータを扱う場合に、２次キャッ
シュメモリ１０３およびデータキャッシュメモリ１０２
の双方を介して、ＣＰＵ１００と外部メモリ１０４との
間で当該データが転送されることになり、ＣＰＵ１００
と外部メモリ１０４との間で当該データを高速に転送す
ることが困難である。また、図７に示す演算処理装置で
は、画像データなどのデータ量が大きなデータを扱う場
合に、キャッシュバスにトラフィックが発生する可能性
が高く、それによっても、ＣＰＵ１００と外部メモリ１
０４との間で当該データを高速に転送することがさらに
困難になる。また、データキャッシュメモリ１０２は、
ＣＰＵ１００から要求があったデータを自らが記憶して
いないと判断した後に、２次キャッシュメモリ１０３に
当該データを要求することから、ＣＰＵ１００の待ち時
間が長くなるという問題がある。
【０００４】また、従来の演算処理装置では、２次キャ
ッシュメモリ１３と外部メモリ１４との間にＦＩＦＯ(F
irst In First Out)メモリが設けられている場合がある
が、当該ＦＩＦＯ回路の容量および動作は固定であり、
柔軟性に欠けている。また、チップ内にＦＩＦＯ回路を
内蔵すると、チップサイズおよびトータルコストが大き
くなるという問題がある。
ッシュメモリ１３と外部メモリ１４との間にＦＩＦＯ(F
irst In First Out)メモリが設けられている場合がある
が、当該ＦＩＦＯ回路の容量および動作は固定であり、
柔軟性に欠けている。また、チップ内にＦＩＦＯ回路を
内蔵すると、チップサイズおよびトータルコストが大き
くなるという問題がある。
【０００５】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模かつ安価な製造コストで、画像データ
などのデータ量の大きなデータを高速に処理できる演算
処理装置を提供することを目的とする。
てなされ、小規模かつ安価な製造コストで、画像データ
などのデータ量の大きなデータを高速に処理できる演算
処理装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点の演算処理装置は、データおよびストリーム
データを用いて演算処理を行う演算処理回路と、前記演
算処理回路との間で前記データを入出力する第１のキャ
ッシュメモリと、主記憶装置と前記第１のキャッシュメ
モリとの間に介在する第２のキャッシュメモリと、前記
主記憶装置と前記演算処理回路との間に介在し、少なく
とも一部の記憶領域が前記ストリームデータを入力順で
出力する記憶回路とを有する。
点を解決し、上述した目的を達成するために、本発明の
第１の観点の演算処理装置は、データおよびストリーム
データを用いて演算処理を行う演算処理回路と、前記演
算処理回路との間で前記データを入出力する第１のキャ
ッシュメモリと、主記憶装置と前記第１のキャッシュメ
モリとの間に介在する第２のキャッシュメモリと、前記
主記憶装置と前記演算処理回路との間に介在し、少なく
とも一部の記憶領域が前記ストリームデータを入力順で
出力する記憶回路とを有する。
【０００７】本発明の第１の観点の演算処理装置では、
演算処理回路において所定の処理が行われ、当該処理の
過程で必要なデータが、第１のキャッシュメモリと演算
処理回路との間で入出力される。当該データは、第１の
キャッシュメモリおよび第２のキャッシュメモリを介し
て、主記憶装置と演算処理回路との間で転送される。ま
た、本発明の第１の観点の演算処理装置では、演算処理
回路において所定の処理が行われ、当該処理の過程で必
要なストリームデータが、記憶回路と演算処理回路との
間で入出力される。記憶回路と演算処理回路の間でのデ
ータの入出力は、入力順で出力を行うＦＩＦＯ方式で行
われる。当該記憶回路は演算処理回路と主記憶装置との
間に介在し、ストリームデータは、第２のキャッシュメ
モリを介することなく、演算処理回路と主記憶装置との
間で転送される。
演算処理回路において所定の処理が行われ、当該処理の
過程で必要なデータが、第１のキャッシュメモリと演算
処理回路との間で入出力される。当該データは、第１の
キャッシュメモリおよび第２のキャッシュメモリを介し
て、主記憶装置と演算処理回路との間で転送される。ま
た、本発明の第１の観点の演算処理装置では、演算処理
回路において所定の処理が行われ、当該処理の過程で必
要なストリームデータが、記憶回路と演算処理回路との
間で入出力される。記憶回路と演算処理回路の間でのデ
ータの入出力は、入力順で出力を行うＦＩＦＯ方式で行
われる。当該記憶回路は演算処理回路と主記憶装置との
間に介在し、ストリームデータは、第２のキャッシュメ
モリを介することなく、演算処理回路と主記憶装置との
間で転送される。
【０００８】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路は、前記演算処理回路に
よってアクセスされるアドレスを順に増加あるいは減少
することで、前記ストリームデータを入力順で出力す
る。
は、好ましくは、前記記憶回路は、前記演算処理回路に
よってアクセスされるアドレスを順に増加あるいは減少
することで、前記ストリームデータを入力順で出力す
る。
【０００９】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路は、前記ストリームデー
タを入力順で出力する記憶領域を少なくとも第１の記憶
領域と第２の記憶領域とに分割して管理し、前記演算処
理回路が前記第１の記憶領域にアクセスを行っていると
きに前記第２の記憶領域と前記主記憶装置との間でデー
タ転送を行い、前記演算処理回路が前記第２の記憶領域
にアクセスを行っているときに前記第１の記憶領域と前
記主記憶装置との間でデータ転送を行う。
は、好ましくは、前記記憶回路は、前記ストリームデー
タを入力順で出力する記憶領域を少なくとも第１の記憶
領域と第２の記憶領域とに分割して管理し、前記演算処
理回路が前記第１の記憶領域にアクセスを行っていると
きに前記第２の記憶領域と前記主記憶装置との間でデー
タ転送を行い、前記演算処理回路が前記第２の記憶領域
にアクセスを行っているときに前記第１の記憶領域と前
記主記憶装置との間でデータ転送を行う。
【００１０】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記ストリームデータは、画像のビッ
トストリームデータであり、前記記憶回路は、前記ビッ
トストリームデータを記憶する記憶領域以外の記憶領域
にピクチャデータを記憶する。
は、好ましくは、前記ストリームデータは、画像のビッ
トストリームデータであり、前記記憶回路は、前記ビッ
トストリームデータを記憶する記憶領域以外の記憶領域
にピクチャデータを記憶する。
【００１１】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路は、前記ストリームデー
タを記憶する記憶領域および前記ピクチャデータを記憶
する記憶領域のサイズを変更可能である。
は、好ましくは、前記記憶回路は、前記ストリームデー
タを記憶する記憶領域および前記ピクチャデータを記憶
する記憶領域のサイズを変更可能である。
【００１２】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路と前記主記憶装置との間
での前記ストリームデータの転送を制御するＤＭＡ回路
をさらに有する。
は、好ましくは、前記記憶回路と前記主記憶装置との間
での前記ストリームデータの転送を制御するＤＭＡ回路
をさらに有する。
【００１３】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路は、当該記憶回路に対し
て複数のアクセスが同時に発生した場合に、予め決めら
れた優先順位に基づいて、当該複数のアクセスに応じた
処理を順に行う。
は、好ましくは、前記記憶回路は、当該記憶回路に対し
て複数のアクセスが同時に発生した場合に、予め決めら
れた優先順位に基づいて、当該複数のアクセスに応じた
処理を順に行う。
【００１４】また、本発明の第１の観点の演算処理装置
は、好ましくは、前記記憶回路は、１ポート方式のメモ
リである。
は、好ましくは、前記記憶回路は、１ポート方式のメモ
リである。
【００１５】また、本発明の第２の観点の演算処理装置
は、命令コードを実行し、必要に応じて、データおよび
ストリームデータを用いて演算処理を行う演算処理回路
と、前記演算処理回路に前記命令コードを供給する第１
のキャッシュメモリと、前記演算処理回路との間で前記
データの入出力を行う第２のキャッシュメモリと、主記
憶装置と前記第１のキャッシュメモリおよび前記第２の
キャッシュメモリとの間に介在する第３のキャッシュメ
モリと、前記主記憶装置と前記演算処理回路との間に介
在し、少なくとも一部の記憶領域が前記ストリームデー
タを入力順で出力する記憶回路とを有する。
は、命令コードを実行し、必要に応じて、データおよび
ストリームデータを用いて演算処理を行う演算処理回路
と、前記演算処理回路に前記命令コードを供給する第１
のキャッシュメモリと、前記演算処理回路との間で前記
データの入出力を行う第２のキャッシュメモリと、主記
憶装置と前記第１のキャッシュメモリおよび前記第２の
キャッシュメモリとの間に介在する第３のキャッシュメ
モリと、前記主記憶装置と前記演算処理回路との間に介
在し、少なくとも一部の記憶領域が前記ストリームデー
タを入力順で出力する記憶回路とを有する。
【００１６】
【発明の実施の形態】以下、本発明の実施形態に係わる
演算処理装置について説明する。図１は、本実施形態の
演算処理装置１の構成図である。図１に示すように、演
算処理装置１は、例えば、ＣＰＵ１０、命令キャッシュ
メモリ１１、データキャッシュメモリ１２、２次キャッ
シュメモリ１３、外部メモリ１４、データバッファメモ
リ１５およびＤＭＡ(Direct Memory Access)回路１６を
有する。ここで、ＣＰＵ１０、命令キャッシュメモリ１
１、データキャッシュメモリ１２、２次キャッシュメモ
リ１３、データバッファメモリ１５およびＤＭＡ回路１
６は、一つの半導体チップ内に組み込まれている。
演算処理装置について説明する。図１は、本実施形態の
演算処理装置１の構成図である。図１に示すように、演
算処理装置１は、例えば、ＣＰＵ１０、命令キャッシュ
メモリ１１、データキャッシュメモリ１２、２次キャッ
シュメモリ１３、外部メモリ１４、データバッファメモ
リ１５およびＤＭＡ(Direct Memory Access)回路１６を
有する。ここで、ＣＰＵ１０、命令キャッシュメモリ１
１、データキャッシュメモリ１２、２次キャッシュメモ
リ１３、データバッファメモリ１５およびＤＭＡ回路１
６は、一つの半導体チップ内に組み込まれている。
【００１７】なお、ＣＰＵ１０が本発明の演算処理回路
に対応し、データバッファメモリ１５が本発明の記憶回
路に対応し、外部メモリ１４が本発明の主記憶装置に対
応している。また、データキャッシュメモリ１２が請求
項１の第１のキャッシュメモリおよび請求項９の第２の
キャッシュメモリに対応し、２次キャッシュメモリ１３
が請求項１の第２のキャッシュメモリおよび請求項９の
第３のキャッシュメモリに対応している。また、命令キ
ャッシュメモリ１１が請求項９の第１のキャッシュメモ
リに対応している。
に対応し、データバッファメモリ１５が本発明の記憶回
路に対応し、外部メモリ１４が本発明の主記憶装置に対
応している。また、データキャッシュメモリ１２が請求
項１の第１のキャッシュメモリおよび請求項９の第２の
キャッシュメモリに対応し、２次キャッシュメモリ１３
が請求項１の第２のキャッシュメモリおよび請求項９の
第３のキャッシュメモリに対応している。また、命令キ
ャッシュメモリ１１が請求項９の第１のキャッシュメモ
リに対応している。
【００１８】ＣＰＵ１０は、命令キャッシュメモリ１１
から読み出した命令コードに基づいて所定の演算を行
う。ＣＰＵ１０は、必要に応じて、データキャッシュメ
モリ１２から読み出したデータおよびデータバッファメ
モリ１５から入力したビットストリームデータあるいは
ピクチャデータを用いて上記所定の演算処理を行う。Ｃ
ＰＵ１０は、必要に応じて、演算処理の結果であるデー
タをデータキャッシュメモリ１２に書き込み、演算結果
であるビットストリームデータあるいはピクチャデータ
をデータバッファメモリ１５に書き込む。ＣＰＵ１０
は、例えば、命令キャッシュメモリ１１から入力した命
令コードに基づいて、データバッファメモリ１５から入
力したデータ、並びにデータキャッシュメモリ１２から
入力したビットストリームデータあるいはピクチャデー
タを用いて所定の画像処理を行う。ここで、ビットスト
リームデータを用いてＣＰＵ１０が行う画像処理として
は、ＭＰＥＧ２のエンコード処理やデコード処理などが
ある。
から読み出した命令コードに基づいて所定の演算を行
う。ＣＰＵ１０は、必要に応じて、データキャッシュメ
モリ１２から読み出したデータおよびデータバッファメ
モリ１５から入力したビットストリームデータあるいは
ピクチャデータを用いて上記所定の演算処理を行う。Ｃ
ＰＵ１０は、必要に応じて、演算処理の結果であるデー
タをデータキャッシュメモリ１２に書き込み、演算結果
であるビットストリームデータあるいはピクチャデータ
をデータバッファメモリ１５に書き込む。ＣＰＵ１０
は、例えば、命令キャッシュメモリ１１から入力した命
令コードに基づいて、データバッファメモリ１５から入
力したデータ、並びにデータキャッシュメモリ１２から
入力したビットストリームデータあるいはピクチャデー
タを用いて所定の画像処理を行う。ここで、ビットスト
リームデータを用いてＣＰＵ１０が行う画像処理として
は、ＭＰＥＧ２のエンコード処理やデコード処理などが
ある。
【００１９】また、ＣＰＵ１０は、後述するように、ア
プリケーションプログラムの実行に応じて、データバッ
ファメモリ１５内のＦＩＦＯメモリとして機能する記憶
領域のサイズを決定するための制御レジスタ２０にデー
タを書き込む。
プリケーションプログラムの実行に応じて、データバッ
ファメモリ１５内のＦＩＦＯメモリとして機能する記憶
領域のサイズを決定するための制御レジスタ２０にデー
タを書き込む。
【００２０】命令キャッシュメモリ１１は、ＣＰＵ１０
において実行される命令コードを記憶し、例えば、ＣＰ
Ｕ１０から所定の命令コードに対してのアクセス要求を
受けると、当該命令コードを含むページを既に記憶して
いる場合には、当該命令コードをＣＰＵ１０に出力し、
当該命令コードを記憶していない場合には、既に記憶し
ている所定のページと当該要求があった命令コードを含
むページとの入れ替えを２次キャッシュメモリ１３との
間で行った後に、当該要求があった命令コードをＣＰＵ
１０に出力する。命令キャッシュメモリ１１と２次キャ
ッシュメモリ１３との間でのページ入れ替えは、例え
ば、ＣＰＵ１０の処理とは独立して動作するＤＭＡ回路
１６によって制御される。
において実行される命令コードを記憶し、例えば、ＣＰ
Ｕ１０から所定の命令コードに対してのアクセス要求を
受けると、当該命令コードを含むページを既に記憶して
いる場合には、当該命令コードをＣＰＵ１０に出力し、
当該命令コードを記憶していない場合には、既に記憶し
ている所定のページと当該要求があった命令コードを含
むページとの入れ替えを２次キャッシュメモリ１３との
間で行った後に、当該要求があった命令コードをＣＰＵ
１０に出力する。命令キャッシュメモリ１１と２次キャ
ッシュメモリ１３との間でのページ入れ替えは、例え
ば、ＣＰＵ１０の処理とは独立して動作するＤＭＡ回路
１６によって制御される。
【００２１】データキャッシュメモリ１２は、ＣＰＵ１
０における命令コードの実行時に用いられるデータおよ
び当該実行によって得られた記憶し、例えば、ＣＰＵ１
０から所定のデータに対してのアクセス要求を受ける
と、当該データを含むページを既に記憶している場合に
は、当該データをＣＰＵ１０に出力し、当該データを記
憶していない場合には、既に記憶している所定のページ
と当該要求があったデータを含むページとの入れ替えを
２次キャッシュメモリ１３との間で行った後に、当該要
求があったデータをＣＰＵ１０に出力する。データキャ
ッシュメモリ１２と２次キャッシュメモリ１３との間で
のページ入れ替えは、例えば、ＣＰＵ１０の処理とは独
立して動作するＤＭＡ回路１６によって制御される。
０における命令コードの実行時に用いられるデータおよ
び当該実行によって得られた記憶し、例えば、ＣＰＵ１
０から所定のデータに対してのアクセス要求を受ける
と、当該データを含むページを既に記憶している場合に
は、当該データをＣＰＵ１０に出力し、当該データを記
憶していない場合には、既に記憶している所定のページ
と当該要求があったデータを含むページとの入れ替えを
２次キャッシュメモリ１３との間で行った後に、当該要
求があったデータをＣＰＵ１０に出力する。データキャ
ッシュメモリ１２と２次キャッシュメモリ１３との間で
のページ入れ替えは、例えば、ＣＰＵ１０の処理とは独
立して動作するＤＭＡ回路１６によって制御される。
【００２２】２次キャッシュメモリ１３は、命令キャッ
シュメモリ１１およびデータキャッシュメモリ１２、並
びにバス１７を介して外部メモリ１４と接続されてい
る。２次キャッシュメモリ１３は、命令キャッシュメモ
リ１１およびデータキャッシュメモリ１２との間でペー
ジ入れ替えを行う際に、必要なページを既に記憶してい
る場合には、当該ページを命令キャッシュメモリ１１お
よびデータキャッシュメモリ１２に転送し、必要なペー
ジを記憶していない場合には、バス１７を介して当該ペ
ージを外部メモリ１４から読み出した後に、当該ページ
を命令キャッシュメモリ１１およびデータキャッシュメ
モリ１２に転送する。２次キャッシュメモリ１３と外部
メモリ１４との間でのページ転送処理は、例えば、ＣＰ
Ｕ１０の処理とは独立して動作するＤＭＡ回路１６によ
って制御される。
シュメモリ１１およびデータキャッシュメモリ１２、並
びにバス１７を介して外部メモリ１４と接続されてい
る。２次キャッシュメモリ１３は、命令キャッシュメモ
リ１１およびデータキャッシュメモリ１２との間でペー
ジ入れ替えを行う際に、必要なページを既に記憶してい
る場合には、当該ページを命令キャッシュメモリ１１お
よびデータキャッシュメモリ１２に転送し、必要なペー
ジを記憶していない場合には、バス１７を介して当該ペ
ージを外部メモリ１４から読み出した後に、当該ページ
を命令キャッシュメモリ１１およびデータキャッシュメ
モリ１２に転送する。２次キャッシュメモリ１３と外部
メモリ１４との間でのページ転送処理は、例えば、ＣＰ
Ｕ１０の処理とは独立して動作するＤＭＡ回路１６によ
って制御される。
【００２３】外部メモリ１４は、ＣＰＵ１０において用
いられる命令コード、データ、ビットストリームデータ
およびピクチャデータを記憶する主記憶装置である。
いられる命令コード、データ、ビットストリームデータ
およびピクチャデータを記憶する主記憶装置である。
【００２４】データバッファメモリ１５は、例えば、デ
ジタルビデオ圧縮処理を行う際などに動き補償予測を行
う対象となるピクチャデータ、エンコード処理前のピク
チャデータおよびデコード処理後のピクチャデータなど
を記憶するスクラッチパッドＲＡＭ(Scratch-pad Rando
m Access Memory)として機能する記憶領域１５ａと、ビ
ットストリームデータを記憶する仮想ＦＩＦＯメモリと
して機能する記憶領域１５ｂとを有し、例えばＲＡＭが
用いられる。データバッファメモリ１５は、例えば、１
ポートメモリである。ここで、データバッファメモリ１
５のうち仮想ＦＩＦＯメモリとして機能する記憶領域１
５ｂのサイズは、例えば、データバッファメモリ１５内
に内蔵された制御レジスタ２０に記憶されたデータが示
す値に応じて決定される。制御レジスタ２０には、例え
ば、ＣＰＵ１０において実行されるアプリケーションプ
ログラムに応じたデータが記憶される。
ジタルビデオ圧縮処理を行う際などに動き補償予測を行
う対象となるピクチャデータ、エンコード処理前のピク
チャデータおよびデコード処理後のピクチャデータなど
を記憶するスクラッチパッドＲＡＭ(Scratch-pad Rando
m Access Memory)として機能する記憶領域１５ａと、ビ
ットストリームデータを記憶する仮想ＦＩＦＯメモリと
して機能する記憶領域１５ｂとを有し、例えばＲＡＭが
用いられる。データバッファメモリ１５は、例えば、１
ポートメモリである。ここで、データバッファメモリ１
５のうち仮想ＦＩＦＯメモリとして機能する記憶領域１
５ｂのサイズは、例えば、データバッファメモリ１５内
に内蔵された制御レジスタ２０に記憶されたデータが示
す値に応じて決定される。制御レジスタ２０には、例え
ば、ＣＰＵ１０において実行されるアプリケーションプ
ログラムに応じたデータが記憶される。
【００２５】ここで、仮想ＦＩＦＯメモリとして機能す
る記憶領域１５ｂのサイズは、例えば、８バイトを単位
として、その整数倍となるように決定される。そして、
仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂのサ
イズを、８バイト、１６バイトおよび３２バイトにする
場合には、制御レジスタ２０にそれぞれ２進数の「００
０」、「００１」および「０１０」を示すデータが記憶
される。
る記憶領域１５ｂのサイズは、例えば、８バイトを単位
として、その整数倍となるように決定される。そして、
仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂのサ
イズを、８バイト、１６バイトおよび３２バイトにする
場合には、制御レジスタ２０にそれぞれ２進数の「００
０」、「００１」および「０１０」を示すデータが記憶
される。
【００２６】一方、スクラッチパッドＲＡＭとして機能
する記憶領域１５ａは、データバッファメモリ１５の全
記憶領域のうち、制御レジスタ２０に記憶されたデータ
によって決定された仮想ＦＩＦＯメモリとして機能する
記憶領域１５ｂを除いた記憶領域になる。
する記憶領域１５ａは、データバッファメモリ１５の全
記憶領域のうち、制御レジスタ２０に記憶されたデータ
によって決定された仮想ＦＩＦＯメモリとして機能する
記憶領域１５ｂを除いた記憶領域になる。
【００２７】また、データバッファメモリ１５内の仮想
ＦＩＦＯメモリとして機能する記憶領域１５ｂは、同じ
サイズの２つの記憶領域に分割して管理される。データ
バッファメモリ１５は、例えば図３に示すように、ＢＰ
(Bitstream Pointer) レジスタ３０を有し、ＢＰレジス
タ３０には、仮想ＦＩＦＯメモリとして機能する記憶領
域１５ｂ内の現在アクセスを行うアドレスが記憶され
る。ＢＰレジスタ３０に記憶されるアドレスは、例え
ば、ＤＭＡ回路１６によって、順次にインクリメント
（増加）あるいはデクリメント（減少）される。
ＦＩＦＯメモリとして機能する記憶領域１５ｂは、同じ
サイズの２つの記憶領域に分割して管理される。データ
バッファメモリ１５は、例えば図３に示すように、ＢＰ
(Bitstream Pointer) レジスタ３０を有し、ＢＰレジス
タ３０には、仮想ＦＩＦＯメモリとして機能する記憶領
域１５ｂ内の現在アクセスを行うアドレスが記憶され
る。ＢＰレジスタ３０に記憶されるアドレスは、例え
ば、ＤＭＡ回路１６によって、順次にインクリメント
（増加）あるいはデクリメント（減少）される。
【００２８】例えば、図３に示すように、データバッフ
ァメモリ１５がマトリクス状に配設された各セルにビッ
トデータを記憶する場合に、例えば、仮想ＦＩＦＯメモ
リとして機能する記憶領域１５ｂが、「０」〜「ｎ−
１」行目までの記憶領域１５ｂ１と、「ｎ」〜「２ｎ−
１」行目までの記憶領域１５ｂ２とに分割してＤＭＡ回
路１６によって管理される。ＢＰレジスタ３０に記憶さ
れるアドレスは、図３中の「０」行目から「２ｎ−１」
行目に向かって、かつ各行において図中左端から右端に
向かって順にインクリメントされる。そして、ＢＰレジ
スタ３０に記憶されるアドレスは、記憶領域１５ｂ２内
の「２ｎ−１」行目の右端のアドレス（記憶領域１５ｂ
の最終アドレス）を指し示した後は、データバッファメ
モリ１５ｂ１内の１行目の左端のアドレス（記憶領域１
５ｂの開始アドレス）を次に指し示す。
ァメモリ１５がマトリクス状に配設された各セルにビッ
トデータを記憶する場合に、例えば、仮想ＦＩＦＯメモ
リとして機能する記憶領域１５ｂが、「０」〜「ｎ−
１」行目までの記憶領域１５ｂ１と、「ｎ」〜「２ｎ−
１」行目までの記憶領域１５ｂ２とに分割してＤＭＡ回
路１６によって管理される。ＢＰレジスタ３０に記憶さ
れるアドレスは、図３中の「０」行目から「２ｎ−１」
行目に向かって、かつ各行において図中左端から右端に
向かって順にインクリメントされる。そして、ＢＰレジ
スタ３０に記憶されるアドレスは、記憶領域１５ｂ２内
の「２ｎ−１」行目の右端のアドレス（記憶領域１５ｂ
の最終アドレス）を指し示した後は、データバッファメ
モリ１５ｂ１内の１行目の左端のアドレス（記憶領域１
５ｂの開始アドレス）を次に指し示す。
【００２９】例えば、デコード処理時などのようにＣＰ
Ｕ１０が記憶領域１５ｂからビットストリームデータを
読み出す場合に、外部メモリ１４から記憶領域１５ｂに
新たなビットストリームデータを自動的に転送する。ま
た、エンコード処理時などのようにＣＰＵ１０が記憶領
域１５ｂにビットストリームデータを書き込む場合に、
記憶領域１５ｂから外部メモリ１４にビットストリーム
データを自動的に転送する。
Ｕ１０が記憶領域１５ｂからビットストリームデータを
読み出す場合に、外部メモリ１４から記憶領域１５ｂに
新たなビットストリームデータを自動的に転送する。ま
た、エンコード処理時などのようにＣＰＵ１０が記憶領
域１５ｂにビットストリームデータを書き込む場合に、
記憶領域１５ｂから外部メモリ１４にビットストリーム
データを自動的に転送する。
【００３０】記憶領域１５ｂと外部メモリ１４との間で
のビットストリームデータの転送は、ＤＭＡ回路１６の
制御に基づいて、ＣＰＵ１０における処理に影響を与え
ることなく、バックグラウンドで行われる。プログラマ
は、例えば、図示しない制御レジスタなどを用いて、記
憶領域１５ｂと外部メモリ１４との間でのビットストリ
ームデータの転送方向と、読み出し元のアドレスおよび
書き込み先のアドレスとを指定すればよい。
のビットストリームデータの転送は、ＤＭＡ回路１６の
制御に基づいて、ＣＰＵ１０における処理に影響を与え
ることなく、バックグラウンドで行われる。プログラマ
は、例えば、図示しない制御レジスタなどを用いて、記
憶領域１５ｂと外部メモリ１４との間でのビットストリ
ームデータの転送方向と、読み出し元のアドレスおよび
書き込み先のアドレスとを指定すればよい。
【００３１】ＤＭＡ回路１６は、ＣＰＵ１０の処理とは
独立して、例えば、命令キャッシュメモリ１１およびデ
ータキャッシュメモリ１２と２次キャッシュメモリ１３
との間でのページ転送処理と、２次キャッシュメモリ１
３と外部メモリ１４との間でのページ転送処理と、デー
タバッファメモリ１５と外部メモリ１４との間でのペー
ジ転送処理とを制御する。ＤＭＡ回路１６が行う複数の
処理に対しての要求あるいは必要性が同時に生じた場合
に、そららの処理をシーケンシャルに順に処理するため
に、キューが用意されている。また、データバッファメ
モリ１５に対してのアクセスには、所定の優先順位が付
けられている。この優先順位は、予め固定的に決定され
ている。例えば、データバッファメモリ１５に対しての
アクセスにおいて、ビットストリームに対してのアクセ
スに、ピクチャデータに対してのアクセスよりも高い優
先順位が付けられている。そのため、データバッファメ
モリ１５の記憶領域１５ｂのＦＩＦＯメモリとしての機
能の連続性が高い確立で実現され、ＣＰＵ１０における
ビットストリームデータのエンコード処理およびデコー
ド処理の連続性が高い確立で確保される。
独立して、例えば、命令キャッシュメモリ１１およびデ
ータキャッシュメモリ１２と２次キャッシュメモリ１３
との間でのページ転送処理と、２次キャッシュメモリ１
３と外部メモリ１４との間でのページ転送処理と、デー
タバッファメモリ１５と外部メモリ１４との間でのペー
ジ転送処理とを制御する。ＤＭＡ回路１６が行う複数の
処理に対しての要求あるいは必要性が同時に生じた場合
に、そららの処理をシーケンシャルに順に処理するため
に、キューが用意されている。また、データバッファメ
モリ１５に対してのアクセスには、所定の優先順位が付
けられている。この優先順位は、予め固定的に決定され
ている。例えば、データバッファメモリ１５に対しての
アクセスにおいて、ビットストリームに対してのアクセ
スに、ピクチャデータに対してのアクセスよりも高い優
先順位が付けられている。そのため、データバッファメ
モリ１５の記憶領域１５ｂのＦＩＦＯメモリとしての機
能の連続性が高い確立で実現され、ＣＰＵ１０における
ビットストリームデータのエンコード処理およびデコー
ド処理の連続性が高い確立で確保される。
【００３２】以下、図１に示す演算処理装置１の動作例
を説明する。 〔第１の動作例〕当該動作例では、図１に示すＣＰＵ１
０において例えばデコード処理が行われ、データバッフ
ァメモリ１５からＣＰＵ１０にビットストリームデータ
が読み出される場合の演算処理装置１の動作を説明す
る。図４は、データバッファメモリ１５からＣＰＵ１０
にビットストリームデータが読み出される場合の演算処
理装置１の動作を示すフローチャートである。
を説明する。 〔第１の動作例〕当該動作例では、図１に示すＣＰＵ１
０において例えばデコード処理が行われ、データバッフ
ァメモリ１５からＣＰＵ１０にビットストリームデータ
が読み出される場合の演算処理装置１の動作を説明す
る。図４は、データバッファメモリ１５からＣＰＵ１０
にビットストリームデータが読み出される場合の演算処
理装置１の動作を示すフローチャートである。
【００３３】ステップＳ１：例えば、ＣＰＵ１０におけ
るアプリケーションプログラムの実行に応じて、データ
バッファメモリ１５内の仮想ＦＩＦＯメモリとして機能
する記憶領域１５ｂのサイズが制御レジスタ２０に設定
される。これによって、データバッファメモリ１５内の
仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂのサ
イズが決定される。
るアプリケーションプログラムの実行に応じて、データ
バッファメモリ１５内の仮想ＦＩＦＯメモリとして機能
する記憶領域１５ｂのサイズが制御レジスタ２０に設定
される。これによって、データバッファメモリ１５内の
仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂのサ
イズが決定される。
【００３４】ステップＳ２：例えば、ＣＰＵ１０におけ
るアプリケーションプログラムの実行に応じて、図示し
ないＤＭＡ回路がリード（ビットストリームデータの読
み出し）指示を受けると、バス１７を介して外部メモリ
１４からデータバッファメモリ１５内の仮想ＦＩＦＯメ
モリとして機能する記憶領域１５ｂにビットストリーム
データが転送される。この場合に、例えば、記憶領域１
５ｂの全域にビットストリームデータが書き込まれる。
また、ビットストリームデータは、読み出し順に、図５
（Ａ）に示すように、図５（Ａ）中の０行目から「２ｎ
−１」行目に向かって、かつ各行において図中左端から
右端に向かって順に記憶領域１５ｂ内に書き込まれる。
るアプリケーションプログラムの実行に応じて、図示し
ないＤＭＡ回路がリード（ビットストリームデータの読
み出し）指示を受けると、バス１７を介して外部メモリ
１４からデータバッファメモリ１５内の仮想ＦＩＦＯメ
モリとして機能する記憶領域１５ｂにビットストリーム
データが転送される。この場合に、例えば、記憶領域１
５ｂの全域にビットストリームデータが書き込まれる。
また、ビットストリームデータは、読み出し順に、図５
（Ａ）に示すように、図５（Ａ）中の０行目から「２ｎ
−１」行目に向かって、かつ各行において図中左端から
右端に向かって順に記憶領域１５ｂ内に書き込まれる。
【００３５】ステップＳ３：ＣＰＵ１０におけるデコー
ド処理の進行に応じて、例えば、図２に示すＢＰレジス
タ３０に記憶されたデータバッファメモリ１５内の記憶
領域１５ｂのアドレスからビットストリームデータがＣ
ＰＵ１０に読み出される。ＢＰレジスタ３０に記憶され
るアドレスは、当該ステップＳ３の処理を実行する度に
順にインクリメントされる。当該インクリメントは、例
えば、図５（Ａ）中の０行目から「２ｎ−１」行目に向
かって、かつ各行において図中左端から右端に向かって
順に記憶領域１５ｂ内のアドレスを指し示すように行わ
れる。なお、ＢＰレジスタ３０に記憶されるアドレス
は、記憶領域１５ｂ２内の２ｎ−１行目の右端のアドレ
ス（記憶領域１５ｂの最終アドレス）を指し示した後
は、データバッファメモリ１５ｂ１内の１行目の左端の
アドレス（記憶領域１５ｂの開始アドレス）を次に指し
示す。
ド処理の進行に応じて、例えば、図２に示すＢＰレジス
タ３０に記憶されたデータバッファメモリ１５内の記憶
領域１５ｂのアドレスからビットストリームデータがＣ
ＰＵ１０に読み出される。ＢＰレジスタ３０に記憶され
るアドレスは、当該ステップＳ３の処理を実行する度に
順にインクリメントされる。当該インクリメントは、例
えば、図５（Ａ）中の０行目から「２ｎ−１」行目に向
かって、かつ各行において図中左端から右端に向かって
順に記憶領域１５ｂ内のアドレスを指し示すように行わ
れる。なお、ＢＰレジスタ３０に記憶されるアドレス
は、記憶領域１５ｂ２内の２ｎ−１行目の右端のアドレ
ス（記憶領域１５ｂの最終アドレス）を指し示した後
は、データバッファメモリ１５ｂ１内の１行目の左端の
アドレス（記憶領域１５ｂの開始アドレス）を次に指し
示す。
【００３６】ステップＳ４：ＤＭＡ回路１６によって、
ＣＰＵ１０において処理されるビットストリームデータ
が、全てデータバッファメモリ１５からＣＰＵ１０に読
み出されたか否かが判断され、全て読み出されたと判断
された場合は処理を終了し、そうでない場合にはステッ
プＳ５の処理が実行される。
ＣＰＵ１０において処理されるビットストリームデータ
が、全てデータバッファメモリ１５からＣＰＵ１０に読
み出されたか否かが判断され、全て読み出されたと判断
された場合は処理を終了し、そうでない場合にはステッ
プＳ５の処理が実行される。
【００３７】ステップＳ５：ＤＭＡ回路１６によって、
ＢＰレジスタ３０に記憶されたアドレスが、図５（Ｂ）
に示すように境界線３１を越えたか、あるいは、図５
（Ｃ）に示すように境界線３２を越えたか否かが判断さ
れ、越えたと判断された場合にはステップＳ６の処理が
実行され、越えていないと判断された場合にはステップ
Ｓ３の処理が再び行われる。
ＢＰレジスタ３０に記憶されたアドレスが、図５（Ｂ）
に示すように境界線３１を越えたか、あるいは、図５
（Ｃ）に示すように境界線３２を越えたか否かが判断さ
れ、越えたと判断された場合にはステップＳ６の処理が
実行され、越えていないと判断された場合にはステップ
Ｓ３の処理が再び行われる。
【００３８】ステップＳ６：ＢＰレジスタ３０に記憶さ
れたアドレスが図５（Ｂ）に示すように境界線３１を越
えた場合には、ＤＭＡ回路１６によって、外部バス１７
を介して外部メモリ１４からデータバッファメモリ１５
の記憶領域１５ｂ１の全域にビットストリームデータが
転送される。一方、ＢＰレジスタ３０に記憶されたアド
レスが図５（Ｃ）に示すように境界線３２を越えた場合
には、ＤＭＡ回路１６によって、外部バス１７を介して
外部メモリ１４からデータバッファメモリ１５の記憶領
域１５ｂ２の全域にビットストリームデータが転送され
る。ステップＳ６の処理が終了すると続いてステップＳ
３の処理が行われる。
れたアドレスが図５（Ｂ）に示すように境界線３１を越
えた場合には、ＤＭＡ回路１６によって、外部バス１７
を介して外部メモリ１４からデータバッファメモリ１５
の記憶領域１５ｂ１の全域にビットストリームデータが
転送される。一方、ＢＰレジスタ３０に記憶されたアド
レスが図５（Ｃ）に示すように境界線３２を越えた場合
には、ＤＭＡ回路１６によって、外部バス１７を介して
外部メモリ１４からデータバッファメモリ１５の記憶領
域１５ｂ２の全域にビットストリームデータが転送され
る。ステップＳ６の処理が終了すると続いてステップＳ
３の処理が行われる。
【００３９】〔第２の動作例〕当該動作例では、図１に
示すＣＰＵ１０において例えばエンード処理が行われ、
ＣＰＵ１０からデータバッファメモリ１５にビットスト
リームデータが書き込まれる場合の演算処理装置１の動
作を説明する。図６は、ＣＰＵ１０からデータバッファ
メモリ１５にビットストリームデータを書き込む場合の
演算処理装置１の動作を示すフローチャートである。
示すＣＰＵ１０において例えばエンード処理が行われ、
ＣＰＵ１０からデータバッファメモリ１５にビットスト
リームデータが書き込まれる場合の演算処理装置１の動
作を説明する。図６は、ＣＰＵ１０からデータバッファ
メモリ１５にビットストリームデータを書き込む場合の
演算処理装置１の動作を示すフローチャートである。
【００４０】ステップＳ１１：例えば、ＣＰＵ１０にお
けるアプリケーションプログラムの実行に応じて、デー
タバッファメモリ１５内の仮想ＦＩＦＯメモリとして機
能する記憶領域１５ｂのサイズが制御レジスタ２０に設
定される。これによって、データバッファメモリ１５内
の仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂの
サイズが決定される。
けるアプリケーションプログラムの実行に応じて、デー
タバッファメモリ１５内の仮想ＦＩＦＯメモリとして機
能する記憶領域１５ｂのサイズが制御レジスタ２０に設
定される。これによって、データバッファメモリ１５内
の仮想ＦＩＦＯメモリとして機能する記憶領域１５ｂの
サイズが決定される。
【００４１】ステップＳ１２：ＣＰＵ１０におけるエン
コード処理の進行に応じて、例えば、図２に示すＢＰレ
ジスタ３０に記憶されたデータバッファメモリ１５内の
記憶領域１５ｂのアドレスに、ＣＰＵ１０からビットス
トリームデータが書き込まれる。ＢＰレジスタ３０に記
憶されるアドレスは、当該ステップＳ１２の処理を実行
する度に順にインクリメントされる。当該インクリメン
トは、例えば、図５（Ａ）中の０行目から「２ｎ−１」
行目に向かって、かつ各行において図中左端から右端に
向かって順に記憶領域１５ｂ内のアドレスを指し示すよ
うに行われる。なお、ＢＰレジスタ３０に記憶されるア
ドレスは、記憶領域１５ｂ２内の２ｎ−１行目の右端の
アドレス（記憶領域１５ｂの最終アドレス）を指し示し
た後は、データバッファメモリ１５ｂ１内の１行目の左
端のアドレス（記憶領域１５ｂの開始アドレス）を次に
指し示す。
コード処理の進行に応じて、例えば、図２に示すＢＰレ
ジスタ３０に記憶されたデータバッファメモリ１５内の
記憶領域１５ｂのアドレスに、ＣＰＵ１０からビットス
トリームデータが書き込まれる。ＢＰレジスタ３０に記
憶されるアドレスは、当該ステップＳ１２の処理を実行
する度に順にインクリメントされる。当該インクリメン
トは、例えば、図５（Ａ）中の０行目から「２ｎ−１」
行目に向かって、かつ各行において図中左端から右端に
向かって順に記憶領域１５ｂ内のアドレスを指し示すよ
うに行われる。なお、ＢＰレジスタ３０に記憶されるア
ドレスは、記憶領域１５ｂ２内の２ｎ−１行目の右端の
アドレス（記憶領域１５ｂの最終アドレス）を指し示し
た後は、データバッファメモリ１５ｂ１内の１行目の左
端のアドレス（記憶領域１５ｂの開始アドレス）を次に
指し示す。
【００４２】ステップＳ１３：ＤＭＡ回路１６によっ
て、ＣＰＵ１０において処理されたビットストリームデ
ータが、全てデータバッファメモリ１５に書き込まれた
か否かが判断され、全て書き込まれたと判断された場合
はステップＳ１６の処理が行われ、そうでない場合には
ステップＳ１４の処理が実行される。
て、ＣＰＵ１０において処理されたビットストリームデ
ータが、全てデータバッファメモリ１５に書き込まれた
か否かが判断され、全て書き込まれたと判断された場合
はステップＳ１６の処理が行われ、そうでない場合には
ステップＳ１４の処理が実行される。
【００４３】ステップＳ１４：ＤＭＡ回路１６によっ
て、ＢＰレジスタ３０に記憶されたアドレスが、図５
（Ｂ）に示すように境界線３１を越えたか、あるいは、
図５（Ｃ）に示すように境界線３２を越えたか否かが判
断され、越えたと判断された場合にはステップＳ１５の
処理が実行され、越えていないと判断された場合にはス
テップＳ１２の処理が再び行われる。
て、ＢＰレジスタ３０に記憶されたアドレスが、図５
（Ｂ）に示すように境界線３１を越えたか、あるいは、
図５（Ｃ）に示すように境界線３２を越えたか否かが判
断され、越えたと判断された場合にはステップＳ１５の
処理が実行され、越えていないと判断された場合にはス
テップＳ１２の処理が再び行われる。
【００４４】ステップＳ１５：ＢＰレジスタ３０に記憶
されたアドレスが図５（Ｂ）に示すように境界線３１を
越えた場合には、ＤＭＡ回路１６によって、記憶領域１
５ｂ１に記憶された全てのビットストリームデータが外
部バス１７を介して外部メモリ１４に転送される。一
方、ＢＰレジスタ３０に記憶されたアドレスが図５
（Ｃ）に示すように境界線３２を越えた場合には、ＤＭ
Ａ回路１６によって、記憶領域１５ｂ２に記憶された全
てのビットストリームデータが外部バス１７を介して外
部メモリ１４に転送される。ステップＳ１５の処理が終
了すると続いてステップＳ１２の処理が行われる。
されたアドレスが図５（Ｂ）に示すように境界線３１を
越えた場合には、ＤＭＡ回路１６によって、記憶領域１
５ｂ１に記憶された全てのビットストリームデータが外
部バス１７を介して外部メモリ１４に転送される。一
方、ＢＰレジスタ３０に記憶されたアドレスが図５
（Ｃ）に示すように境界線３２を越えた場合には、ＤＭ
Ａ回路１６によって、記憶領域１５ｂ２に記憶された全
てのビットストリームデータが外部バス１７を介して外
部メモリ１４に転送される。ステップＳ１５の処理が終
了すると続いてステップＳ１２の処理が行われる。
【００４５】ステップＳ１６：ステップＳ１３において
ＣＰＵ１０から記憶領域１５ｂに全てのビットストリー
ムデータが書き込まれたと判断された場合に実行され、
記憶領域１５ｂに書き込まれた全てのビットストリーム
データが、外部バス１７を介してデータバッファメモリ
１５から外部メモリ１４に転送される。
ＣＰＵ１０から記憶領域１５ｂに全てのビットストリー
ムデータが書き込まれたと判断された場合に実行され、
記憶領域１５ｂに書き込まれた全てのビットストリーム
データが、外部バス１７を介してデータバッファメモリ
１５から外部メモリ１４に転送される。
【００４６】以上説明したように、演算処理装置１によ
れば、ビットストリームデータおよびピクチャデータな
どのデータ量の大きな画像データを、データキャッシュ
メモリ１２および２次キャッシュメモリ１３を介さず
に、データバッファメモリ１５のみを介して、外部メモ
リ１４とＣＰＵ１０との間で転送を行う。その結果、こ
れらの画像データを高速にＣＰＵ１０と外部メモリ１４
との間で転送することが可能になり、ＣＰＵ１０におけ
る画像データの処理の連続性を高性能に確保できる。
れば、ビットストリームデータおよびピクチャデータな
どのデータ量の大きな画像データを、データキャッシュ
メモリ１２および２次キャッシュメモリ１３を介さず
に、データバッファメモリ１５のみを介して、外部メモ
リ１４とＣＰＵ１０との間で転送を行う。その結果、こ
れらの画像データを高速にＣＰＵ１０と外部メモリ１４
との間で転送することが可能になり、ＣＰＵ１０におけ
る画像データの処理の連続性を高性能に確保できる。
【００４７】また、演算処理装置１によれば、データバ
ッファメモリ１５の記憶領域のアドレスをＢＰレジスタ
３０を用いて順に指し示すことで、データバッファメモ
リ１５をＦＩＦＯメモリとして機能させる。その結果、
チップ内にＦＩＦＯメモリを独立して設ける必要がなく
なり、小規模化および低価格化を図れる。
ッファメモリ１５の記憶領域のアドレスをＢＰレジスタ
３０を用いて順に指し示すことで、データバッファメモ
リ１５をＦＩＦＯメモリとして機能させる。その結果、
チップ内にＦＩＦＯメモリを独立して設ける必要がなく
なり、小規模化および低価格化を図れる。
【００４８】また、演算処理装置１によれば、データバ
ッファメモリ１５内のスクラッチパッドＲＡＭとして機
能する記憶領域１５ａと、仮想ＦＩＦＯメモリとして機
能する記憶領域１５ｂとのサイズを、アプリケーション
プログラムの内容に応じて制御レジスタ２０に記憶され
るデータを書き換えることで、動的に変更できる。その
結果、ＣＰＵ１０で実行されるアプリケーションプログ
ラムに適したメモリ環境を提供できる。また、演算処理
装置１によれば、例えば、ＣＰＵ１０が連続したデータ
について処理を行う場合や、所定のアドレスパターンで
データを要求する場合などに、ＣＰＵ１０が必要とする
データを外部メモリ１４からデータバッファメモリ１５
にＣＰＵ１０から要求を受ける前に予め転送しておくこ
とで、ＣＰＵ１０の待ち時間を殆ど無くすことができ
る。
ッファメモリ１５内のスクラッチパッドＲＡＭとして機
能する記憶領域１５ａと、仮想ＦＩＦＯメモリとして機
能する記憶領域１５ｂとのサイズを、アプリケーション
プログラムの内容に応じて制御レジスタ２０に記憶され
るデータを書き換えることで、動的に変更できる。その
結果、ＣＰＵ１０で実行されるアプリケーションプログ
ラムに適したメモリ環境を提供できる。また、演算処理
装置１によれば、例えば、ＣＰＵ１０が連続したデータ
について処理を行う場合や、所定のアドレスパターンで
データを要求する場合などに、ＣＰＵ１０が必要とする
データを外部メモリ１４からデータバッファメモリ１５
にＣＰＵ１０から要求を受ける前に予め転送しておくこ
とで、ＣＰＵ１０の待ち時間を殆ど無くすことができ
る。
【００４９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、ストリームデータ
としてＭＰＥＧ２などの画像処理で用いられるビットス
トリームデータを例示したが、ＣＰＵ１０において連続
的にシーケンシャルに処理されるデータであれば、スト
リームデータとしてその他のデータを用いてもよい。
い。例えば、上述した実施形態では、ストリームデータ
としてＭＰＥＧ２などの画像処理で用いられるビットス
トリームデータを例示したが、ＣＰＵ１０において連続
的にシーケンシャルに処理されるデータであれば、スト
リームデータとしてその他のデータを用いてもよい。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
小規模かつ安価な構成で、画像データなどのデータ量の
大きなデータを高速に処理できる演算処理装置を提供で
きる。また、本発明によれば、小規模かつ安価な構成
で、ストリームデータを連続的に処理可能な演算処理装
置を提供できる。
小規模かつ安価な構成で、画像データなどのデータ量の
大きなデータを高速に処理できる演算処理装置を提供で
きる。また、本発明によれば、小規模かつ安価な構成
で、ストリームデータを連続的に処理可能な演算処理装
置を提供できる。
【図１】図１は、本発明の実施形態に係わる演算処理装
置の構成図である。
置の構成図である。
【図２】図２は、図１に示すデータバッファメモリの機
能を説明するための図である。
能を説明するための図である。
【図３】図３は、図１に示すデータバッファメモリの機
能を説明するための図である。
能を説明するための図である。
【図４】図４は、図１に示すデータバッファメモリから
ＣＰＵにビットストリームデータが読み出される場合の
動作を示すフローチャートである。
ＣＰＵにビットストリームデータが読み出される場合の
動作を示すフローチャートである。
【図５】図５は、図４に示す動作を説明するための図で
ある。
ある。
【図６】図６は、図１に示すＣＰＵからデータバッファ
メモリにビットストリームデータを書き込む場合の動作
を示すフローチャートである。
メモリにビットストリームデータを書き込む場合の動作
を示すフローチャートである。
【図７】図７は、従来の演算処理装置の構成図である。
１…演算処理装置、１０…ＣＰＵ、１１…命令キャッシ
ュメモリ、１２…データキャッシュメモリ、１３…２次
キャッシュメモリ、１４…外部メモリ、１５…データバ
ッファメモリ、１６…ＤＭＡ回路、１７…外部バス
ュメモリ、１２…データキャッシュメモリ、１３…２次
キャッシュメモリ、１４…外部メモリ、１５…データバ
ッファメモリ、１６…ＤＭＡ回路、１７…外部バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｔ 1/60 Ｈ０４Ｎ 5/907 Ｂ Ｈ０４Ｎ 5/907 Ｇ０６Ｆ 15/64 ４５０Ｄ ４５０Ｇ ４５０Ｅ Ｆターム(参考） 5B005 JJ12 LL15 MM05 MM21 NN01 NN12 UU32 UU42 5B047 CB25 EA07 EB02 EB12 EB17 5B060 AC07 AC13 AC18 5C052 AA17 CC11 DD10 GB01 GB06 GE01 GE04 GE05 GF04
Claims (13)
- 【請求項１】データおよびストリームデータを用いて演
算処理を行う演算処理回路と、 前記演算処理回路との間で前記データを入出力する第１
のキャッシュメモリと、 主記憶装置と前記第１のキャッシュメモリとの間に介在
する第２のキャッシュメモリと、 前記主記憶装置と前記演算処理回路との間に介在し、少
なくとも一部の記憶領域が前記ストリームデータを入力
順で出力する記憶回路とを有する演算処理装置。 - 【請求項２】前記記憶回路は、前記演算処理回路によっ
てアクセスされるアドレスを順に増加あるいは減少する
ことで、前記ストリームデータを入力順で出力する請求
項１に記載の演算処理装置。 - 【請求項３】前記記憶回路は、前記ストリームデータを
入力順で出力する記憶領域を少なくとも第１の記憶領域
と第２の記憶領域とに分割して管理し、 前記演算処理回路が前記第１の記憶領域にアクセスを行
っているときに前記第２の記憶領域と前記主記憶装置と
の間でデータ転送を行い、前記演算処理回路が前記第２
の記憶領域にアクセスを行っているときに前記第１の記
憶領域と前記主記憶装置との間でデータ転送を行う請求
項１に記載の演算処理装置。 - 【請求項４】前記ストリームデータは、画像のビットス
トリームデータであり、 前記記憶回路は、前記ビットストリームデータを記憶す
る記憶領域以外の記憶領域にピクチャデータを記憶する
請求項１に記載の演算処理装置。 - 【請求項５】前記記憶回路は、前記ストリームデータを
記憶する記憶領域および前記ピクチャデータを記憶する
記憶領域のサイズを変更可能である請求項４に記載の演
算処理装置。 - 【請求項６】前記記憶回路と前記主記憶装置との間での
前記ストリームデータの転送を制御するＤＭＡ回路をさ
らに有する請求項１に記載の演算処理装置。 - 【請求項７】前記記憶回路は、当該記憶回路に対して複
数のアクセスが同時に発生した場合に、予め決められた
優先順位に基づいて、当該複数のアクセスに応じた処理
を順に行う請求項１に記載の演算処理装置。 - 【請求項８】前記記憶回路は、１ポート方式のメモリで
ある請求項１に記載の演算処理装置。 - 【請求項９】命令コードを実行し、必要に応じて、デー
タおよびストリームデータを用いて演算処理を行う演算
処理回路と、 前記演算処理回路に前記命令コードを供給する第１のキ
ャッシュメモリと、 前記演算処理回路との間で前記データの入出力を行う第
２のキャッシュメモリと、 主記憶装置と前記第１のキャッシュメモリおよび前記第
２のキャッシュメモリとの間に介在する第３のキャッシ
ュメモリと、 前記主記憶装置と前記演算処理回路との間に介在し、少
なくとも一部の記憶領域が前記ストリームデータを入力
順で出力する記憶回路とを有する演算処理装置。 - 【請求項１０】前記記憶回路は、前記演算処理回路によ
ってアクセスされるアドレスを順に増加あるいは減少す
ることで、前記ストリームデータを入力順で出力する請
求項９に記載の演算処理装置。 - 【請求項１１】前記記憶回路は、前記ストリームデータ
を入力順で出力する記憶領域を少なくとも第１の記憶領
域と第２の記憶領域とに分割して管理し、 前記演算処理回路が前記第１の記憶領域にアクセスを行
っているときに前記第２の記憶領域と前記主記憶装置と
の間でデータ転送を行い、前記演算処理回路が前記第２
の記憶領域にアクセスを行っているときに前記第１の記
憶領域と前記主記憶装置との間でデータ転送を行う請求
項９に記載の演算処理装置。 - 【請求項１２】前記ストリームデータは、画像のビット
ストリームデータであり、 前記記憶回路は、前記ビットストリームデータを記憶す
る記憶領域以外の記憶領域にピクチャデータを記憶する
請求項９に記載の演算処理装置。 - 【請求項１３】前記記憶回路は、前記ストリームデータ
を記憶する記憶領域および前記ピクチャデータを記憶す
る記憶領域のサイズを変更可能である請求項１２に記載
の演算処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024829A JP2001216194A (ja) | 2000-01-28 | 2000-01-28 | 演算処理装置 |
| US09/761,630 US20010047456A1 (en) | 2000-01-28 | 2001-01-17 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024829A JP2001216194A (ja) | 2000-01-28 | 2000-01-28 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001216194A true JP2001216194A (ja) | 2001-08-10 |
Family
ID=18550759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024829A Pending JP2001216194A (ja) | 2000-01-28 | 2000-01-28 | 演算処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010047456A1 (ja) |
| JP (1) | JP2001216194A (ja) |
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-
2000
- 2000-01-28 JP JP2000024829A patent/JP2001216194A/ja active Pending
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2001
- 2001-01-17 US US09/761,630 patent/US20010047456A1/en not_active Abandoned
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