JPH0636515B2 - 通信プロセッサ装置 - Google Patents

通信プロセッサ装置

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JPH0636515B2
JPH0636515B2 JP1260393A JP26039389A JPH0636515B2 JP H0636515 B2 JPH0636515 B2 JP H0636515B2 JP 1260393 A JP1260393 A JP 1260393A JP 26039389 A JP26039389 A JP 26039389A JP H0636515 B2 JPH0636515 B2 JP H0636515B2
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は特に通信コントローラに適用できるコンピユー
タアーキテクチヤに関する。ＯＳＩの標準によつてサポ
ートされるＣＣＩＴＴプロトコルは、ＳＮＡのような他
のプロトコルも同様にサポートされるが、本発明のアー
キテクチヤについて基礎となるものと考えられる。本発
明を有益に適用しうる特定の装置は、ネツトワークイン
ターフエース、大規模システムのフロントエンド通信コ
ントローラ及び遠隔通信スイツチングノードを含む。本
アーキテクチヤはネツトワークゲートウエイやプロトコ
ル変換にも適用できる。
Ｂ．従来技術及びその課題 複数の通信ラインとデータ処理装置との間の信号トラフ
イツクを集信するためプログラム可能な通信コントロー
ラを使用することはそれ自体新しいことではない。たと
えば、米国特許第３８６３２２６号、４１５６７９６
号、４１５６９３２号、４１８８６６５号、４３２８５
４３号及び４４８４２６３号は市販の汎用マイクロプロ
セツサ及び非同期レシーバ／トランシーバ（ＵＳＡＲ
Ｔ）を用いてそのようなコントローラを実現する方法を
開示している。
関連出願である１９８８年８月２日付けの米国特許出願
第２２７８３２号はプロトコルの融通性の目的で媒体ア
クセス（ＭＡＣ）層を取扱うハードウエア援助機構を開
示している。
ところで、層構造の通信プロトコルで繰返し出てくるヘ
ツダ及びフレームの処理機能を、高スループツトのリア
ルタイム通信において現在及び将来の要求に適切な速度
及びプロトコルのレベルで処理する必要がある。この問
題は本発明によつて今日の層構造プロトコル（たとえば
ＯＳＩ標準）の全てのレベルで繰返し出てくるヘツダ及
びフレームの処理機能の処理を高速化するための専用の
回路及び関連する命令を設けることで解決されている。
こうした回路及び命令は関連するヘツダ及びフレームの
処理オペレーシヨンを単一のマシンサイクルで実行でき
るという特徴を含み、またこの特徴はＯＳＩの物理層、
データリンク層、ネツトワーク層、トランスポート層、
セツシヨン層、プレゼンテーシヨン層及びアプリケーシ
ヨン層ならびにその他の層構造通信プロトコルでの同様
なオペレーシヨンに対応するのに適した融通性を有す
る。従来技術ではリンクアクセス機能の処理のための通
信制御プロセツサが使用され、リンクアクセスレベルよ
り上の通信プロトコル層を処理するため中間又はホスト
のシステムでより強力なプロセツサが一般には使用され
ている。
従来の通信コントローラにおいてＣＰＵ部の実現するの
に用いられるような現行の汎用マイクロプロセツサ及び
デジタル信号プロセツサはリンク制御又は媒体アスセス
層より上の通信プロトコルの層におけるヘツダ及びフレ
ーム情報の処理に関連するサポート機能を取扱うのには
適していないと考えられ、また従来技術ではリンクアク
セスレベルでそのようなサポートの必要性があるという
ことの認識もされていない。本発明ではそのようなサポ
ートが高速の媒体（Ｔ−１、Ｔ−２及び光フアイバな
ど）を効率的に利用することの必要性を認識している。
換言すれば、現在及び将来の高速リンクに課せられる処
理負荷は、リンク制御層より上でヘツダ及びフレームの
処理機能の負荷を外さなければ、有効な媒体の使用を制
限するスループツトの減少を伴つてＩ／Ｏ及び処理の障
害が必然的に生ずるものであることを本発明では認識し
ているのである。
もちろん、この分野で主要な進歩はいくつかある。たと
えば、通信の制御に適用しうるマイクロプロセツサやＶ
ＬＳＩの技術における改善、プロトコル自体の進歩及び
並行処理における改善などである。これらの進歩は本発
明で認識した問題を軽減するかもしれないが、本発明の
如きより効率的かつ完全な解決法を提供するものではな
い。
本発明は上述の如き技術的課題を解決することを目的と
している。
Ｃ．課題を解決するための手段 上記目的を達成するため、層構造の通信プロトコルを実
行するための本発明の通信プロセツサ装置は、第１及び
第２のタイプの命令を記憶する手段を有し、上記第１の
タイプの命令は層構造の通信プロトコルの各層において
処理ヘツダ及びフレーム情報で頻出する機能に関連する
所定のオペレーシヨンを指定するものであり、上記第２
のタイプの命令は上記所定のオペレーシヨン以外の機能
を遂行するためのオペレーシヨンを指定するものであ
り、上記所定の機能はそれぞれ複数マシンサイクルを要
するためにシステムの処理のスループツトを制限するも
のであり、上記第１のタイプの命令に応答して各命令に
よつて指定されたオペレーシヨンを単一のマシンサイク
ルで遂行する特別の目的の回路手段と、上記第２のタイ
プの命令に応答して各命令によつて指定された機能を遂
行する汎用演算論理機構と、を具備することを特徴とし
ている。
以下、本発明の作用を実施例と共に説明する。
Ｄ．実施例 はじめに本発明の実施例を概説する。本発明は特別目的
の通信プロトコルプロセツサ（ＣＰＰ）に関し、今日の
層構造の通信プロトコルの全ての層で頻出するヘツダ及
びフレームの処理機能を実現する専用のユニツトを有す
る新しく定義された命令アーキテクチヤに関する。その
ような専用ユニツトは各オペレーシヨンを高速に遂行す
るものである。これらの専用ユニツトに加えて、ＣＰＰ
は汎用演算論理機構（ＡＬＵ）を有する。専用ユニツト
及び関連するレジスタはヘツダ及びフレーム情報の処理
オペレーシヨンを単一のマシンサイクルで実行する。こ
れらのオペレーシヨンは、専用ユニツトがない場合には
通常はＡＬＵでその実行に複数のマシンサイクルを有す
るもので、特別の処理を必要とする主要な処理負荷とし
て認識されたものである。
このようなヘツダ機能には以下のものが含まれる。
プログラム可能なビツトオペレーシヨンによるブラン
チ： 即値データのビツトによるブランチは既知であるが、ブ
ランチ条件を示すビツトに与えられた優先順位の選択又
はビツトの並行評価を提供するものではない。米国特許
第４５７３１１８号は条件ビツトの優先順位の並行評価
を伴うビツトオペレーシヨンによるブランチを開示して
いるが、本発明の如き、ユーザプログラム制御の下で優
先順位を変える機能を有するものではない。
レジスタ再形成（シフト、マスク及びスワツプ）オペレ
ーシヨン： シフト、マスク及びスワツプはそれ自体既知であるが、
本発明はこれら３つの全ての機能を単一の命令でしかも
単一のマシンサイクルで遂行することによつてこれらの
オペレーシヨンを改善している。
アドレス処理オペレーシヨン： 本発明の回路ではヘツダ中の経路指定情報を変換するた
めの連関一致アドレス指定による命令を用いることによ
り、変換オペレーシヨンを高速化し、ターゲツトアドレ
ス情報のために必要な記憶容量を減じている。
同様な取扱いとしてフレーム機能には以下のものが含ま
れている。
ＣＲＣ（巡回冗長検査）計算： 特別のＣＲＣ回路が種々のプロトコルのためのエラーチ
エツクの迅速な実行をサポートする。これは標準的な１
６ビツト又は３２ビツトのＣＲＣ多項式のサポートを可
能とする。ＨＤＬＣ、ＤＤＣＭＰ及びＢＩＳＹＮＣを含
む標準的なプロトコルのほとんどはＣＲＣチエツクを使
用する。これらの回路は任意の多項式を高速化するよう
プログラムすることができる。
ビツト挿入／削除オペレーシヨン： 特別のビツト挿入／削除回路は各プロトコル層における
特別の制御キヤラクタに関するデータについてのトラン
スペアレンシーを提供する。そのようなトランスペアレ
ンシーはフレームの始点及び終点を示す特別の制御キヤ
ラクタと実際のデータとを分離するためのＨＤＬＣのよ
うなプロトコルにおいて必要とされる。
特別キヤラクタ検出オペレーシヨン： 特別の命令で用いられる専用の回路がＢＩＳＹＮＣ及び
ＤＤＣＭＰを含むキヤラクタ指向プロトコルのほとんど
の場合に必要とされるようなキヤラクタプロトコル機能
を提供する。
上述の機能の実行を専用ユニツトを介して働く新しいア
ーキテクチアの命令のプログラム可能なセツトに移行さ
せることによつて、各ユニツトを用いて異なる通信ライ
ン及びプロトコルを取扱うための融通性を保持しなが
ら、多くのＵＡＣＣ（Universal asynchronous communi
cations controller）の機能を提供することができる。
ＣＰＰはデータリンク制御オペレーシヨンのための専用
のレジスタの特別のセツトを含む。サポートされた機能
はＨＤＬＣ、Ｘ．２５、ＳＮＡ、ＴＣＰ等の標準的なリ
ンクプロトコルにおけるデータの処理を強化する。従来
技術としてのパイプライン方式、並行処理、ブロツク転
送、サイクルスチールメモリアクセス手法はさらに性能
を高めるために採用されている。
上述のブロツク転送の手法はブロツク情報の転送及び同
じ情報部分の処理を同時に行い、さらにＣＲＣのような
他のオペレーシヨンの実行及びピツト挿入／削除を同時
に行うことを考慮したものである。
プロセツサの特徴 ＣＰＰは３段式のパイプラインで最高３つまでのオペレ
ーシヨンを並行して実行する能力を有している。分離し
た命令及びデータバスにより、命令の取出しとデータの
参照をパイプライン化することができる、これらのオペ
レーシヨンは以下のカテゴリの中のいずれでもよい。
１．算術演算及びレジスタ転送オペレーシヨン ２．乗算オペレーシヨン ３．メモリアクセスオペレーシヨン ４．データプロトコルのためのヘツダ処理 ５．データプロトコルのためのフレーム処理 ＣＰＰは４つのアドレスインデツクスレジスタ、１２個
の汎用データレジスタ及びその他の特別目的のプロトコ
ルサポートレジスタを含む。全てのレジスタは３２ビツ
トである。プロセツサは６４キロワードの命令メモリ及
び１６メガバイトのデータメモリをサポートできる。第
３図はＣＰＰが用いられる典型的な環境を示している。
本アーキテクチヤの特徴及び機能を要約すれば以下の如
くとなる。
命令検索の高速化のための並行処理及びパイプライン化
の他に、新しく定義された命令を単一のマシンサイクル
で実行することによりスループツトがさらに向上され
る。パイプライン化及び並行処理は第２図に示唆され
る。特別目的のユニツトを設計するにあたつては、デー
タ及びブランチの依存性を考慮しまた性能を高めるため
のプログラミング機能を提供できるような配慮がなされ
ている。
メモリロード／ストア、データシフテイング、乗算及び
その他のＡＬＵオペレーシヨンは並行してかつ単一のマ
シンサイクルで行われる。
参考文献 (1)Hill, F., Peterson,“Digital Systems Hardware O
rganization and Design”，Prentice Hall, 1987年 (2)Beaven, P.A.,“Parallel Programmable Array Stru
ctured CRC generator”，IBM Technical Disclosure B
ulletin，1987年10月，第2058頁ないし第2062頁 (3)Hwang,Kai及びBriggs, F.A.“Computer architectur
e and Parallel Processing”，Mc Graw Hill, 1984年 (4)Tanenbaum, A.“Structured Computer Organizatio
n”，Prentice Hell, 1984年 以下、図面を参照しながら、実施例を詳述する。
ＣＰＰのアークテクチヤ 第１図は通信プロトコルプロセツサ（ＣＰＰ）の全体の
アーキテクチヤを示す図である。演算論理機構ＡＬＵ１
は加算（ＡＤＤ）、減算（ＳＵＢＴＲＡＣＴ）及び比較
（ＣＯＭＰＡＲＥ）という基本的な算術演算、ＯＲ、Ａ
ＮＤ及びＸＯＲという論理演算ならびに種々のレジスタ
転送演算を提供する。乗算ユニツトＭＵＬ２はスケーリ
ング及び丸めの機能を有する乗算をサポートする。メモ
リアクセスユニツト３、ヘツダ処理ユニツト４及びフレ
ーム処理ユニツト５（これらは本発明に従つて主要な機
能を遂行するためのＣＰＰの特別の構成要素を成すもの
である）については後で詳細に説明する。汎用レジスタ
スタツク６及びアドレスインデツクスレジスタスタツク
７は制御バス１２及びデータバス１３を介する処理ユニ
ツト１ないし５のための入力及び出力として用いること
のできる内部で可変的に割振ることのできる記憶部分を
含む。
第１図の下部に示す構成要素８．１ないし８．７を含む
制御ユニツト８は演算の実行を制御し及び監視する。命
令レジスタ８．１は命令メモリＩＲＡＭから命令を受け
取る。このレジスタ中の命令オペレーシヨンコード（オ
ペコード）はデコーダ８．２でテコードされて、デコー
ダ８．２は制御バス１２を介して処理ユニツト１ないし
５に制御信号を供給し、データバス１３を介して既値デ
ータ又はアドレス情報が転送される。システムクロツク
８．３は他の構成要素へタイミング制御信号を供給す
る。クロツクされた間隔で取出し制御部８．４がＩＲＡ
Ｍに対して取出しを行う命令を出す。
データバス１３はレジスタスタツク６、７と処理ユニツ
ト１ないし５との間で並行データ転送ができるよう複数
の双方向経路を有する。プログラムカウンタ８．５及び
次ブランチ（又は割込み）制御論理８．６は次アドレス
を生成し、そのうちの１つがＩＲＡＭアドレスバス１６
を介してＩＲＡＭに供給されるためマルチプレクサ８．
７によつて選択される、データアドレスＤＡ１５はデー
タバスＧＤ１３を介するデータ転送を行わせるためメモ
リアクセスユニツト３とデータＲＡＭとを接続するのに
用いられる。
オペレーシヨンの並行実行は第２図の参照番号２０及び
２１に示唆されるようなパイプラインの手法を用いて可
能となる。命令ｎが実行されている間に次の命令ｎ＋１
がデコードされその命令に続く命令ｎ＋２が取出され
る。さらに、３つのオペレーシヨンが１つの命令で要求
されるときは、それらのデコード及び実行は並行して遂
行することができる。そのようなオペレーシヨンについ
てのバス転送機構及びパイプラインの手法はよく知られ
ている。
第３図は本ＣＰＰ３１が有効に機能しうる典型的な環境
を示す図である。ＤＲＡＭ３２は物理的通信インターフ
エース３４との間でデータを交換するためマルチプレク
サ及び入出力インターフエース３３とインターフエース
する。ＩＲＡＭ３５は、インターフエース３４で動的に
要求された機能を遂行するようＣＰＰに指令するための
アプリケーシヨンプログラムの命令を記憶する。ホスト
インターフエース３６はＣＰＰとホスト処理システムと
の間のデータ及びコマンドの双方向転送を維持するのに
必要な体系的初期接続手順信号の交換を行う。ブロツク
３７はこの環境に全体として適合できる層構造のプロト
コルアプリケーシヨン及び信号処理機能をあらわす。
命令フオーマツトの定義 命令セツトは固定されたフオーマツト及び３２ビツトの
命令長で設計された。第４図は命令ワードにおけるビツ
ト割当ての詳細な定義を示す図である。典型的な３２ビ
ツトの命令はフオーマツト定義フイールド及び３つのオ
ペコードフイールドを有する。これらのオペコードフイ
ールドで最高３つまでの個別的なオペレーシヨンを要求
する。フオーマツト定義フイールド４１は４つの部分
（すなわちサブフイールド）を有する。２ビツトのサブ
フイールド４２は以下のような３つのタイプの命令フオ
ーマツトのうちの１つを指定する。
・００− ３つの並行オペレーシヨン ・０１− 任意選択的なレジスタ及びアドレスオペラン
ドを伴う２つの並行オペレーシヨン ・１０− 拡張アドレス指定を伴う１つのブランチオペ
レーシヨン 各々２ビツトであるサブフイールド４３ないし４５は対
応するオペコードフイールド１ないし３についての関連
するカテゴリにおけるオペレーシヨンを指定する。各フ
イールド内のカテゴリは、算術計算、メモリアクセス、
フレーム処理及びヘツダ処理である。
典型的なオペコードフイールド４６は５ビツトのオペレ
ーシヨンサブフイールド４７及び３ビツトのレジスタフ
イールド４８を介して１つのオペレーシヨンを指定す
る。
これらの特別目的のＣＰＰの命令に加えて、この命令セ
ツトは前掲の文献(4)に記載された手法を用いるＡＬＵ
オペレーシヨン、乗算オペレーシヨン、メモリロードオ
ペレーシヨン及びメモリストアオペレーシヨンを指定す
るための汎用命令を含む。
後で説明する第６図ないし第１４図は本ＣＰＰ命令によ
つて指定されるオペレーシヨンを遂行するための特別の
目的のユニツトを示す図である。この命令セツトは以下
のような関連オペレーシヨンを有する命令を含む。
命令セツト 1)ＡＬＵ及びメモリロード／ストアオペレーシヨン ＦＭｎ ＲＲ インデツクスＡｎを用いてメモリからレ
ジスタＲＲへロードする ＴＭｎ ＲＲ インデツクスＡｎを用いてレジスタタＲ
Ｒからメモリへストアする ＲＴｎ ＲＲ レジスタｎからＲＲへ転送する ＡＲｎ ＲＲ レジスタＲＲにレジスタｎを加える ＳＲｎ ＲＲ レジスタＲＲからレジスタｎを減ずる 2)フレーム処理オペレーシヨン ＊ＣＲＣ ＲＲ レジスタＲＲでＣＲＣを計算する ＊ＢＳＷ ＲＲ ＲＲを用いてビツトの挿入又は削除を
行う ＊ＢＣＤ ＲＲ ＲＲが特別のキヤラクタを有するとき
にブランチする 3)ヘツダ処理オペレーシヨン ＊ＢＢＤ ＲＲ、,Ｘ ＲＲ中の優先ビツト検出でブラン
チする（Ｘはスタツク選択パラメータ） ＊ＲＳＨ ＲＲ レジスタＲＲを再形成 ＊ＡＲＳ ＲＲ ＲＲを用いて新しいアドレスを計算す
る 4)ブロツク転送オペレーシヨン ＊ＢＭＯ ＲＲ ＲＲ中の待ち行列コマンドでブロツク
転送を遂行する 5)並行オペレーシヨン ＊＊ＥＰ３ ＯＰ１＜ＲＲ＞、ＯＰ２＜ＲＲ＞、ＯＰ３
＜ＲＲ＞ ３つの並行オペレーシヨン ＊＊ＥＰ２ ＯＰ１＜ＲＲ＞、ＯＰ＜ＲＲ＞ ２つの並行オペレーシヨン ＊＊ＥＰ１ ＯＰ１＜ＲＲ＞ １つのオペレーシヨン 注 ＊ 上記命令及びその実行は本発明のハードウエア及
び手法の新しい特徴とみなされる。
＊＊ 上記ＯＰ１、ＯＰ２及びＯＰ３は個々のオペレー
シヨンである。
レジスタ構造 下記の表はレジスタの割当て及び機能を示すものであ
る。
レジスタ Ａ０ないしＡ３ メモリアクセス及びインデツクスレ
ジスタ Ｒ０ないしＲ１１ 汎用データレジスタ ＣＲＣＰ ＣＲＣ多項式レジスタ ＣＲＣＡ ＣＲＣ累算レジスタ ＢＳＨＰ ビツトトランスペアレンシーパター
ンレジスタ ＢＳＨＳ ビツトトロンスペアレンシー状況レ
ジスタ ＲＳＨＣ 再形成コードレジスタ ＳＲＣ ブロツク転送のためのソースアドレ
ス ＤＳＴ ブロツク転送のための宛先アドレス ＣＮＴ ブロツク転送のためのバツフア長 ＬＣＩＲ アドレスについての論理チヤネルＩ
Ｄ 次の節では上述の“＊”でマークされた命令を実行する
ための回路について説明する。
ヘツダ処理ユニツト 第５図はヘツダ処理ユニツト４の構成を示す図である。
ＢＢＤユニツト６０は関連する上述のＢＢＤ命令に応答
する機構を提供し、ブランチ条件を指定する条件ビツト
に基づいてプログラムの実行をブランチさせるためのオ
ペレーシヨン、及びこのユニツトのレジスタにプログラ
ム可能に事前ロードできる優先順位選択データに基づい
てアクテイブな状態を示すビツトの優先順位選択を行う
ためのオペレーシヨンを実現する。
レジスタ再形成ユニツト６１はレジスタされたデータを
再構成して評価に適したフオーマツトで必要なパラメー
タを抽出する。アドレス経路指定ユニツト６２は種々の
プロトコル層を介するネツトワーク経路及びコネクシヨ
ンの確立のため必要に応じてヘツダアドレス情報を変換
する。
ＢＢＤユニツト 第６図に示すように、種々のシステム条件又は割込み要
求事象を表わす入力ラツチ８０中の情報はラツチされた
個々のビツトの所定の優先順位に従つて処理され、その
選択された条件を取扱うためのプログラムルーチンの始
点を表わす次命令アドレスへシステムのプログラム実行
をブランチさせる。優先順位選択機構８１はブランチ動
作を必要とするアクテイブな状態を表わすラツチ８０中
のどのビツトが最高の優先順位を有するかを判断し、出
力レジスタ８２への転送のため関連するアドレスレジス
タスタツクからの命令アドレスを選択するよう機能す
る。制御バス１２を介するＢＢＤ命令のオペコードに応
答するデコーダ８４及び８５は優先順位アドレス機構へ
の入力ラツチ８０をゲートするための制御信号及び優先
順位アドレス機構の出力をブランチアドレスレジスタ８
２へゲートするための制御信号を生成する。レジスタ転
送オペレーシヨンを指定する命令に応答するデコーダ８
４はデータバス１３を介してロードスタツク初期設定レ
ジスタ８３に制御信号を生成する。
第７図は第６図に示された優先順位アドレス機構８１を
説明する図である。この機構８１の特徴は優先順位選択
スタツク１０２によつて決定されるような優先順位付け
機能をプログラムできることである。スタツク１０２へ
プロトコル可能にロードされる値はラツチ８０中のアク
テイブなビツトの相対的な優先順位を決定し、優先順位
エンコードユニツト１０３を付勢し、上記ＢＢＤ命令に
応答してアクセスデコード機構１０５のブランチアドレ
ススタツク１０４からアドレスを選択させる。スタツク
１０２内の関連するレジスタにおいて最高の優先順位の
値をセツトさせるラツチ８０中のアクテイブビツトに関
連するこの選択されたアドレスは実行すべき次命令のア
ドレスとして出力レジスタ８２へ転送される。これによ
り、選択されたブランチ条件に適したブランチルーチン
が開始される。
この優先順位アドレス機構は関連出願である１９８８年
１０月７日付の米国特許出願第２５４９８５号に詳説さ
れている。この機構の他の特徴は上述のアドレス実行オ
ペレーシヨンをＣＰＰシステムの単一のマシンサイクル
で遂行するよう構成されていることである。スタツク１
０２及び１０４は標準のブロツク転送命令に応答してデ
ータ経路１０７を介して初期設定することができる。他
の特徴として、これらのスタツクはラツチ８０に対して
複数のセグメントで供給することができ、これにより、
ラツチ８０中のビツト位置に関して優先順位及びアドレ
ス連関の複数のセツトを確立するためのロードオペレー
シヨンを合同することができる。そのような合同によ
り、ＢＢＤ命令によるスタツクセグメントの選択ができ
るという付加的な利益が得られる。したがつて優先順位
付け又はブランチアドレス連関はいずれのスタツクもロ
ーデイングを繰返すことなしに動的に変化しうる（たと
えば、複数のプロトコルをサポートするため）。これに
より、システムの適応性及びスループツトはさらに改善
される。
第８図はブランチアドレススタツク１０４をアクセスす
るための機構を示す図である。ブランチアドレススタツ
ク１０４はこの図では参照番号１１６で示され、またそ
の入力経路１０７はこの図では参照番号１１５で示され
ている。スタツク１１６を初期設定するため、デコーダ
１１８（第６図のデコーダ８４に対応するもの）はレジ
スタローデイング命令からの情報を処理してバス１１５
からスタツク中の選択されたレジスタへデータをゲート
する。スタツクからアドレスを読取るため、他のデコー
ダ（図示していないが、第６図のデコーダ８５に対応す
るものである）が１つのＢＢＤ命令に応答してスタツク
１０２中の最高の優先順位選択値に反応して出力データ
バス１１９を介する出力レジスタ８２への転送のためス
タツク１１６中の関連するレジスタから出力を選択す
る。前述の如く、複数のプロトコルをサポートするた
め、スタツク１１６はブランチアドレスの異なるセツト
をそれぞれロードすることのできる複数のセグメントを
有し、ブランチ機能の異なるセツトを入力ラツチ８０中
の条件のセツトと関係付ける。これは、異なるセグメン
トの選択を指定するためＢＢＤ命令に情報を与えること
を要求することとなる。
第９図にプログラム可能な優先順位エンコーダユニツト
１０３の詳細が示されている。ビツト１、ビツト２、・
・・、ビツト１６と記された入力ラツチ８０（第７図）
からのビツトは関連する優先順位選択レジスタ１２０ａ
ないし１２０ｄについての選択制御入力として機能す
る。各々４ビツトであるレジスタ１２０ａないし１２０
ｄ中の優先順位選択コード値はデータ転送命令（レジス
タ間又はメモリからレジスタ）又はロード即値命令のよ
うなプロセツサのレジスタロード命令に応答して初期設
定することができる。複数のレジスタ１２０ｘは並行し
て初期設定することができる。というのは、プロセツサ
データバスは、典型的には、単一の優先順位選択レジス
タで使用できるよりも多くのビツトを伝達するものだか
らである。
前述の如く、レジスタ１２０ｘを初期設定する目的は入
力ラツチ８０中の条件ビツトに関連する優先順位をプロ
グラム可能に変化できるようにすることである。図示の
例では１６個の条件ビツトがあるので、一意的な優先順
位選択のランクを全ての条件ビツトに割当てることがで
きるよう１つの優先順位選択レジスタにつき４ビツトが
必要である。一般には、２Ｎの長さを有する条件ビツト
のセツトに対してＮ個の優先順位ビツトが必要となる。
ＢＢＤ命令に応答して、アクテイブ状態の入力ビツトに
関連するレジスタ１２０ｘにロードされた値は個々の論
理回路１２２ｘないし１２７ｘへゲートされる。これら
の論理回路は受け取つた大きさを比較して最大の大きさ
を最終出力としてゲートする（すなわち、最高優先順位
の値である）。したがつて、たとえば最高優先順位選択
値がレジスタ１２０ｂに保持されかつビツト２がアクテ
イブであるときは、レジスタ１２０ｂ中のその値は、他
のレジスタで保持された値とは関係なく、論理回路１２
２ｘないし１２７ｘを介してゲートされる。
入力ラツチ８０によりレジスタ１２０ｘ及びアドレスス
タツク１１６（第８図）に事前ロードがされると、この
回路はＢＢＤ命令の実行の準備が完了する。そのような
命令に応答して、第９図のアレイ１２２ｘないし１２７
ｘは最高優先順位のブランチ条件を表わすアクテイブ状
態にある入力ラツチのビツトに関連してレジスタ１２０
ｘ中の最高優先順位選択値を効率よく選択する。選択さ
れた値のビツトはデコーダ（図示していないが、第６図
のデコーダ８５に対応するもの）を介して作動する出力
Ｐ０、Ｐ１、Ｐ２及びＰ３（Ｐ３が最上位ビツト）にゲ
ートされ、スタツク１１６（第８図）における関連する
レジスタの出力をアドレスする。これにより、各自のア
ドレスが出力レジスタ８２へ転送される。
これらのゲートアレイのオペレーシヨンをさらに詳しく
説明する。入力ラツチ８０からのアクテイブなビツトで
あるビツト１、ビツト２、・・・、ビツト１６は関連す
る優先順位選択レジスタ１２０ｘの出力をゲート１２２
ｘないし１２７ｘの関連する行へ転送する。アクテイブ
でない入力ラツチビツトは関連する優先順位レジスタの
出力をオフに強制する。優先順位レジスタ１２０ｘから
の出力はその行のゲートによつて最上位ビツトから比較
される。ＯＲゲート１２９ａはアクテイブな優先順位レ
ジスタ１２０ｘの最上位ビツトを調べて、少なくとも１
つの入力がアクテイブなら出力Ｐ３をオンにする。出力
Ｐ３は比較ゲート１２２ａ、１２２ｂ、１２２ｃ、・・
・にフイードバツクされる。各比較ゲート１２２ｘの出
力は対応する優先順位レジスタ１２０ｘからの最上位ビ
ツトがエンコーダの出力Ｐ３と同じ論理レベル（オン又
はオフ）にあるときにのみ、オンにされる。対応する比
較ゲートの出力がオフである全ての入力ビツトは他のエ
ンコーダの出力Ｐ２、Ｐ１及びＰ０の決定する際には考
慮されない。というのは、比較ゲート１２２ａ、１２２
ｂ、・・・の出力におけるオフ状態によつてＡＮＤゲー
ト１２３ａ、１２５ａ、１２７ａ、１２３ｂ、１２５
ｂ、１２７ｂ、・・・は優先順位レジスタ１２０ａ、１
２０ｂ、・・・の出力のそれ以上の伝播が阻止される。
同様にして、各優先順位レジスタ１２０ｘからのより下
位の各ビツトが処理されるが、これは以前の優先順位ビ
ツトの処理の際に除去されたレジスタの出力のゲートを
閉じた後だけである。こうして、ＡＮＤゲート１２３
ａ、１２３ｂ、・・の出力はアクテイブであつてかつ出
力Ｐ３と同じ状態にセツトされる最上位ビツトを有する
優先順位を持つたビツト１、ビツト２、・・・について
第２のビツトから最上位ビツトに対応するものである。
ＯＲゲート１２９ｂはＡＮＤゲート１２３ａ、１２３
ｂ、・・・から入力に基づいてエンコーダの出力Ｐ２を
生成する。比較ゲート１２４ａ、１２４ｂ、・・・は第
２のビツトと一致しない付加的な優先順位を除去し、残
りの優先順位についてのＡＮＤゲート１２５ａ、１２５
ｂ、・・・はエンコーダの出力Ｐ１を生成するためＯＲ
ゲート１２９ｃを駆動する。同様にして、比較ゲート１
２６ａ、１２６ｂ、・・・は第３のビツトと一致しない
付加的な優先順位を除去し、残りの優先順位についての
ＡＮＤゲート１２７ａ、１２７ｂ、・・・はエンコーダ
の出力Ｐ０を生成するためＯＲゲート１２９ｄを駆動す
る。
前述の如く、出力Ｐ０ないしＰ３は最高のアクテイブな
ブランチ条件を表わすコード化された４ビツトの値でア
ドレスレジスタスタツクをアドレスするのに用いられ
る。あるいは、ＡＮＤゲート１２７ａ、１２７ｂの出力
はそのレジスタスタツク中のレジスタに直接的にそれぞ
れ関連付けて、アクテイブにされたとき、対応するアド
レスレジスタの出力をアドレスバスにゲートするように
してもよい。これが可能なのは、２つの優先順位レジス
タに同じ番号がロードされない限り（そうなるべきでは
ない）所与の時間にアクテイブにできるのはＡＮＤゲー
トの出力１２７ｘのうちの１つだけだからである。後者
の方法は入力ラツチビツトについてプログラム可能に関
連付けられた番号ではなく、アクテイブな入力ラツチビ
ツト自体の位置に従つてアドレス選択の優先順位付けを
行おうとするものである。後者の方法においては最低の
優先順位を有する入力ラツチビツトは（たとえばラツチ
ビツト位置１に存するもの）他にアクテイブなビツトが
ない場合にのみ、優先性を与えられるということに留意
されたい。１６個のラツチビツト位置では１５個の非ゼ
ロの選択機能しか得られないので、全てのラツチビツト
がゼロであるという条件をチエツクするため単純な論理
を追加してこのような状況で一意的なブランチが必要な
ときはアクテイブな状態が存在しないことに関連してブ
ランチターゲツトアドレスを選択するための出力をゲー
トすることができる。
レジスタ再形成命令の回路 レジスタ再形成（ＲＳＨ）命令を実行するための回路は
第１０図に示されている。入力ラツチ１７４中の情報は
レジスタ再形成ユニツト１７６のオペレーシヨンによつ
て再形成（ＲＳ）コードレジスタ１７５中の各コードと
して再形成される。出力は出力レジスタ１７７へ送られ
る。ＲＳコードレジスタは関連するＲＳＨオペレーシヨ
ンの前にデータバス１３を介して適切なシフト、マスク
及びスワツプオペレーシヨンで初期設定される。デコー
ダ１７８及び１７９は、制御バセ１２を介するＲＳＨ命
令のオペコードに応答して、レジスタ再形成ユニツト１
７６への入力ラツチ１７４をゲートするための制御信号
及び再形成レジスタ１７７からの出力をゲートするため
の制御信号を生成する。デコーダ１７８はデータバス１
３を介するレジスタ転送オペレーシヨンに応答して再形
成のオプシヨンを指定するデータをレジスタ１７５へロ
ードするための制御信号を生成する。
レジスタ１７５（３２ビツトの入力レジスタと仮定す
る）にコード化できる再形成のオプシヨンは下記のもの
を含む。
1)下位８ビツトのスワツプ 2)下位１６ビツトのスワツプ 3)下位３２ビツトのスワツプ 4)Ｎビツトのローテート 5)Ｍビツトのマスク Ｌビツトのスワツプとは、入力レジスタ中のビツト
（０）ないしＤ（Ｌ）が以下のように交換されることを
いう。
Ｎビツトのローテートとは、入力レジスタ中のビツトが
Ｎビツトだけ右方又は左方にシフトされることをいう。
右方Ｎのシフトは、Ｄ（ｉ）＝Ｄ（ｉ＋Ｎ）を意味し、
左方Ｎのシフトは、Ｄ（ｉ）＝Ｄ（ｉ−Ｎ）を意味す
る。
Ｍビツトのマスクとは、指定された個数のビツトを最上
位ビツト又は最下位ビツトから０又は１にセツトするこ
とをいう。
上述のオプシヨンを満たす再形成コードレジスタは以下
の如くとなる。
Ｎ１はシフトの方向を示す。
Ｍ１はマスクのセツト又はリセツトを示す。
Ｍ２はマスクＭが最上位又は最下位からのものであるこ
とを示し、Ｎはビツト数を表わす（最大３２）。
スワツプコード ００１ 下位８ビツト ０１０ 下位１６ビツト ０１１ 全３２ビツト １００ 上位８ビツト １０１ 中位１６ビツト １１０ 全３２ビツト 例：上述のレジスタでは、パケツト番号を抽出すること
が必要であると仮定している。
再形成は次のようになる。
Ｎ＝４ ４ビツトシフト Ｎ１＝１ シフト方向（右） Ｍ＝２８ ２８ビツトマスク Ｍ１＝０ ゼロについてリセツト Ｍ２＝０ 最上位ビツトからマスク スワツプコード＝０００ スワツプなし ＲＳＨの計算論理は第１１図に示すように２つのステー
ジを含む。第１のステージは３２個のマルチプレクサ２
０９から成る。各マルチプレクサは相対的に１ビツトだ
けシフトされたラツチ１７４からの入力を有する。スワ
ツプユニツト２１０は再形成コードレジスタ（第１０図
中のブロツク１７５）からのスワツプコード及びシフト
コードを使用してマルチプレクサ２０９への異なる選択
制御入力を供給する。第２のステージは再形成コードレ
ジスタ（第１０図）からのマスクコードで制御され、所
望のビツトシーケンス適切にセツト又はリセツトするマ
スク論理２１２を含む。マスク論理２１２は以下の関係
でもつて表わすことができる。
ここで出力ワードベクトルＤ(Ｌ)の長さをＬビツトと
し、Ｍがマスクコード、Ｍ１がセツト又はリセツト、Ｍ
２が右方又は左方の方向性を指定するものと仮定する。
他の全てのＤ(ｉ)については第１１図のｉ番目のマルチ
プレクサ２０９と同じである。
第１２図はスワツプユニツトの詳細を示す図である。デ
コーダ２１９は所望の範囲のビツト（８、１６又は３２
ビツト）のスワツプを行うためスワツプコードを用いて
ＡＮＤゲート２１７のうちの１つの選択する。比較論理
２１６はデコーダ２１９の出力、レジスタ２１８及び関
連するマレチプレクサ番号２１４を用いてスワツプユニ
ツトがそのマルチプレクサに関係するスワツプ機能を遂
行するかどうかを判断する。シフトコードはＡＮＤゲー
ト２１７の出力と排他的論理和され（参照番号２１
５）、出力となるべき３２個のマルチプレクサ入力のう
ちの１つを選択するマルチプレクサ出力アドレスを供給
する。ＸＯＲゲート２１５は要求されたスワツプコード
に応じてシフトコードの下位３ビツト、４ビツト又は５
ビツトを補数化する。
第１３図は一時に複数のパラメータの抽出を可能とする
拡張された再形成機構を示す図である。この拡張はより
高速なオペレーシヨンを行うため以下の機能を有する再
形成コードレジスタを使用する。入力レジスタ２０１は
全てについて共通のものであるが、３つの再形成ユニツ
ト２０３で処理される３つの出力レジスタ２０４が存在
する。再形成コードレジスタ２０２は３つのパラメータ
（各再形成ユニツトにつき１つ）を抽出するため３つの
個別的なコードを含む。
ＡＲＳ命令の回路 この回路は第１４図に示されている。入力ラツチ２５２
中の情報はアドレス変換のために処理される。論理チヤ
ネルＩＤ２５３は実際の経路指定アドレス２５５を生成
するためのアドレス生成器２５４によつて使用される。
デコーダ２５６及び２５７は制御バス１２を介するＡＲ
Ｓ命令に応答して、入力ラツチ２５２をアドレス生成器
２５４にゲートするための制御信号及び経路指定アドレ
ス２５５への出力をラツチするための制御信号を生成す
る。デコーダ２５６はデータバス１３を介するレジスタ
転送オペレーシヨンに応答して論理チヤネルＩＤ２５３
をロードするための制御信号を生成する。
アドレス経路指定オペレーシヨンのために使用されるハ
ードウエアを第１５図に示した。アドレススタツク２６
１及び経路スタツク２６２は１対１の対応を有するアド
レス変換パラメータで初期設定される。これにより比較
回路２６３は優先順位エンコーダ回路２６４と共に入力
レジスタＲｎ２６０の値を用いて、出力レジスタ（第１
４図のブロツク２５５）へ送ることのできる経路スタツ
ク２６２中の対応する経路指定アドレスを選択すること
ができる。第８図のものと同様なスタツクアクセスデコ
ーダ機構を用いてアドレススタツク及び経路アドレスス
タツクを初期設定する。
メモリアクセスユニツト 第１６図はブロツク転送ユニツト２９５及びメモリロー
ド／ストアユニツト２９２から成るメモリアクセスユニ
ツトを示す図である。メモリロード／ストアユニツト２
９２は標準的なデータメモリアクセスを提供する。
ＢＭＯ（ブロツク転送）命令回路 この回路は第１７図に示されている。ソースアドレスレ
ジスタ３４６にはレジスタ転送命令によつてデータブロ
ツクの開始アドレスのロケーシヨンをロードすることが
できる。ブロツク転送状況レジスタ３５１は転送が進行
するにつれてモニタユニツト３５０によつて更新され
る。ブロツク転送回路はデータ変換でソースアドレスと
宛先アドレスとの間のデータ転送を行う機構を含む。ソ
ースアドレス３４６はソースデータが存在する最初のメ
モリロケーシヨンである。バツフアの長さ（これはソー
スアドレスのところから始まる転送すべきデータの数で
ある）はカウントレジスタ３４８に記憶することができ
る。
この回路によつてブロツク転送要求をスタツクにキユー
することができる。待ち行列コマンドレジスタ３４９は
３４６、３４７及び３４８の内容を待ち行列に挿入す
る。またこの回路によつてユーザはブロツク転送と同時
にデータ交換が要求されるかどうか（たとえば、ＣＲＣ
又はビツトの挿入もしくは削除のため）を指定すること
ができるので、フレーム処理ユニツト（第１図のブロツ
ク５）への経路３５４が付勢される。レジスタ３４６、
３４７、３４８及び３４９にはデータバス１３を介して
レジスタ転送オペレーシヨンをロードすることができ
る。デコーダ３５２及び３５３は制御バス１２を介する
ブロツク転送命令に応答してレジスタ３４６、３４７及
び３４８をゲートするための制御信号及び待ち行列コマ
ンドレジスタを用いてブロツク転送回路へのローデイン
グを行うための制御信号を生成する。デコーダ３５２は
データバス１３を介するレジスタ転送オペレーシヨンに
応答してブロツク転送回路３５０からブロツク転送状況
レジスタ３５１へのロードを行うための制御信号を生成
する。ブロツク転送状況レジスタ３５１はブロツク転送
機能の状況を示すものである。データアドレス経路１５
は外部ＤＲＡＭ（第３図のブロツク３２）及び内部スタ
ツクをアドレス指定するために用いられる。
第１８図はブロツク転送論理３６１の制御を構成するの
に使用される回路の詳細を示す図である。ブロツク転送
要求の異なるセツトは待ち行列３６０を用いて最初にき
たものを最初に保管するという順序で記憶する。待ち行
列ポインタ３６３はブロツク転送回路によつて同時に処
理される要求のロケーシヨンを指し示す。ソフトウエア
待ち行列ポインタ３６７はブロツク転送について待ち行
列に提供された最後の要求を指し示す。ブロツク転送状
況レジスタ３５１はハードウエア待ち行列ポインタ３６
３及びソフトウエア待ち行列ポインタ３６７の位置に応
じて待ち行列３６０が空になつたか又は一杯になつたか
を示すことになる。ビツト挿入／削除のためのデータ変
換レジスタ３６９及びＣＲＣ３６８はフレーム処理が経
路３５４に対して付勢されたときに使用される。
第２０図のマルチプレクサ４３５及び第２１図のマルチ
プレクサ４５９は処理ユニツト４３０及び４５４を用い
るために経路３５４をそれぞれ付勢するデコーダ４３２
及び４５６によつて選択される。各ユニツトは新しいＣ
ＲＣ（３６８）及びビツト挿入／削除ワードＢＳＷ（３
６９）を計算する。ブロツク転送が生じるのは次の場合
だけであることに留意されたい。すなわち、ＤＲＡＭが
１サイクルスチールでアクセス可能なとき（他のユニツ
トはアクセスを要求しない）、及びフレーム処理が他の
命令によつて使用されていない場合に１マシンサイクル
の間その転送が待機されるブロツク転送でデータ変換が
要求されたときである。
フレーム処理ユニツト 第１９図はエラーチエツク及びデータトランスペアレン
シーのためにフレーム情報及びパケツトについてオペレ
ーシヨンを遂行する専用のフレーム処理ユニツトの構成
を示す図である。ＣＲＣユニツト３８９は巡回冗長検査
（ＣＲＣ）コードを計算することによつてエラーチエツ
クを遂行する。ビツト挿入／削除ユニツト３９０は実際
のデータとフレームデリミタ及び制御ワードとを分離す
るための所望のデータパターンの呼出しでビツトの挿入
及び削除を行う。制御キヤラクタ検出ユニツト３９１は
決定機能の高速化を図るため特定の制御キヤラクタで自
動的にブランチを行わしめる機構を提供する。
ＣＲＣユニツト この回路は第２０図に示した。レジスタ４２８中の情報
は多項式レジスタＲＲ４２９を用いるＣＲＣ計算部４３
０で処理される。レジスタ４２９は任意の標準ＣＲＣ−
ＣＣＲＴＴ又はＣＲＣ−１６についてプログラム可能な
３２ビツトレジスタである。各々の新しい計算の前に多
項式レジスタ及びＣＲＣ累算器が初期設定されることが
重要である。制御バスにより適切なデータフローが提供
される。レジスタ４２９及び４３１はデータバス１３を
用いるレジスタ転送オペレーシヨンによつてロードする
ことができる。デコーダ４３２及び４３３は制御バス１
２を介するＣＲＣ命令オペコードに応答して、ＣＲＣ計
算部４３０への入力ラツチ４２８をゲートするための制
御信号及びＣＲＣ累算器４３１へ新しい累算値をラツチ
するための制御信号を生成する。デコーダ４３２はデー
タバス１３を介するレジスタ転送オペレーシヨンに応答
して、レジスタ４２９へのロードのための制御信号を生
成する。マルチプレクサ４３５及びデマルチプレクサ４
３４、４３６は正規の命令又はブロツク転送オペレーシ
ヨンを伴うデータ変換の一部としてＣＲＣ計算部４３０
の使用する経路を選択するのに役立つ。ＣＲＣ計算部４
３０はクロツクされない。ＣＲＣ計算部はＩＢＭTechni
cal Disclosure bulletin第２１巻第５号、１９７８年
１０月、第２０５８ないし２０６１頁に記載されてい
る。
ビツト挿入／削除ユニツト この回路は第２１図に示されている。レジスタ４５２中
の情報はパターンレジスタＲＲ４５３を用いるビツト処
理部４５４で処理される。その出力は状況出力バイト４
５５において利用可能である。パターンレジスタはビツ
トの挿入又は削除をトランスペアレントに行うことがで
きるビツトシーケンスを含む８ビツトのレジスタであ
る。パターンレジスタ及び状況出力バイトは各々の新し
い計算の前に初期設定することが重要である。制御バス
によつて適切なデータフローが提供される。レジスタ４
５３及び４５５はデータバス１３を介するレジスタ転送
オペレーシヨンによつてロードすることができる。デコ
ーダ４５６及び４５７は制御バス１２を介するＢＳＷ命
令のオペコードに応答して、ビツト処理部４５４への入
力ラツチのゲーテイングのための制御信号及び状況出力
バイト４５５への新しいバイト及び状況をラツチするた
めの制御信号を生成する。デコーダ４５６はデータバス
１３を介するレジスタ転送オペレーシヨンに応答して、
パターンレジスタ４５３へロードするための制御信号を
生成する。マルチプレクサ４５９及びデマルチプレクサ
４５８、４６０は正規の命令又はブロツク転送オペレー
シヨンのためのデータ変換でビツト処理部４５４が使用
する経路を選択するのに役立つ。
第２２図はビツト処理部４５４の詳細を示す図である。
入力ラツチ４５２及び状況出力ワード４５５からのデー
タは選択ユニツト（Ｓ）４８０によつて選択され、各ユ
ニツトからのデータが全ての入力ラインにわたつて相対
的に１ビツトだけシフトされた６ビツトから成るように
される。比較ユニツト（Ｃ）４８１は選択ユニツト４８
０からの各６ビツトとパターンレジスタ４５３からの入
力とを比較する。その出力はビツト挿入／削除論理４８
２に供給される。下記の第１表はこの論理４８２の機能
を示すものである。この論理４８２はその出力にレジス
タ４５５の状況及びバイトＯＢを含む。この状況には、
以前のバイトＰＢ、挿入又は削除の後の残余ビツト、カ
ウントビツト、及び残余値８の存在又は不存在を示すフ
ラグＥが含まれる。
なお、第１表では以下のことが仮定されている。
1)パート１はアクテイブになる２つの比較器（Ｃ）の出
力値を含むことができる（この場合、そのカウント及び
残余は２ビツトだけ変化する）。
2)パート２は分割して示されている。というのは、その
カウントはアクテイブな比較器（Ｃ）の番号とは無関係
だからであり、パート２の残余ビツトに対する対応はパ
ート１の出力ビツトについてのみ有効である。
制御キヤラクタ検出ユニツト（ＢＣＤ命令回路） この回路は第２３図に示す。レジスタＲＲ５５６中の情
報はキヤラクタ検出のために処理される。自動的ブラン
チは新ブランチアドレス出力５５９に取得される。デコ
ードロードレジスタ５５７は様々なブランチアドレスの
ためのキヤラクタ処理部５５８を初期設定するのに用い
られる。デコーダの初期設定は使用されているプロトコ
ル及びブランチルーチンの判断のために必要なブランチ
アドレスによつて異なる。制御バスによつて適切なデー
タフローが提供される。デコーダ５６０及び５６１は制
御バス１２を介するＢＣＤ命令のオペコードに応答し
て、キヤラクタ処理部５５８への入力ラツチ５５６をゲ
ートし、新ブランチアドレス５５９をラツチする。デコ
ーダ５６０はデータバス１３を介するレジスタ転送オペ
レーシヨンに応答して、キヤラクタ処理部５５８の構成
要素を初期設定するための制御信号を生成する。
第２４図は制御キヤラクタ検出オペレーシヨンのために
用いられるハードウエアを示す図である。キヤラクタ５
５６及びブランイアドレススタツク５６７は１対１の変
換のためのアドレスで初期設定される。これにより、比
較器５６８及び優先順位エンコーダは入力レジスタＲｎ
５６５中の値を用いてブランチアドレススタツク２６２
中の対応するブランチアドレスを選択することができ
る。このアドレスは出力レジスタ（第２３図のブロツク
５５９）へ送られる。
上述のレジスタ再形成命令、アドレス経路指定命令、ブ
ロツク転送命令、及びＢＣＤ命令を定義するのにここで
はＡＨＰＬ（A Hardware Programming Language）を用
いた。下記の第２表ないし第５表は上述の各命令に対応
するそれぞれのＡＨＰＬデータである。なお、参考文献
(１)の第５章はこの言語の詳細について述べている。
Ｆ．発明の効果 以上説明したように本発明によれば、層構造の通信プロ
トコルにおけるプロセツサについて新しいアーキテクチ
ヤを導入することにより、その性能を従来に比べて高め
ることができる。
【図面の簡単な説明】
第１図は本発明に基づくＣＰＰシステムの構成を示す
図、第２図は並行処理及びパイプラインを説明する図、
第３図はＣＰＰが用いられる典型的な環境を示す図、第
４図はＣＣＰ命令のフオーマツトを示す図、第５図はヘ
ツダ処理ユニツトの構成を示す図、第６図はＢＢＤ命令
の実行を説明する図、第７図は優先順位アドレス機構の
構成を示す図、第８図は優先順位エンコーダでアドレス
指定されるアドレススタツクアレイを示す図、第９図は
優先順位エンコーダの構成を示す図、第１０図はレジス
タ再形成ユニツトの構成を示す図、第１１図はレジスタ
再形成ユニツトのスワツプ及びローテートのマルチプレ
クサを示す図、第１２図はスワツプユニツトを示す図、
第１３図はレジスタ再形成ユニツトの他の実施例を示す
図、第１４図はアドレス経路指定ユニツトを示す図、第
１５図はアドレス生成器の構成を示す図、第１６図はメ
モリアクセスユニツトを示す図、第１７図はブロツク転
送ユニツトを示す図、第１８図はブロツク転送オペレー
シヨンの制御を示す図、第１９図はフレーム処理ユニツ
トを示す図、第２０図はＣＲＣユニツトの構成を示す
図、第２１図はビツト挿入／削除ユニツトの構成を示す
図、第２２図はビツト処理部の構成を示す図、第２３図
は制御キヤラクタ検出ユニツトの構成を示す図、第２４
図はキヤラクタ処理部の構成を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バイジユ・デイラーラル・マンダリア アメリカ合衆国フロリダ州ボカ・ラトン、 ベイウオーター・ドライブ9900番地 (72)発明者 ジヤン・ワールター・ヴアン・デン・バー グ アメリカ合衆国フロリダ州ボカ・ラトン、 フイリツプス・ドライブ541番地 (72)発明者 デヴイド・カーテイス・ヴアン・ヴアーリ ス アメリカ合衆国サウスウエスト・トウエン テイフアースト・ストリート1225番地 (56)参考文献 特開 昭63−196964（ＪＰ，Ａ) 特開 昭63−31247（ＪＰ，Ａ) 特開 昭62−252242（ＪＰ，Ａ) 特開 昭63−129443（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】層構造の通信プロトコルに対応するデータ
    処理の実行のためのプロセッサと、 命令プログラムと当該命令に関連するデータを格納し、
    且つ、前記プロセッサと協働する外部メモリと、 を有し、前記データは層構造の通信プロトコル処理のた
    めのヘッダとフレーム情報を含み、前記命令は少なくと
    も第１と第２のタイプの命令を含み、第１のタイプの命
    令はヘッダとフレーム情報の処理に関し、第２の命令は
    前記第１のタイプの命令によるオペレーション以外のオ
    ペレーションに関するものである通信プロセッサ装置に
    おいて、 外部メモリに接続されて命令を引き出してデコードする
    デコード手段と、 デコード手段と外部メモリに接続されて第１のタイプの
    命令で示された処理を行い、プロセッサのオペレーショ
    ンの単一マシンサイクルで第１のタイプの命令それぞれ
    によって要求されたすべてのオペレーションを行う特別
    目的論理回路手段と、 デコード手段と外部メモリに接続されて第２のタイプの
    命令によって示された処理を行い、第２のタイプの命令
    によって示された機能の実行のために前記デコーダ手段
    の制御のもとに動作する汎用目的論理回路手段と、 を備えたことを特徴とする通信プロセッサ装置。
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