JPH02162422A - 優先ブランチ機構を備えたデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はブランチ処理のためのコンピュータアーキテク
チャに関する。実時間プログラミング環境のためのマイ
クロプロセッサ技術はこのアーキテクチャの基礎と考え
られる。

Ｂ、従来技術及びその課題 優先ブランチの手法は割込み機構について使用されてき
た。米国特許第４６３６９４４号、第４３１５３１４号
及び第４５７３１１８号はそのような用途を開示し、ま
た１割込み要求の走査及びポーリングの処理時間を減す
るためちに優先ブランチを用いる重要性の認識を示して
いる。しかしながら、これらの特許は本発明で取扱う優
先ブランチの問題には言及していない。

従来技術では割込みビットのような固定のパラメータで
のみ優先ブランチが行われるのに対し、本発明ではプロ
グラム命令によって選択できる可変のブランチ条件又は
状況パラメータでブランチが行われる。

また、従来技術ではアクティブなパラメータの固定した
優先順位でのみ優先ブランチが行われるのに対し、本発
明ではユーザがプログラミングによってセットしうる可
変の優先順位付けが提供される。

さらに、従来技術ではブランチ条件パラメータとブラン
チ先のターゲットアドレス（以下、ブランチアドレスと
もいう）との間の関係が固定的であるのに対し、本発明
では両者の関係はユーザにより可変にすることができる
。

そこで１本発明は従来の優先ブランチ回路を改善するこ
とを目的としている。

Ｃ１課題を解決するための手段 上記目的を達成するためデータ処理システムにおける本
発明の優先ブランチ回路は、（ａ）システム又はプログ
ラムの事象についてのアクティブ及び非アクティブな状
態を表わすビットであって上記アクティブな状態でプロ
グラムのブランチの要求を示すようなビットの複数のセ
ットを記憶する手段と、（ｂ）状態を表わすビットのセ
ットの少なくとも１つを記憶するため複数のビット位置
を有する入力レジスタと、（Ｃ）少なくとも１つのプロ
グラム命令に応答して状態を表わすビットのセットの少
なくとも１つを上記入力レジスタへ選択的に転送する手
段と、（ｄ）状態を表わすビットのセットと関連するブ
ランチターゲットアドレスの複数のセットであって、各
ブランチターゲットアドレスが状態を表わすビットの各
セットに関連し、１つのセット内の各ブランチターゲッ
トアドレスが状態を表わすビットの関連するセットにお
ける各ビットに関連するようなブランチターゲットアド
レスの複数のセットを記憶するブランチターゲットアド
レス記憶手段と、（６）システムによって実行されるべ
き次のプログラム命令のロケーションを指定するアドレ
スを記憶する出力レジスタと、（ｆ）上記入力レジスタ
中の選択されたアクティブなビットに応答して上記ブラ
ンチターゲットアドレスのうちの関連する１つを上記ブ
ランチターゲットアドレス記憶手段から抽出して上記出
力レジスタへ転送する優先順位エンコーダ手段であって
、上記選択されたアクティブなビットは該優先順位エン
コーダによってアクティブなビットに割当てられたコー
ド化された優先順位によって決定されかつ上記関連する
ブランチターゲットアドレスは上記選択されたアクティ
ブなビットに割当てられたコードによって指定されるよ
うな優先順位エンコーダ手段と、を有することを特徴と
している。

以下、本発明の作用を実施例と共に説明する。

Ｄ、実施例 はじめに本発明の実施例を概説する。本発明は新しく定
義されたビット検出時優先ブランチ（ＢＢＤ）命令に応
答してＢＢＤオペレーションを実行する機構を提供する
。そのようなオペレーションにおいては、ブランチ条件
パラメータを表わす状況ビットのセットは、どれが現に
ブランチプログラムアクションを要求するアクティブな
状態を表わしているのかを確認するために評価される。

この機構の出力は選択された状況ビットに関連するブラ
ンチプログラムセグメントの開始命令を表わすブランチ
アドレスである。

状況ビットの相対的な優先ｌ噴位を決めるレジスタはユ
ーザプログラム制御の下で優先属僚選択コードの異なる
パターンが動的にロードでき、評価されるべき状況ビッ
トを表わすレジスタもプログラムの制御の下でロードで
きる。したがって、単一のＢＢＤ回路は状況機能の複数
のセットによって動的に共用することができる。さらに
、評価のために現に存在する状況ビットの所与のセット
に関係して状態が変わることに応じて、優先順位を決定
するレジスタの内容を適切に変えることができる。

そのようなりＢＤ回路の最終的な出力に応じて選択可能
なブランチアドレスはユーザプログラムによって動的に
変化させるためアクセス可能なレジスタスタックに記憶
される。したがって、状況ビットの所与のセットに関連
する状態に応じてブランチターゲットアドレスの適切に
関するセットをロードすることができる。

ブランチアドレスを保持するためのレジスタ及び優先順
位選択情報は状況ビット機能の複数のセットに関連付け
ることができるパラメータの複数のセットを保持する容
量に拡張してもよい。したがって、異なる条件に適合す
るのに要求されるレジスタローディングオペレーション
の頻度を減少することができる。

本実施例によれば、１マシンサイクルで実行できる単一
のオペレーションへの優先ブランチに関連する複雑な一
連のオペレーションを減することができる。

機能及びアドレス情報を決定する優先順位を保持するレ
ジスタは個々の状況ピッ１−と直接１対１の対応をもっ
てアクセスのために構成されるので、必要なレジスタの
数は、状況ビットがテーブルルックアップモードでレジ
スタをアドレスするのに組合せて使用される場合に必要
な数よりも大幅に減らすことができる。

以下、図面を参照しながら、実施例を詳説する。

なプロセッサアーキテクチャ 第１図は本発明を適用しうる通信プロトコルプロセッサ
（ｃｐｐ）の全体的なアーキテクチャを示す図である。

ＣＰＰは複雑で頻度の高いオペレーションについてスル
ープットを向上させる特別な目的を有する回路と、演算
論理機構（ＡＬＵ）を含む汎用回路とを有する。特別目
的の回路は本発明に従って構成されたビット検出時ブラ
ンチ（ＢＢＤ）回路を含む。

汎用目的の回路についていうと、Ａ　Ｌ　Ｕユニット１
は基本的な算術演算（加算、減算、比較）、論理演算（
ＯＲ，ＡＮＤ、Ｘ０Ｒ）及びレジスタ転送オペレーショ
ンをサポートする。乗算（ＭＵＬ）ユニット２はＡＬＵ
と協働してスケーリング丸めの機能と共に１６Ｘ１６の
乗算をサポートする。

メモリアクセスユニット３、ヘッダ処理ユニット４及び
フレーム処理ユニット５は特別目的のオペレーションを
行う０本発明では特にビット検出時ブランチ（ＢＢＤ）
オペレーションを行うヘッダ処理ユニットの部分が関係
する。

他のＣＰＰの機構要素には、汎用データレジスタスタッ
ク６、アドレスインデックスレジスタ７がある。これら
の構成要素は制御バス１２及びデータバス１３を用いる
処理ユニット１ないし５のための入出力として使用しう
る内部で可変的に割振りできる記憶部を含む。

第１図の下部に示す構成要素８．１ないし８゜７を含む
制御ユニット８は演算の実行を制御し及び監視する。命
令レジスタ８．１は命令メモリ■ＲＡＭから命令を受は
取る。このレジスタ中の命令オペレーションコード（オ
ペコード）はデコーダ８．２でデコードされて、デコー
ダ８．２は制御バス１２を介して処理ユニットエないし
５に制御信号を供給し、データバス１３を介して即値デ
ータ又はアドレス情報が転送される。システムクロック
８．３は他の構成要素へタイミング制御信号を供給する
。クロックされた感覚で取出し制御部８．４がｌＲＡＭ
に対して取出しを行う命令を出す。

データバス１３はレジスタスタッフ６．７と処理ユニッ
ト１ないし５との間で並行データ転送ができるよう複数
の双方向経路を有する。プログラムからカウンタ８．５
及び次ブランチ（又は割込み）制御論理８．６は次アド
レスを生成し、そのうちの１つがｌＲＡＭアドレスバス
１６を介してＩ　ＲＡＭに供給されるためマルチプレク
サ８，７によって選択される。データアドレスＤＡ１５
はデータバスＧＤ１３を介するデータ転送を行わせるた
めメモリアクセスニット３とデータＲＡＭとを接続する
のに用いられる。

オペレーションの並行実行は第２図の参照番号２０及び
２１に示唆されるようなパイプラインの手法を用いて可
能となる。命令ｎが実行されている間に次の命令ｎ＋１
がデコードされその命令に続く命令ｎ＋２が取出される
。さらに、３つのオペレーションが１つの命令で要求さ
れるときは、それらのデコード及び実行は並行して遂行
することができる。そのようなオペレーションについて
のバス転送機構及びパイプラインの手法はよく知られて
いる。

第３図は本ＣＰＰ３１が有効に機能しうる典型的な環境
を示す図である。ＤＲＡＭ３２は物理的通信インターフ
ェース３４との間でデータを交換するためマルチプレク
サ及び入出力インターフェース３３とインターフェース
する。ｌＲＡＭ３５は、インターフェース３４で動的に
要求された機能を遂行するようＣＰＰに指令するための
アプリケーションプログラムの命令を記憶する。ホスト
インターフェース３６はＣＰＰとホスト処理システムと
の間のデータ及びコマンドの双方向転送を維持するのに
必要な体系的初期接続手順信号の交換を行う、ブロック
３７はこの環境に全体として適合できる層構造のプロト
コルアプリケーション及び信号処理機能をあられす。

ヘッダ　環ユニット 第４図は各プロトコル店においてパケットヘッダパラメ
ータに一意的なオペレーションを遂行するヘッダ処理ユ
ニット４の構成を示す図である。

ビット検出時ブランチ（Ｂ　Ｂ　Ｄ）ユニット６０は各
プロ１〜コル暦内でヘッダに含まれる通信状況ビットパ
ラメータについてビット検出時優先ブランチオペレーシ
ョンを遂行する。この機構は単一のＣＰＰマシンサイク
ルで優先順位ビット選択及びターゲラｌ−アドレス検索
のオペレーションを遂行し、これにより高速通信媒体に
ついてスループットが向上する。しかしながら、この同
じ機構及びそのオペレーションの基礎をなす手法は他の
処理システムやアプリケーションにも適用できる。

ヘッダ処理ユニット４内の他の特別目的のユニッｌ−は
既知の変換によってレジスタされたデータに関するパラ
メータを抽出するためにレジスタされたヘッダデータを
再形成するレジスタ再形成ユニット６１と、メツセージ
の経路指定のためヘッダアドレス情報を交換するアドレ
ス経路指定ユニット６２である。これらのユニット及び
ＣＰＰの全体的な構成は１９８８年１０月７日付けの米
国特許出願第２５４９８６号にさらに詳しく説明されて
いるが１本発明ではＢＢＤユニット６０の構成及びオペ
レーションについて詳述する・後述する特別のＢＢＤ命
令に応答して、ＢＢＤユニット６０は複数の状況ビット
を評価し、これらのビットのうちの１つに関連するター
ゲットブランチアドレスを選択する。これらのビットは
アクティブか非アクティブかという状態を表わすもので
、アクティブのとき、ブランチプログラムセグメントを
介して特定のアクションを要求する。

アクティブな状態を示すビットは所定の優先順位で評価
され、選択されたターゲットアドレスは最高の優先順位
を有するビットに関連するものである。

ＢＢＤ命玲」Ｉ乱 ユニット６０の一般的な特性を用いる回路が第５図に示
されている。この回路はＢＢＤ命令に応答してその優先
ブランチアドレス選択オペレーションを遂行するので、
ＢＢＤ命令実行回路とも呼ばれる。入力ラッチ８０中の
情報は優先アドレス機構８１を用いる宛先アドレスの優
先ビットブランチで処理される０機構８１の出力は出力
レジスタ８２へ転送される。スタック初期設定レジスタ
８３は優先アドレス機構８１中のブランチアドレススタ
ック要素を初期設定するのに用いられる。

デコーダ８４及び８５は制御バス１２を介するＢＢＤ命
令のオペコードに応答して、入力ラッチ８０の中の優先
ブランチ状況ビットを優先アドレス機構８１ヘゲートす
るための制御信号及び優先アドレス機構８１からブラン
チアドレスレジスタ８２へ抽出されたブランチアドレス
をラッチするための制御信号を生成する。デコーダ８４
はデータバス１３を介するレジスタ転送オペレーション
に応答して、スタック初期設定レジスタ８３をロードす
るための信号を生成する。こうして、ブランチアドレス
スタックの内容はラッチ８０中の状況ビットに可変的に
関連するブランチアドレス選択を調整するようにプログ
ラミングすることによって変えることができる。

第６図は第５図の機構８１の構成を示す図である。機構
８１は優先順位エンコードユニット１０３内の優先順位
選択レジスタスタック１０２と、関連するアクセスデコ
ード機構１０４内にブランチアドレスレジスタスタック
１０４を含む。これらのレジスタスタック１０２及び１
０４はバス１０７を介して行われるプログラムされたレ
ジスタローディングオペレーションによって新しい情報
をロードすることができる。

ＢＢＤ命令に応答して、ユニット１０３はスタック１０
２中のレジスタの１つから優先宛先コード値を選択し、
これをスタック１０４へのアドレス指定入力として印加
する。これにより、選択されたブランチアドレスが出力
レジスタ８２へ転送される。入力ラッチビットはスタッ
ク１０２内の異なるレジスタへ個別的に印加され、アク
ティブなブランチ要求状態を表わすビットがスタック中
の各レジスタの内容をゲートアウトする。ユニット１ｏ
３のオペレーションはスタック１０２からゲートアウト
された値の大きさを比較して（そのような値は各入力ラ
ッチビットの相対的な優先順位を示す）、最高の優先順
位を有する値をスタック１０４へのアクセス入力として
選択する。こうして、スタック１０４から選択されたブ
ランチアドレスはラッチ８０中の現にアクティブな最高
優先順位のビットに対応するものとなる。スタック１０
２の内容はプログラミングによってロードできるので、
入力ラッチピットに応じた相対的な優先順位はそれに対
応して変えることができる。

さらに、レジスタ１０４の内容はプログラミングによっ
て変えることができるので、ラッチ８０中のビットと機
構１０５によって抽出できるブランチアドレスとの間の
連関はそれに対応して変えることができる。

ユニット１０３及び１０５から成る回路の他の特徴は優
先順位の決定及びブランチアドレスの抽出というオペレ
ーションの全体を単一のマシンサイクルで完了するよう
容易に構成しうろことである。その結果、頻出するビッ
ト検出時ブランチアドレーシヨンは高速に遂行でき、そ
れによってシステムのスループットも向上する。これは
高速通信媒体とインターフェースする処理システムにお
いて特に有益である。

機構８１のさらに別の特徴はスタック１０２及び１０４
をセグメント化されたスタック１１Ｏ及び１１１にそれ
ぞれ拡張できることである。これは入力ラッチ８０中の
ビットで表わされる状態又は事象の複数のセットに関連
する優先順位判断情報及びブランチアドレス情報をその
ようなスタックのセグメントに同時に事前ロードするた
めである。したがって、個々のスタックセグメントを指
定するように異なるコード化をされたＢＢＤ命令を繰返
し実行して、繰返しの間のスタックの再ロードの必要な
しに、ブランチ連関の異なるセットに関連するアクショ
ンを呼出すことができる。

第７図は異なるデータタイプの複数のセットに適合する
よう優先順位選択スタック１１０及びブランチアドレス
スタック１１１をいかにセグメント化できるかを示す図
である。第８図はそのようなスタックセグメントをアク
セスするための論理１１２を示す図である。所望のセグ
メントはデータタイプコードによって選択可能であり、
選択されたブランチスタックセグメント内のブランチア
ドレスの選択は優先順位エンコーダの出力によって行わ
れる。データタイプコードは命令のオペコードの一部と
して又はオペコードに伴うもしくはオペコードによって
指定されるオペランド情報の一部として供給することが
できる。これは命令セットの資源に依存して命令セット
内で車面に定義し又はコード化できる。データタイプコ
ードの幅（Ｔ）は要求されたデータタイプセグメントの
数（Ｎ）によって異なり、Ｔ＝１ｏｇ２（Ｎ）で定義さ
れる。

第９図は初期設定及びＢＢＤ命令の直接の実行のための
種々のスタックをアクセスする機構を示す図である。ブ
ランチアドレススタックを初期設定するため、デコーダ
１１８はレジスタロード命令に関連する制御バス１２か
らの（ｆｆ号を処理する。

このロード命令はデータを入力バス１１５から適切なレ
ジスタ１１６ヘロードするための命令である。ブランチ
アドレススタックからの読取りアクセスの場合、優先順
位エンコーダ１０３はＢＢＤ命令に応答して、ブランチ
アドレスデータをデータバス１３へ向けるデコーダ１１
８に優先１項位エンコードアドレスを供給する。複数の
プロトコルをサポートするため、スタック１１６は異な
るブランチ機能とへカラッチ８０中の状態とを関係させ
るためのブランチアドレスレジスタの複数のセット又は
セグメントを含むことができる。前述の如く、この場合
異なるスタックセグメント／プロトコルに対してビット
検出時ブランチのための異なるＢＢＤ命令を定義するこ
とが必要である。

プログラム可能な優先順位エンコーダ１０３の実施例が
第１０図に示されている。ビット１ないしビット１６と
付記された入力ラッチ８０からの複数のビットは優先＋
！ＩＪｔ位エンコーダのための選択制御入力として働く
、各入力ビットは関連する優先順位レジスタ１２０Ｘを
有する。たとえば、レジスタ１２０ａは入力ビット１に
関連し、レジスタ１２０ｂは入力ビット２に関連する（
以下、同様）。各優先順位レジスタ１２０Ｘはデータ転
送命令（レジスタからレジスタもしくはメモリからレジ
スタ）又はロード即値命令のようなプロセッサのレジス
タロード命令に応答して初期設定することができる。複
数のレジスタ１２０ｘは並行して初期設定することがで
きる。というのは、プロセッサバスの幅は典型的には単
一の優先順位レジスタの長さよりも大きいからである。

優先順位レジスタ１２０ｘを初期設定する目的は入力ラ
ッチ８０からの各ビットで表わされる状態をユーザのプ
ログラムの制御の下で関連付けるようそれぞれ一意的な
優先順位コードをセットすることである。この例では１
６個の入力ビットが存在するので、これらの各入力に一
意的な２進コードを割当てるには４ビツトが必要である
。−船釣には、２Ｎの入力ビットを取扱うには各優先純
エンコーダにおいてＮビットが必要である。そのように
してプログラム可能に割当られたレジスタ１２０ｘ中の
Ｎビットの数は現にアクティブな状態にある入力ラッチ
ビットとその数とが関連するような形でレジスタの出力
が接続される論理で評価される。最大の２進値を有する
数がブランチアドレススタックの選択入力への印加のた
めに選択され、これにより、選択されたブランチは最高
の優先順位を有するようユーザ等によってプログラム可
能に指定された入力ビットと関連する。

優先順位レジスタ１２０ｘ、アドレスレジスタスタック
（図示せず）及び入力ラッチ８０へのロードが行われる
と、その回路はＢＢＤ命令の実行の準備が完了する。こ
の場合、第１０図に示す論理ゲートのアレイはアクティ
ブである全ての入力ビットのうちのどのビットが相対的
に最高の優先順位の数と関連するかを判断するものであ
る。この数は関連するブランチアドレスを選択するため
にレジスタスタック１１６をアドレス指定するのに用い
られる出力ＰＯ，ＰＬ、Ｐ２及びＰ３（Ｐ３が最上位ビ
ット）ヘゲートされる。

これらのゲートアレイのオペレーションをさらに詳しく
説明する。入力ラッチ８０からのアクティブなビットで
あるビット１．ビット２．・・・、ビット１６は関連す
る優先順位選択レジスタ１２０Ｘの出力をゲート１２２
Ｘないし１２７ｘの関連する行へ転送する。アクティブ
でない入力ラッチビットは関連する優先順位レジスタの
出力をオフに強制する。優先順位レジスタ１２０ｘから
の出力はその行のゲートによって最上位ビットから比較
される。ＯＲゲート１２９ａはアクティブな優先順位レ
ジスタ１２０ｘの最上位ビットを調べて。

少なくとも１つの入力がアクティブなら出力Ｐ３をオン
にする。出力Ｐ３は比較ゲート１２２ａ。

１．２２ｂ、１２２ｃ、・・・にフィードバックされる
。

各比較ゲート１２２ｘの出力は対応する優先順位レジス
タ１２０ｘからの最上位ビットがエンコーダの出力Ｐ３
と同じ論理レベル（オン又はオフ）にあるときにのみ、
オンにされる。対応する比較ゲートの出力がオフである
全ての入力ビットは他のエンコーダの出力Ｐ２．ＰＬ及
びＰＯの決定する際には考慮されない。というのは、比
較ゲート１２２ａ、１２２ｂ・・・の出力におけるオフ
状態によってＡＮＤゲート１２３ａ、１２５ａ、１２７
ａ　、　１２３　ｂ　、　１２５　ｂ　、　１２７　ｂ
　−は優先順位レジスタ１２０ａ、１２０ｂ、・・・の
出力のそれ以上の伝播が阻止されるからである。同様に
して。

各優先順位レジスタ１２０ｘからのより下位の各ビット
が処理されるが、これは以前の優先順位ビットの処理の
際に除去されたレジスタの出力のゲートを閉じた後だけ
である。こうして、ＡＮＤゲート１２３ａ、１２３ｂ、
・・・の出力はアクティブであってかつ出力Ｐ３と同じ
状態にセットされる最上位ビットを有する優先順位を持
ったビット１゜ビット２．・・・について第２のビット
から最上位ビットに対応するものである。ＯＲゲート１
２９ｂはＡＮＤゲート１２３　ａ　、　１２３　ｂ　、
　−からの入力に基づいてエンコーダの出力Ｐ２を生成
する。

比較ゲート１２４ａ、１２４ｂ、・・・は第２のビット
と一致しない付加的な優先順位を除去し、残りの優先順
位についてのＡＮＤゲート１２５ａ、１２５ｂ、・・・
はエンコーダの出力Ｐ１を生成するためＯＲゲート１２
９ｃを駆動する。同様にして、比較ゲート１２６ａ、１
２６ｂ、・・・は第３のビットと一致しない付加的な優
先順位を除去し、残りの優先順位についてのＡＮＤゲー
ト１２７ａ、１２７ｂ、・・・はエンコーダの出力ＰＯ
を生成するためＯＲゲート１２９ｄを駆動する。

出力デイジットＰｊが１である任意の位置においてＰｊ
の順番に対応するレジスタ１２０ｘがらのデイジットが
１の場合にのみ任意の行における次のデイジットが評価
されるため、デイジットＰＯないしＰ３の組合せはレジ
スタ１２０ｘ中の最大値に対応する値を有することとな
るということに留意されたい。他の全ての行では、より
下位のデイジットはその下位のデイジットＰｉ　（ｉ＜
ｊ）にそれ以上の影響を与えない。２つのレジスタ］２
０ｘがビットの同じ組合せでセットされることはないの
で、ただ１つだけのレジスタ出力が、全ての４つのデイ
ジットＰＯないしＰ３の最終値を決定し、そのレジスタ
出力は最高の数値を有するものとなる。

前述の如く出力ＰＯないしＰ３を用いて最高優先順位を
有するアクティブな入力ラッチビットに関連する優先順
位番号を表わすコード化されたアドレスでブランチアド
レススタックをアドレス指定する。この結果、アドレス
スタック中のアドレスとレジスタ１２０ｘ中にプログラ
ムされた優先順位レベルとの１対１の位置的な対応がで
きあがる。あるいは、第１０図の回路の出力は、ブラン
チアドレススタック中の個々のレジスタへの直接的な印
加のため入カビットエないし１６に位置的に関連する信
号を発生させるのに用いることができ、そのような出力
はアクティブなとき各ブランチアドレスレジスタの内容
をスタック出力へ直接ゲートする。

この構成には第１０図の行論理回路に図示していない比
較回路１２８ｘ　（これらの比較回路１２８ｘはＡＮＤ
回路１２７Ｘの右方に位置される）及びＡＮＤ回路１２
９ｘが必要である。これらの比較回路１２８ｘは各レジ
スタ１２０ｘ中の最下位ビットとＰＯとを比較する。一
方ＡＮＤ回路１２９ｘは各自の全ての比較回路１２２ｘ
、１２４ｘ、１２６ｘ及び１２８ｘに応答してブランチ
スタック中の各レジスタ出力ゲートへの直接の印加のた
め各制御信号を生成する。

番号＝０に関連する最下位の優先順位ビットはあたかも
全てのビットがセットされていないかのように同じブラ
ンチを生ずる。したがって、図示される如く、１５個の
一意的なブランチビット条件だけがセットできる。入力
ビツト１ないし１６から全てのゼロを検出しする必要が
あるときは単純な論理を加えてその条件の発生時に関連
する異なるレジスタ選択機能をブランチアドレススタッ
クヘゲートすることができる。これは１６個の一意的な
ブランチアドレス選択機能が必要な場合である。全ての
入力ビットがゼロである場合にアクティブな出力を出す
１６ビツトのＮＯＲゲートを用いて、ＰＯないしＰ３が
選択すべきであることわ示す場合でさえ最下位の優先順
位に対応するレジスタを減勢することができ、さらにブ
ランチアドレスレジスタスタック内の図示していない１
７番目のレジスタの出力を選択することもできる。

Ｅ０発明の詳細 な説明したように本発明によれば、従来に比べ改善され
た優先ブランチの技術を提供することができる。すなわ
ち、本発明によれば、優先ブランチオペレーションの全
体を単一のマシンサイクルで容易に実行できるように構
成された優先ブランチ回路が提供される。これにより、
頻出するそのようなオペレーションを向上したスルーブ
ツトレートで遂行することができる。

【図面の簡単な説明】

第１図は本発明を適用しうるＣＰＰシステムの構成を示
す図、第２図は並行処理及びパイプラインを説明する図
、第３図はＣＰＰが用いられる典型的な環境を示す図、
第４図はヘッダ処理ユニットの構成を示す図、第５図は
ＢＢＤ命令の実行を説明する図、第６図は優先順位アド
レス機構の構成を示す図、第７図は複数セグメントのス
タックを用いたＢＢＤ回路を示す図、第８図はＢ　Ｂ　
０回路において有益なレジスタスタックのためのアドレ
ス生成器を示す図、第９図は優先順位エンコーダでアド
レス指定されるアドレススタックアレイを示す図、第１
０図はプログラム可能な優先順位エンコーダの実施例を
示す図である。 第２図 第３図 第４図 第８図 第５図 デ゛−タバスか６０人カテ゛−７ 第９図

Claims (1)

1. 【特許請求の範囲】 データ処理システムにおける優先ブランチ回路であって
   、 （ａ）システム又はプログラムの事象についてのアクテ
   ィブ及び非アクティブな状態を表わすビットであって上
   記アクティブな状態でプログラムのブランチの要求を示
   すようなビットの複数のセットを記憶する手段と、 （ｂ）状態を表わすビットのセットの少なくとも１つを
   記憶するため複数のビット位置を有する入力レジスタと
   、 （ｃ）少なくとも１つのプログラム命令に応答して状態
   を表わすビットのセットの少なくとも１つを上記入力レ
   ジスタへ選択的に転送する手段と、 （ｄ）状態を表わすビットのセットと関連するブランチ
   ターゲットアドレスの複数のセットであって、各ブラン
   チターゲットアドレスが状態を表わすビットの各セット
   に関連し、１つのセット内の各ブランチターゲットアド
   レスが状態を表わすビットの関連するセットにおける各
   ビットに関連するようなブランチターゲットアドレスの
   複数のセットを記憶するブランチターゲットアドレス記
   憶手段と、 （ｅ）システムによって実行されるべき次のプログラム
   命令のロケーションを指定するアドレスを記憶する出力
   レジスタと、 （ｆ）上記入力レジスタ中の選択されたアクティブなビ
   ットに応答して上記ブランチターゲットアドレスのうち
   の関連する１つを上記ブランチターゲットアドレス記憶
   手段から抽出して上記出力レジスタへ転送する優先順位
   エンコーダ手段であって、上記選択されたアクティブな
   ビットは該優先順位エンコーダによってアクティブなビ
   ットに割当てられたコード化された優先順位によって決
   定されかつ上記関連するブランチターゲットアドレスは
   上記選択されたアクティブなビットに割当てられたコー
   ドによって指定されるような優先順位エンコーダ手段と
   、 を有する優先ブランチ回路。