JPH02149156A - 通信プロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は特に通信コントローラに適用できるコンピュー
タアーキテクチャに関する。Ｏ８Ｉの標準によってサポ
ートされるＣＣＩＴＴプロトコルは、ＳＮＡのような他
のプロトコルも同様にサポートされるが、本発明のアー
キテクチャについて基礎となるものと考えられる。本発
明を有益に適用しうる特定の装置は、ネットワークイン
ターフェース、大規模システムのフロントエンド通信コ
ントローラ及び遠隔通信スイッチングノードを含む。本
アーキテクチャはネットワークゲートウェイやプロトコ
ル変換にも適用できる。

Ｂ、従来技術及びその課題 複数の通信ラインとデータ処理装置との間の信号トラフ
ィックを集信するためプログラム可能な通信コントロー
ラを使用することはそれ自体新しいことではない。たと
えば、米国特許第３８６３２２６号、４１５６７９６号
、４１５６９３２号、４１８８６６５号、４３２８５４
３号及び４４８４２６３号は市販の汎用マイクロプロセ
ッサ及び非同期レシーバ／トランシーバ（ＵＳＡＲＴ）
を用いてそのようなコントローラを実現する方法を開示
している。

関連出願である１９８８年８月２日付けの米国特許出願
第２２７８３２号はプロトコルの融通性の目的で媒体ア
クセス（ＭＡＣ）層を取扱うハードウェア援助機構を開
示している。

ところで、層構造の通信プロトコルで繰返し出てくるヘ
ッダ及びフレームの処理機能を、高スループツトのリア
ルタイム通信において現在及び将来の要求に適切な速度
及びプロトコルのレベルで処理する必要がある。この問
題は本発明によって今日の層構造プロトコル（たとえば
Ｏ８Ｉ標準）の全てのレベルで繰返し出てくるヘッダ及
びフレームの処理機能の処理を高速化するための専用の
回路及び関連する命令を設けることで解決されている。

こうした回路及び命令は関連するヘッダ及びフレームの
処理オペレーションヲ単一のマシンサイクルで実行でき
るという特徴を含み、またこの特徴はＯ８Ｉの物理層、
データリンク層、ネットワーク層、トランスポート層、
セツション層、プレゼンテーション層及びアプリケーシ
ョン層ならびにその他の層構造通信プロトコルでの同様
なオペレーションに対応するのに適した融通性を有する
。従来技術ではリンクアクセス機能の処理のための通信
制御プロセッサが使用され、リンクアクセスレベルより
上の通信プロトコル層を処理するため中間又はホストの
システムでよシ強力なプロセッサが一般には使用されて
いる。

従来の通信コントローラにおいてＣＰＵ部を実現するの
に用いられるような現行の汎用マイクロプロセッサ及び
デジタル信号プロセッサはリンク制御又は媒体アクセス
層よシ上の通信プロトコルの層におけるヘッダ及びフレ
ーム情報の処理に関連するサポート機能を取扱うのには
適していないと考えられ、また従来技術ではリンクアク
セスレベルでそのようなサポートの必要性があるという
ことの認識もされていない。本発明ではそのようなサポ
ートが高速の媒体（Ｔ−１，Ｔ−２及び光ファイバなど
）を効率的に利用することの必要性を認識している。換
言すれば、現在及び将来の高速リンクに課せられる処理
負荷は、リンク制御層よシ上でヘッダ及びフレームの処
理機能の負荷を外さなければ、有効な媒体の使用を制限
するスループットの減少を伴ってＩｌｏ及び処理の障害
が必然的に生ずるものであることを本発明では認識して
いるのである。

もちろん、この分野で主要な進歩はいくつかある。たと
えば、通信の制御に適用しうるマイクロプロセッサやＶ
ＬＳＩの技術における改善、プロトコル自体の進歩及び
並行処理における改善などである。これらの進歩は本発
明で認識した問題を軽減するかもしれないが、本発明の
如きよシ効率的かつ完全な解決法を提供するものではな
い。

本発明は上述の如き技術的課題を解決することを目的と
している。

Ｃ８課題を解決するための手段 上記目的を達成するため、層構造の通信プロトコル全実
行するための本発明の通信プロセッサは、第１及び第２
のタイプの命令を記憶する手段を有し、上記第１のタイ
プの命令は層構造の通信プロトコルの各層において処理
ヘッダ及びフレーム情報で頻出する機能に関連する所定
のオペレーションを指定するものでアシ、上記第２のタ
イプの命令は上記所定のオペレーション以外の機能を遂
行するためのオペレーションを指定するものであり、上
記所定の機能はそれぞれ複数マシンサイクルを要するた
めにシステムの処理のスループットを制限するものであ
り、上記第１のタイプの命令に応答して各命令によ′つ
て指定されたオペレーションを単一のマシンサイクルで
遂行する特別の目的の回路手段と、上記第２のタイプの
命令に応答して各命令によって指定された機能を遂行す
る汎用演算論理機構と、を具備することを特徴としてい
る。

以下、本発明の作用を実施例と共に説明する。

Ｄ、実施例 はじめに本発明の実施例を概説する。本発明は特別目的
の通信プロトコルプロセッサ（ｃｐｐ）に関し、今日の
層構造の通信プロトコルの全ての層で頻出するヘッダ及
びフレームの処理機能を実現する専用のユニットを有す
る新しく定義された命令アーキテクチャに関する。その
ような専用ユニットは各オペレーションを高速に遂行す
るものである。これらの専用ユニットに加えて、ｃｐｐ
は汎用演算論理機構（ＡＬＵ）を有する。専用ユニット
及び関連するレジスタはヘッダ及びフレーム情報の処理
オペレーションを単一のマシンサイクルで実行する。こ
れらのオペレーションは、専用ユニットがない場合には
通常はＡＬＵでその実行に複数のマシンサイクルを有す
るもので、特別の処理を必要とする主要な処理負荷とし
て認識されたものである。

このようなヘッダ機能には以下のものが含まれる。

プログラム可能々ビットオペレーションによるブランチ
： 即値データのビットによるブランチは既知であるが、ブ
ランチ条件を示すビットに与えられた優先順位の選択又
はビットの並行評価を提供するものではない。米国特許
第４５７３１１８号は条件ビットの優先順位の並行評価
を伴うビットオペレーションによるブランチを開示して
いるが、本発明の如き、ユーザプログラム制御の下で優
先順位を変える機能を有するものではない。

レジスタ再形成−（シフト、マスク及びスワップ）オペ
レーション： シフト、マスク及びスワップはそれ自体既知であるが、
本発明はこれら６つの全ての機能を単一の命令でしかも
単一のマシンサイクルで遂行することによってこれらの
オペレーションを改善している。

アドレス処理オペレーション： 本発明の回路ではヘッダ中の経路指定情報を変換するた
めの連関一致アドレス指定による命令を用いることによ
シ、変換オペレーションを高速化し、ターゲットアドレ
ス情報のために必要な記憶容量を減じている。

同様な取扱いとしてフレーム機能には以下のものが含ま
れている。

ＣＲＣ（巡回冗長検査）計算： 特別のＣＲＣ回路が種々のプロトコルのためのエラーチ
エツクの迅速な実行をサポートする。これは標準的な１
６ビツト又は６２ビツトのＣＲＣ多項式のサポートを可
能とする。ＨＤＬＣ％ＤＤＣＭＰ及びＢ　Ｉ　５ＹＮＣ
を含む標準的なプロトコルのほとんどはＣＲＣチエツク
を使用する。これらの回路は任意の多項式を高速化する
ようプログラムすることができる。

ビット’１１　人／　Ａｌｌ除オペレーション：特別の
ビット挿入／削除回路は各プロトコル層における特別の
制御キャラクタに関するデータについてのトランスベア
レンジ−を提供する。そのようなトランスペアレンジ−
はフレームの始点及び終点を示す特別の制御キャラクタ
と実際のデータとを分離するためにＨＤＬＣのようなプ
ロトコルにおいて必要とされる。

特別キャラクタ検出オペレーション： 特別の命令で用いられる専用の回路がＢＩＳＹＮＣ及び
ＤＤＣＭＰ’Ｔｈ含むキャラクタ指向プロトコルのほと
んどの場合に必要とされるようなキャラクタプロトコル
機能を提供する。

上述の機能の実行を専用ユニットを介して働く新しいア
ーキテクチャの命令のプログラム可能なセットに移行さ
せることによって、各ユニットを用いて異なる通信ライ
ン及びプロトコルを取扱うための融通性を保持しながら
、多くのＵＡＣＣ（Ｕｎｉｖｅｒｓａｌ　　ａｓｙｎｃ
ｈｒｏｎｏｕｓ　　ｃｏｍｍｕｎｉｃａｔｉｏｎｓｃｏ
ｎｔｒｏｌｌｅｒ　）の機能を提供することができる。

ＣＰＰはデータリンク制御オペレーションのための専用
のレジスタの特別のセットを含む。サポートされた機能
はＨＤＬＣ％Ｘ、２５、ＳＮＡ％ＴＣＰ等の標準的なリ
ンクプロトコルにおけるデータの処理を強化する。従来
技術としてのパイプライン方式、並行処理、ブロック転
送、サイクルスチールメモリアクセス手法はさらに性能
を高めるために採用されている。

上述のブロック転送の手法はブロック情報の転送及び同
じ情報部分の処理を同時に行い、さらにＣＲＣのような
他のオペレーションの実行及びピット挿入／削除を同時
に行うことを考慮したものである。

プロセッサの特徴 ＣＰＰは３段式のパイプラインで最高６つまでのオペレ
ーションを並行して実行する能力を有している。分離し
た命令及びデータバスによシ、命令の取出しとデータの
参照をパイプライン化することができる。これらのオペ
レーションは以下のカテゴリの中のいずれでもよい。

１、算術演算及びレジスタ転送オペレーション２、乗算
オペレーション ３、メモリアクセスオペレーション ４、　データプロトコルのためのヘッダ処理５、　デー
タプロトコルのためのフレーム処理ＣＰＰは４つのアド
レスインデックスレジスタ、１２個の汎用データレジス
タ及びその他の特別目的のプロトコルサポートレジスタ
を含む。全てのレジスタは６２ビツトである。プロセッ
サは６４キロワードの命令メモリ及び１６メガバイトの
データメモリをサポートできる。第３図はＣＰＰが用い
られる典型的な環境を示している。本アーキテクチャの
特徴及び機能を要約すれば以下の如くとなる。

命令検索の高速化のための並行処理及びパイプライン化
の他に、新しく定義された命令を単一のマシンサイクル
で実行することによシスループツトがさらに向上される
。パイプライン化及び並行処理は第２図に示唆される。

特別目的のユニットを設計するにあたっては、データ及
びブランチの依存性を考慮しまた性能を高めるためのプ
ログラミング機能を提供できるような配慮がなされてい
る。

メモリロード／ストア、データシフティング、乗算及び
その他のＡＬＵオペレーションは並行してかつ単一のマ
シンサイクルで行われる。

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３）　　Ｈｗａｎｇ、　Ｋａｉ及びＢｒ１ｇｇ５．　Ｆ
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ｎｂａｕｍ、　Ａ、”５ｔｒｕｃｔｕｒｅｄ　Ｃｏｍｐ
ｕｔｅｒＯｒｇａｎｉｚａｔｉｏｎ　　、　Ｐｒｅｎｔ
ｉｃｅ　Ｈａｌｌ、　１９８４年以下、図面を参照しな
がら、実施例を詳述する。

ＣＰＰのアーキテクチャ 第１図は通信プロトコルプロセッサ（ｃｐｐ）の全体の
アーキテクチャを示す図である。演算論理機構ＡＬＵ１
は加算（ＡＤＤ）、減算（ＳＵＢＴＲＡＣＴ　）及び比
較（ＣＯＭＰＡＲＥ）という基本的な算術演算、ＯＲ，
ＡＮＤ及びＸＯＲという論理演算ならびに種々のレジス
タ転送演算を提供する。乗算ユニツ）ＭＵＬ２はスケー
リング及び丸めの機能を有する乗算をサポートする。メ
モリアクセスユニット３、ヘッダ処理ユニット４及びフ
レーム処理ユニット５（これらは本発明に従って主要な
機能を遂行するためのＣＰＰの特別の構成要素を成すも
のである）については後で詳細に説明する。汎用レジス
タスタック６及びアドレスインデックスレジスタスタッ
ク７は制御バス１２及びデータバス１３を介する処理ユ
ニット１ないし５のための入力及び出力として用いるこ
とのできる内部で可変的に割振ることのできる記憶部分
を含む。

第１図の下部に示す構成要素８．１ないし８．７を含む
制御ユニット８は演算の実行を制御し及び監視する。命
令レジスタ８．１は命令メモリｌＲＡＭから命令を受は
取る。このレジスタ中の命令オペレーションコード（オ
ペコード）ハブコータ８．２でテコードされて、デコー
ダ８．２は制御バス１２を介して処理ユニット１ないし
５に制御信号を供給し、データバス１３を介して既値デ
ータ又はアドレス情報が転送される。システムクロック
８．６は他の構成要素へタイミング制御信号を供給する
。

クロックされた間隔で取出し制御部８．４がｌＲＡＭに
対して取出しを行う命令を出す。

データバス１３はレジスタスタック６．７と処理ユニッ
ト１ないし５との間で並行データ転送ができるよう複数
の双方向経路を有する。プログラムカウンタ８．５及び
次ブランチ（又は割込み）制御論理８．６は次アドレス
を生成し、そのうちの１つがＩ　ＲＡＭアドレスバス１
６を介してｌＲＡＭに供給されるためマルチプレクサ８
．７によって選択される。データアドレスＤＡ１５はデ
ータバスＧＤ　１３’を介するデータ転送を行わせるた
めメモリアクセスユニット３とデータＲＡＭとを接続す
るのに用いられる。

オペレーションの並行実行は第２図の参照番号２０及び
２１に示唆されるようなパイプラインの手法を用いて可
能となる。命令ｎが実行されている間に次の命令ｎ　＋
　１がデコードされその命令に続く命令ｎ＋２が取出さ
れる。さらに、３つのオペレーションが１つの命令で要
求されるときは、それらのデコード及び実行は並行して
遂行することができる。そのようなオペレーションにつ
いてのバス転送機構及びパイプラインの手法はよく知ら
れている。

第６図は本ＣＰＰ３１が有効に機能しうる典型的な環境
を示す図である。ＤＲＡＭ３２は物理的通信インターフ
ェース３４との間でデータを交換するためマルチプレク
サ及び入出力インターフェース３，３とインターフェー
スする。Ｚ　ＲＡＭ３５は、インターフェース３４で動
的に要求された機能を遂行するようＣＰＰに指令するた
めのアプリケーションプログラムの命令を記憶する。ホ
ストインターフェース６６はＣＰＰとホスト処理システ
ムとの間のデータ及びコマンドの双方向転送を維持する
のに必要な体系的初期接続手順信号の交換を行う。ブロ
ック３７はこの環境に全体として適合できる層構造のプ
ロトコルアプリケーション及び信号処理機能をあられす
。

命令フォーマットの定義 命令セットは固定されたフォーマット及び５２ビツトの
命令長で設計された。第４図は命令ワードにおけるビッ
ト割当ての詳細な定義を示す図である。典型的な３２ビ
ツトの命令はフォーマット定義フィールド及び３つのオ
ペコードフィールドを有する。これらのオペコードフィ
ールドで最高３つまでの個別的なオペレーションを要求
する。

フォーマット定義フィールド４１は４つの部分（−ｒな
りちサブフィールド）を有する。２ピツトノサブフイー
ルド４２は以下のような３つのタイプの命令フォーマッ
トのうちの１つを指定する。

００−６つの並行オペレーション ０１−　任意選択的なレジスタ及びアドレスオペランド
を伴う２つの並行オペレーシ ョン ・　１０−拡張アドレス指定を伴う１つのブラ、ンチオ
ベレーション 各々２ビツトであるサブフィールド４３ないし４５は対
応するオペコードフィールド１ないし３についての関連
するカテゴリにおけるオペレーションを指定する。各フ
ィールド内のカテゴリは、算術計算、メモリアクセス、
フレーム処理及びヘッダ処理である。

典型的なオペコードフィールド４６は５ピツトノオペレ
ーシヨンサブフイールド４７及び３ピントのレジスタフ
ィールド４８を介して１つのオペレーションを指定する
。

これらの特別目的のｃｐｐの命令に加えて、この命令セ
ットは前掲の文献（４）に記載された手法を用いるＡＬ
Ｕオペレーション、乗算オペレーション、メモリロード
オペレーション及ヒメモリストアオペレーションを指定
するための汎用命令を含む。

後で説明する第６図ないし第１４図は本ｃｐｐ命令によ
って指定されるオペレーションを遂行するための特別の
目的のユニットを示す図である。

仁の命令セットは以下のような関連オペレーションを有
する命令を含む。

命令セット リ　ＡＬＵ及びメモリロード／ストアオペレーション ＦＭｎ　　ＲＲインデックスＡｎを用いてメモリからレ
ジスタＲＲヘロートスル ＴＭｎ　　ＲＲインデックスＡｎを用いてレジスタタＲ
Ｒからメモリへストアする ＲＴｎ　　ＲＲレジスタｎからＲＲへ転送するＡＲｎ　
　ＲＲレジスタＲＲにレジスタｎを加える ＳＲｎ　　ＲＲレジスタＲＲからレジスタｎを減する ２）フレーム処理オペレーション ＊ＣＲＣＲＲレジスタＲＲでＣＲＣを計算する＊ＢＳＷ
　ＲＲＲＲを用いてビットの挿入又は削除を行う ＊ＢＣＤ　　ＲＲＲＲが特別のキャラクタを有するとき
にブランチする ３）ヘッダ処理オペレーション ＊ＢＢＤ　　ＲＲ，、Ｘ　　ＲＲ中の優先ビット検出で
ブランチする（Ｘはスタック選 択パラメータ） ＊Ｒ８ＨＲＲレジスタＲＲを再形成 ＊ＡＲ８ＲＲＲＲを用いて新しいアドレスを計算する ４）ブロック転送オペレーション ＩＢＭＯＲＲＲＲ中の待ち行列コマンドでブロック転送
を遂行する ５）並行オペレーション ＊＊ＥＰ３　０Ｐ１（ＲＲ）、０Ｐ２（ＲＲ）、０Ｐ３
（ＲＲ） ３つの並行オペレーション ＊＊ＥＰ２　０ＰＩ（ＲＲ）１．０Ｐ２（ＲＲ）２つの
並行オペレーション ＊＊ＥＰ１　　０Ｐ１（ＲＲ） １つのオペレーション 注 木　　上記命令及びその実行は本発明のノ・−ドウエア
及び手法の新しい特徴とみなされる。

＊＊　上記０Ｐ１１、ＯＦ２及びＯＦ２は個々のオペレ
ーションである。

レジスタ構造 下記の表はレジスタの割当て及び機能を示すものである
。

レジスタ ＡＱないしＡ３ ＲＯないしＲ１１ ＲＣＰ ＲＣＡ ＳＨＰ ＳＨ８ ＳＨＣ ＲＣ ＳＴ ＮＴ メモリアクセス及びインデック スレジスタ 汎用データレジスタ ＣＲＣ多項式レジスタ ＣＲＣ累算レジスタ ビットトランスペアレンシーパ ターンレジスタ ビットトランスペアレンシー状 況レジスタ 再形成コードレジスタ ブロック転送のためのソースア ドレス ブロック転送のための宛先アド レス ブロック転送のためのバッファ ＬＣＩＲアドレスについての論理チャネルＩＤ 次の節では上述の“＊”でマークされた命令を実行する
ための回路について説明する。

ヘッダ処理ユニット 第５図はヘッダ処理ユニット４の構成を示す図である。

ＢＢＤユニット６０は関連する上述のＢＢＤ命令に応答
する機構を提供し、ブランチ条件を指定する条件ビット
に基づいてプログラムの実行をブランチさせるためのオ
ペレーション、及びこのユニットのレジスタにプログラ
ム可能に事前ロードできる優先順位選択データに基づい
てアクティブな状態を示すビットの優先順位選択を行う
ためのオペレーションを実現する。

レジスタ再形成ユニット６１はレジスタされたデータを
再構成して評価に適したフォーマットで必要なパラメー
タを抽出する。アドレス経路指定ユニット６２は種々の
プロトコル層を介するネットワーク経路及びコネクショ
ンの確立のため必要に応じてヘッダアドレス情報を変換
する。

ＢＢＤユニット 第６図に示すように、種々のシステム条件又は割込み要
求事象を表わす入力ラッチ８０中の情報はラッチされた
個々のビットの所定の優先順位に従って処理され、その
選択された条件を取扱うためのプログラムルーチンの始
点を表わす次命令アドレスへシステムのプログラム実行
をブランチさせる。優先順位選択機構８１はブランチ動
作を必要とするアクティブな状態を表わすラッチ８０中
のどのビットが最高の優先順位を有するかを判断し、出
力レジスタ８２への転送のため関連するアドレスレジス
タスタックからの命令アドレスを選択するよう機能する
。制御バス１２を介するＢＢＤ命令のオペコードに応答
するデコーダ８４及び８５は優先順位アドレス機構への
入力ラッチ８゜をゲートするための制御信号及び優先順
位アドレス４Ｎｌの出力をブランチアドレスレジスタ８
２ヘゲートするための制御信号を生成する。レジスタ転
送オペレーションを指定する命令に応答するデコーダ８
４はデータバス１３を介してロードスタック初期設定レ
ジスタ８３に制御信号を生成する。

第７図は第６図に示された優先順位アドレス機構８１を
説明する図である。この機構８１の特徴は優先順位選択
スタック１０２によって決定されるような優先順位付は
機能をプログラムできることである。スタック１０２ヘ
プログラム可能にロードされる値はランチ８０中のアク
ティブなビットの相対的な優先順位を決定し、優先順位
エンコードユニット１０３を付勢し、上記ＢＢＤ命令に
応答し・てアクセスデコード機構１０５のブランチアド
レススタック１０４からアドレスを選択させる。スタッ
ク１０２内の関連するレジスタにおいて最高の優先順位
の値をセットさせるランチ８０中のアクティブビットに
関連するこの選択されたアドレスは実行すべき次命令の
アドレスとして出力レジスタ８２へ転送される。これに
より、選択されたブランチ条件に適したブランチルーチ
ンが開始される。

この優先順位アドレス機構は関連出願である１９８８年
１０月７日付の米国特許出願第２５４９８５号に詳説さ
れている。この機構の他の特徴は上述のアドレス実行オ
ペレーションをｃＰＰシステムの単一のマシンサイクル
で遂行するよう構成されていることである。スタック１
０２及び１０４は標準のブロック転送命令に応答してデ
ータ経路１０７を介して初期設定することができる。他
の特徴として、これらのスタックはランチ８０に対して
複数のセグメントで供給することができ、これにより、
ラッチ８０中のビット位置に関して優先順位及びアドレ
ス連関の複数のセットを確立するためのロードオペレー
ションを合同することができる。そのような合同により
、ＢＢＤ命令によるスタックセグメントの選択ができる
という付加的な利益が得られる。したがって優先順位付
は又はブランチアドレス連関はいずれのスタックもロー
ディングを繰返すことなしに動的に変化しうる（たとえ
ば、複数のプロトコルをサポートするため）。これによ
り、システムの適応性及びスループットはさらに改善さ
れる。

第８図はブランチアドレススタック１０４をアクセスす
るための機構を示す図である。ブランチアドレススタッ
ク１０４はこの図では参照番号１１６で示され、またそ
の入力経路１０７はこの図では参照番号１１５で示され
ている。スタック１１６を初期設定するため、デコーダ
１１８（第６図のデコーダ８４に対応するもの）はレジ
スタローディング命令からの情報を処理してバス１１５
からスタック中の選択されたレジスタヘデータをゲート
する。スタックからアドレスを読取るため、他のデコー
ダ（図示していないが、第６図のデコーダ８５に対応す
るものである）が１つのＢＢＤ命令に応答してスタック
１０２中の最高の優先順位選択値に反応して出力データ
バス１１９を介する出力レジスタ８２への転送のためス
タック１１６中の関連するレジスタから出力を選択する
。前述の如（、複数のプロトコルをサポートするため、
スタック１１６はブランチアドレスの異なるセットをそ
れぞれロードすることのできる複数のセグメントを有し
、ブランチ機能の異なるセットを入カラクチ８０中の条
件のセットと関係付ける。これは、異なるセグメントの
選択を指定するためＢＢＤ命令に情報を与えることを要
求することとなる。

第９図にプログラム可能な優先順位エンコーダユニット
１０３の詳細が示されている。ビット１、ビット２、・
拳・、ビット１６と記された入力ラッチ８０（第７図）
からのビットは関連する優先順位選択レジスタ１２０ａ
ないし１２０ｄについての選択制御入力として機能する
。各々４ピツトであるレジスタ１２０ａないし１２０ｄ
中の優先順位選択コード値はデータ転送命令（レジスタ
間又はメモリからレジスタ）又はロード即値命令のよう
なプロセッサのレジスタロード命令に応答して初期設定
することができる。複数のレジスタ１２０Ｘは並行して
初期設定することができる。というのは、プロセッサデ
ータバスは、典型的には、単一の優先順位選択レジスタ
で使用できるよりも多くのビットを伝達するものだから
である。

前述の如く、レジスタ１２０ｘを初期設定する目的は入
力ランチ８０中の条件ビットに関連する優先順位をプロ
グラム可能に変化できるようにすることである。図示の
例では１６個の条件ビットがあるので、一意的な優先順
位選択のランクを全ての条件ビットに割当てることがで
きるよう１つの優先順位選択レジスタにつき４ビツトが
必要である。一般には　２Ｎの長さを有する条件ビット
のセットに対してＮ個の優先順位ビットが必要となる。

ＢＢＤ命令に応答して、アクティブ状態の入力ビットに
関連するレジスタ１２０ｘにロードされた値は個々の論
理回路１２２ｘないし１２７ｘヘゲートされる。これら
の論理回路は受は取った大きさを比較して最大の大きさ
を最終出力としてゲートする（すなわち、最高優先順位
の値である）。

したがって、たとえば最高優先順位選択値がレジスタ１
２０ｂに保持されかつビット２がアクティブであるとき
は、レジスタ１２０ｂ中のその値は、他のレジスタで保
持された値とは関係なく、論理回路１２２ｘないし１２
７ｘを介してゲートされる。

入力ラッテ８０によりレジスタ１２０ｘ及びアドレスス
タック１１６（第８図）に事前ロードがされると、この
回路はＢＢＤ命令の実行の準備が完了する。そのような
命令に応答して、第９図のアレイ１２２ｘないし１２７
ｘは最高優先順位のブランチ条件を衣わすアクティブ状
態にある入力ラッチのビットに関連してレジスタ１２０
ｘ中の最高優先順位選択値を効率よ（選択する。選択さ
れた値のビットはデコーダ（図示していないが、第６図
のデコーダ８５に対応するもの）を介して作動する出力
ＰＯ１Ｐ１、Ｐ２及びＰ３（Ｐ３が最上位ビット）にゲ
ートされ、スタック１１６（第８図）における関連する
レジスタの出力をアドレスする。これにより、各自のア
ドレスが出力レジスタ８２へ転送される。

これらのゲートアレイのオペレーションをさらに詳しく
説明する。入力ラッチ８０からのアクティブなビットで
あるビット１、ビット２、・・瞭、ビット１６は関連す
る優先順位選択レジスタ１２０ｘの出力をゲート１２２
ｘないし１２７ｘの関連する行へ転送する。アクティブ
でない入力ラッチビットは関連する優先順位レジスタの
出力をオフに強制する。優先順位レジスタ１２０Ｘから
の出力はその行のゲートによって最上位ビットから比較
される。ＯＲゲー）１２９ａはアクティブな優先順位レ
ジスタ１２０ｘの最上位ビットを調べて、少な（とも１
つの入力がアクティブなら出力Ｐ６をオンにする。出力
Ｐ３は比較ゲート１２２ａ１１２２ｂ１１２２Ｃ１舎１
１＋１にフィードバックされる。各比較ゲー）１２２ｘ
の出力は対応する優先順位レジスタ１２０Ｘかもの最上
位ビットがエンコーダの出力Ｐ３と同じ論理レベル（オ
ン又はオフ）にあるときにのみ、オンにされる。対応す
る比較ゲートの出力がオフである全ての入力ビットは他
のエンコーダの出力Ｐ２、Ｐｌ及びＰＯの決定する際に
は考慮されない。とい５のは、比較ゲート１２２ａ、ｔ
２２ｂ、　　噛・・の出力におけるオフ状態によってＡ
ＮＤゲート１２３ａ。

１２５ａ、１２７ａ、１２３ｂ、１２５ｂ、１２７ｂＳ
−・会は優先順位レジスタ１２０８．１２０ｂ１・・・
の出力のそれ以上の伝播が阻止される。同様にして、各
優先順位レジスタ１２０ｘからのより下位の各ビットが
処理されるが、これは以前の優先順位ビットの処理の際
に除去されたレジスタの出力のゲートを閉じた後だけで
ある。こうして、ＡＮＤゲート１２３ａ、１２３ｂ、ｈ
ａの出力はアクティブであってかつ出力Ｐ５と同じ状態
にセットされる最上位ビットを有する優先順位を持った
ビット１、ビット２、・Φ・について第２のビットから
最上位ビットに対応するものである。ＯＲゲート１２９
ｂはＡＮＤゲート１２３ａ、１２３ｂＸ　φ・・から入
力に基づいてエンコーダの出力Ｐ２を生成する。比較グ
ー）１２４ｍ。

１２４ｂ、　　−・−は第２のビットと一致しない付加
的な優先順位を除去し、残りの優先順位についてのＡＮ
Ｄゲート１２５ａ、１２５ｂ、　　・ｅ、、　ａはエン
コーダの出力Ｐ１を生成するためＯＲゲート１２９ｃを
駆動する。同様にして、比較ゲート１２６ｍ、１２６ｂ
、　　φ・・は第５のビットと一致しない付加的な優先
順位を除去し、残りの優先順位についてのＡＮＤゲート
１２７ａ、１２７ｂ。

ｅ−拳はエンコーダの出力ＰＯを生成するためＯＲゲー
ト１２９ｄを駆動する。

前述の如く、出力ＰＯないしＰ３は最高のアクティブな
ブランチ条件を表わすコード化された４ビツトの値でア
ドレスレジスタスタックをアドレスするのに用いられる
。あるいは、ＡＮＤゲート１２７ａ、１２７ｂの出力は
そのレジスタスタック中のレジスタに直接的にそれぞれ
関連付けて、アクティブにされたとき、対応するアドレ
スレジスタの出力をアドレスバスにゲートするようにし
てもよい。これが可能なのは、２つの優先順位レジスタ
に同じ番号がロードされない限り（そうなるべきではな
い）所与の時間にアクティブにできるのはＡＮＤゲート
の出力１２７ｘのうちの１つだけだからである。後者の
方法は入力ラッチビットについてプログラム可能に関連
付けられた番号ではなく、アクティブな入力ラッチビッ
ト自体の位置に従ってアドレス選択の優先順位付けを行
おうとするものである。後者の方法においては最低の優
先順位を有する入力ラッチビットは（たとえばラッチピ
ット位置１に存するもの）他にアクティブなビットがな
い場合にのみ、優先性を与えられるということに留意さ
れたい。１６個のラッチビット位置では１５個の非ゼロ
の選択機能しか得られないので、全てのラツ、チピット
がゼロであるという条件をチエツクするため単純な論理
を追加してこのような状況で一意的なブランチが必要な
ときはアクティブな状態が存在しないことに関連してブ
ランチターゲットアドレスを選択するための出力をゲー
トすることができる。

レジスタ再形成命令の回路 レジスタ再形成（Ｒ８Ｈ）命令を実行するための回路は
第１０図に示されている。入力ラッチ１７４中の情報は
レジスタ再形成ユニット１７６のオペレーションによっ
て再形成（Ｒ８）＝ｒ−）”Ｌ’レジスタ７５中の各コ
ードとして再形成される。

出力は出力レジスタ１７７へ送られる。ＲＳコードレジ
スタは関連するＲ８Ｈオペレーションの前にデータバス
１３を介して適切なシフト、マスク及びスワップオペレ
ーションで初期設定される。

デコーダ１７８及び１７９は、制御バス１２を介するＲ
８Ｈ命令のオペコードに応答して、レジスタ再形成ユニ
ット１７６への入力ラッチ１７４をゲートするための制
御信号及び再形成レジスタ１７７からの出力をゲートす
るための制御信号を生成する。デコーダ１７８はデータ
バス１３を介するレジスタ転送オペレーションに応答し
て再形成のオプションを指定するデータをレジスタ１７
５ヘロードするための制御信号を生成する。

レジスタ１７５（３２ビツトの入力レジスタと仮定する
）にコード化できる再形成のオプションは下記のものを
含む。

１）下位８ビツトのスワップ ２）下位１６ビツトのスワップ ３）下位３２ビツトのスワップ ４）　　Ｎビットのローテート ５）　　Ｍピットのマスク Ｌビットのスワップとは、入力レジスタ中のビツ）Ｄ（
０）ないしＤ（Ｌ）が以下のように交換されることをい
う。

Ｄ（Ｌ）　　　＝Ｄ（０） Ｄ（Ｌ−１）＝Ｄ（１） Ｄ（１）　　　＝Ｄ（Ｌ−１） Ｄ（０）　　　：Ｄ（Ｌ） Ｎビットのローテートとは、入力レジスタ中のビットが
Ｎビットだけ右方又は左方にシフトされることをいう。

右方Ｎのシフトは、Ｄ（ｉ　）＝Ｄ（ｉ＋Ｎ）を意味し
、左方Ｎのシフトは、Ｄ（＋）＝＝Ｄ（ｉ−Ｎ）を意味
する。

Ｍピットのマスクとは、指定された個数のビットを最上
位ビット又は最下位ビットから０又は１にセットするこ
とをいう。

上述のオプションを満たす再形成コードレジスタは以下
の如（となる。

Ｍ　　　　　　　　　　　Ｎ’ Ｎ１はシフトの方向を示す。

Ｍｌはマスクのセット又はリセットを示す。

Ｍ２はマスクＭが最上位又は最下位からのものであるこ
とを示し、Ｎはビット数を表わす（最大３２）。

スワップコード ００１　下位８ビツト ０１０　下位１６ビツト ０１１　全６２ビツト １００　上位８ビツト １０１　中位１６ビツト １１０　全３２ビツト 例：上述のレジスタでは、パケット番号を抽出すること
が必要であると仮定している。

再形成コードは次のようになる。

Ｎ＝４　４ビツトシフト Ｎ１＝１　シフト方向（右） Ｍ＝２８２８ビットマスク Ｍ１＝０　ゼロについてリセット Ｍ２＝０　最上位ビットからマスク スワップコード＝０００　スワップなし以下余白 Ｒ８Ｈの計算論理は第１１図に示すように２つのステー
ジを含む。第１のステージは３２個のマルチプレクサ２
０９から成る。各マルチプレクサは相対的に１ビツトだ
けシフトされたラッチ１７４からの入力を有する。スワ
ップユニット２１０は再形成コードレジスタ（第１０図
中のブロック１７５）からのスワップコード及びシフト
コードを使用してマルチプレクサ２０９への異なるｉＵ
Ｒ制御入力を供給する。第２のステージは再形成コード
レジスタ（第１０図）からのマスクコードで制御され、
所望のビットシーケンス適切にセット又はリセットする
マスク論理２１２を含む。マスク論理２１２は以下の関
係でもって表わすことができる。

ここで出力ワードベクトルＤ（Ｌ）の長さをＬビットと
し、Ｍがマスクコード、Ｍｌがセット又はす七ツ）、Ｍ
２が右方又は左方の方向性を指定するものと仮定する。

他の全てのＤ（ｉ）については第１１図のｉ番目のマル
チプレクサ２０９と同じである。

第１２図はスワップユニットの詳細を示す図である。デ
コーダ２１９は所望の範囲のビット（８，１６又は６２
ビツト）のスワップを行うためスワップコードを用いて
ＡＮＤゲート２１７のうちの１つを選択する。比較論理
２１６はデコーダ２１９の出力、レジスタ２１８及び関
連するマルチプレクサ番号２１４を用いてスワップユニ
ットがそのマルチプレクサに関係するスワップ機能を遂
行するかどうかを判断する。シフトコードはＡＮＤゲー
ト２１７の出力と排他的論理和され（参照番号２１５）
、出力となるべき３２個のマルチプレクサ入力のうちの
１つを選択するマルチブレフサ出力アドレスを供給する
。ＸＯＲゲート２１５は要求されたスワップコードに応
じてシフトコードの下位３ビツト、４ビツト又は５ピツ
トを補数化する。

第１３図は一時に複数のパラメータの抽出を可能とする
拡張された再形成機構を示す図である。

この拡張はよシ高速なオペレーションを行うため以下の
機能を有する再形成コードレジスタを使用する。入力レ
ジスタ２０１は全てＫついて共通のものであるが、３つ
の再形成ユニット２０３で処理される３つの出力レジス
タ２０４が存在する。

再形成コードレジスタ２０２は３つのパラメータ（各再
形成ユニットにつき１つ）を抽出するため３つの個別的
なコードを含む。

ＡＲ８命令の回路 この回路は第１４図に示されている。入力ラッチ２５２
中の情報はアドレス変換のために処理される。論理チャ
ネルＩＤ２５３は実際の経路指定アドレス２５５を生成
するためのアドレス生成器２５４によって使用される。

デコーダ２５６及び２５７は制御バス１２を介するＡＲ
８命令に応答して、入力ラッチ２５２をアドレス生成器
２５４にゲートするための制御信号及び経路指定アドレ
ス２５５への出力をラッチするための制御信号を生成す
る。デコーダ２５６はデータバス１３を介するレジスタ
転送オペレーションに応答して論理データネルＩＤ２５
３をロードするための制御信号を生成する。

アドレス経路指定オペレーションのために使用されるハ
ードウェアを第１５図に示した。アドレススタック２６
１及び経路スタック２６２は１対１の対応を有するアド
レス変換パラメータで初期設定される。これにより比較
回路２６５は優先順位エンコーダ回路２６４と共に入力
レジスタＲｎ２６０の値を用いて、出力レジスタ（第１
４図のブロック２５５）へ送ることのできる経路スタッ
ク２６２中の対応する経路指定アドレスを選択すること
ができる。第８図のものと同様なスタックアクセスデコ
ード機構を用いてアドレススタック及び経路アドレスス
タックを初期設定する。

メモリアクセスユニット 第１６図はブロック転送ユニット２９５及びメモリロー
ド／ストアユニット２９２から成るメモリアクセスユニ
ットを示す図である。メモリロート／ストアユニット２
９２は標準的なデータメモリアクセスを提供する。

ＢＭＯ（ブロック転送）命令回路 この回路は第１７図に示されている。ソースアドレスレ
ジスタ３４６にはレジスタ転送命令によってデータブロ
ックの開始アドレスのロケーションをロードすることが
できる。ブロック転送状況レジスタ６５１は転送が進行
するにつれてモニタユニット６５０によって更新される
。ブロック転送回路はデータ変換でソースアドレスと宛
先アドレスとの間のデータ転送を行う機構を含む。ソー
スアドレス３４６はンースデータが存在する最初のメモ
リロケーションである。バッファの長さ（これはソース
アドレスのところから始まる転送すべきデータの数であ
る）はカウントレジスタ３４８に記憶することができる
。

この回路によってブロック転送要求をスタックにキュー
することができる。待ち行列コマンドレジスタ３４９は
６４６．３４７及び３４８の内容を待ち行列に挿入する
。またこの回路によってユ−ザはブロック転送と同時に
データ変換が要求されるかどうか（たとえば、Ｃ，ＲＣ
又はビットの挿入もしくは削除のため）を指定すること
ができるので、フレーム処理ユニット（第１図のブロッ
ク５）への経路３５４が付勢される。レジスタ３４６．
３４７．６４８及び６４９にはデータバス１６を介して
レジスタ転送オペレーションをロードすることができる
。デコーダ３５２及び３５３は制御パス１２を介するブ
ロック転送命令に応答してレジスタ６４６．３４７及び
３４８をゲートするための制御信号及び待ち行列コマン
ドレジスタを用いてブロック転送回路へのローディング
を行うための制御信号を生成する。デコーダ３５２はデ
ータバス１５を介するレジスタ転送オペレーションに応
答してブロック転送回路３５０からブロック転送状況レ
ジスタ３５１へのロードを行うだめの制御信号を生成す
る。ブロック転送状況レジスタ３５１はブロック転送機
能の状況を示すものである。データアドレス経路１５は
外部ＤＲＡＭ（第３図のブロック３２）及び内部スタッ
クをアドレス指定するために用いられる。

第１８図はブロック転送論理３６１の制御を構成するの
に使用される回路の詳細を示す図である。

ブロック転送要求の異なるセットは待ち行列５６０を用
いて最初にきたものを最初に保管するという順序で記憶
する。待ち行列ポインタ３６３はブロック転送回路によ
って同時に処理される要求のロケーションを指し示す。

ソフトウェア待ち行列ポインタ３６７はブロック転送に
ついて待ち行列に提供された最後の要求を指し示す。ブ
ロック転送状況レジスタ３５１はハードウェア待ち行列
ポインタ３６６及びソフトウェア待ち行列ポインタ３６
７の位置に応じて待ち行列３６０が空になったか又は−
杯になったかを示す仁とになる。ビット挿入／削除のた
めのデータ変換レジスタ３６９及びＣＲＣ３６Ｂはフレ
ーム処理が経路３５４に対して付勢されたときに使用さ
れる。

第２０図のマルチプレクサ４３５及び第２１図のマルチ
プレクサ４５９は処理ユニット４３０及び４５４を用い
るために経路３５４をそれぞれ付勢するデコーダ４３２
及び４５６によって選択される。各ユニットは新しいＣ
ＲＣ（３６Ｂ）及びビット挿入／削除ワードＢＳＷ（３
６９）を計算する。ブロック転送が生じるのは次の場合
だけであるととに留意されたい。すなわち、ＤＲＡＭが
１サイクルスチールでアクセス可能なとき（他のユニッ
トはアクセスを要求しない）、及びフレーム処理が他の
命令によって使用されていない場合に１マシンサイクル
の間その転送が待機されるブロック転送でデータ変換が
要求されたときである。

フレーム処理ユニット 第１９図はエラーチエツク及びデータトランスペアレン
ジ−のためにフレーム情報及びパケットＩｃ）イテオペ
レーションを遂行する専用の７Ｖ　−入処理ユニットの
構成を示す図である。ＣＲＣユ計算することによってエ
ラーチエツクを遂行する。

ビット挿入／削除ユニット３９０は実際のデータとフレ
ームデリミタ及び制御ワードとを分離するための所望の
データパターンの呼出しでビットの挿入及び削除を行う
。制御キャラクタ検出ユニット３９１は決定機能の高速
化を図るため特定の制御キャラクタで自動的にブランチ
を行わしめる機構を提供する。

ＣＲＣユニット この回路は第２０図に示した。レジスタ４２８中の情報
は多項式レジスタＲＲ４２９を用いるＣＲＣ計算部４３
０で処理される。レジスタ４２９は任意の標準ＣＲＣ−
ＣＣＩＴＴ又はＣＲＣ−１６についてプログラム可能な
３２ビツトレジスタである。各々の新しい計算の前に多
項式レジスタ及びＣＲＣ累算器が初期設定されることが
重要である。制御パスにより適切なデータフローが提供
される。レジスタ４２９及び４３１はデータバス１３を
用いるレジスタ転送オペレーションにヨッてロードする
ことができる。デコーダ４５２及び４３３は制御パス１
２を介するＣＲＣ命令オペコードに応答して、ＣＲＣ計
算部４３０への入力ラッチ４２８をゲートするための制
御信号及びＣＲＣ累算器４６１へ新しい累算値をラッチ
するための制御信号を生成する。デコーダ４３２はデー
タバス１３を介するレジスタ転送オペレーションに応答
シて、レジスタ４２９へのロードのための制御信号を生
成する。マルチプレクサ４３５及びデマルチプレクサ４
３４．４５６は正規の命令又はブロック転送オペレーシ
ョンを伴うデータ変換の一部としてＣＲＣ計算部４３０
の使用する経路を選択するのに役立つ。ＣＲＣ計算部４
５０はクロックされない。ＣＲＣ計算部はＩ　Ｂ　Ｍ　
ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ　ｂｕｌｌｅ
ｔｉｎ第２１巻第５号、１９７８年１０月、第２０５８
ないし２０６１頁に記載されている。

以下余白 ビット挿入／削除ユニット この回路は第２１図に示されている。レジスタ４５２中
の情報はパターンレジスタＲＲ４５３を用いるビット処
理部４５４で処理される。その出力は状況出力バイト４
５５において利用可能である。パターンレジスタはビッ
トの挿入又は削除をトランスペアレントに行うことがで
きるビットシーケンスを含む８ビツトのレジスタである
。パターンレジスタ及び状況出力バイトは各々の新しい
計算の前に初期設定することが重要である。制御バスに
よって適切なデータフローが提供される。

レジスタ４５３及び４５５はデータバス１３を介するレ
ジスタ転送オペレーションによってロードすることがで
きる。デコーダ４５６及び４５７は制御バス１２を介す
るＢＳＷ命令のオペコードに応答して、ビット処理部４
５４への入力ラッチのゲーティングのための制御信号及
び状況出力バイト４５５への新しいバイト及び状況をラ
ッチするための制御信号を生成する。デコーダ４５６は
データバス１３を介するレジスタ転送オペレーションニ
応答して、パターンレジスタ４５３ヘロードするための
制御信号を生成する。マルチプレクサ４５９及びデマル
チプレクサ４５８．４６０は正規の命令又はブロック転
送オペレーションの７１のデータ変換でビット処理部４
５４が使用する経路を選択するのに役立つ。

第２２図はビット処理部４５４の詳細を示す図である。

入力ラッチ４５２及び状況出力ワード４５５からのデー
タは選択ユニツ）（Ｓ）４８０によって選択され、各ユ
ニットからのデータが全ての入力ラインにわたって相対
的に１ビツトだけシフトされた６ビツトから成るように
される。比較ユニット（Ｃ）４８１は選択ユニット４８
０からの各６ビツトとパターンレジスタ４５３からの入
力とを比較する。その出力はビット挿入／削除論理４８
２に供給される。下記の第１表はこの論理４８２の機能
を示すものである。この論理４８２はその出力にレジス
タ４５５の状況及びバイトＯＢを含む。この状況には、
以前のバイトＰＢ、挿入又は削除の後の残余ビット、カ
ウントビット、及び残余値８の存在又は不存在を示すフ
ラグＥが含まれる。

一１］−畠　Ｏ リ　Ｅ−４ｃＪｌ：Ｌ＋　　−歌　雷 なお、第１衣では以下のことが仮定されている。

１）バート１はアクティブになる２つの比較器（Ｃ）の
出力値を含むことができる（この場合、そのカウント及
び残余は２ビツトだけ変化する）。

２）ハート２は分割して示されている。というのは、そ
のカウントはアクティブな比較器（Ｃ）の番号とは無関
係だからであシ、バート２の残余ビットに対する対応は
バート１の出力ビットについてのみ有効である。

制御キャラクタ検出ユニット（ＢＣＤ命令回路）この回
路は第２６図に示す。レジスタＲＲ５５６中の情報はキ
ャラクタ検出のために処理される。

自動的ブランチは新ブランチアドレス出力５５９に取得
される。デコードロードレジスタ５５７は様々なブラン
チアドレスのためのキャラクタ処理部５５８を初期設定
するのに用いられる。デコーダの初期設定は使用されて
いるプロトコル及びブランチルーテンの判断のために必
要なブランチアドレスによって異なる。制御バスによっ
て適切なデータフローが提供される。デコーダ５６０及
び５６１は制御バス１２を介するＢＣＤ命令のオペコー
ドに応答して、キャラクタ処理部５５８への入力ラッテ
５５６をゲートし、新ブランチアドレス５５９をラッチ
する。デコーダ５６０はデータバス１′５を介するレジ
スタ転送オペレーションニ応答して、キャラクタ処理部
５５８の構成要素を初期設定するための制御信号を生成
する。

第２４図は制御キャラクタ検出オペレーションのために
用いられるハードウェアを示す図である。

キャラクタ５５６及びブランチアドレススタック５６７
は１対１の変換のためのアドレスで初期設定される。こ
れにより、比較器５６８及び優先順位エンコーダは入力
レジスタＲ・ｎ５６５中の値を用いてブランチアドレス
スタック２６２中の対応するブランチアドレスを選択す
ることができる。

このアドレスは出力レジスタ（第２３図のブロック５５
９）へ送られる。

上述のレジスタ再形成命令、アドレス経路指定命令、ブ
ロック転送命令、及びＢＣＤ命令を定義するのにここで
はＡＨＰＬ　（Ａ　ＨａｒｄｗａｒｅＰｒｏｇｒａｍｍ
ｉｎｇ　　Ｌａｎｇｕａｇｅ）を用いた。下記の第２衣
ないし第５表は上述の各命令に対応するそれぞれのＡＨ
ＰＬデー′夕である。なお、参考文献（１）の第５章は
この言語の詳細について述べている。

°へ 気 気 気 ＼　＼　へＮ　＼　＼　＼　＼　＼　＼　＼　＼　＼　
＼　＼４１４ｋＩＩ畳骨畳畳畳畳畳畳畳畳着 ０　　Σ ロ　　り Ｑ　　ｃＱ　−ベ 逼 気 眞　　＼　＼ ＣｉＪ＠　　　骨 Ｆ９発明の詳細 な説明したように本発明によれば、層構造の通信プロト
コルにおけるプロセッサについて新しいアーキテクチャ
を導入することによシ、その性能を従来に比べて高める
ことができる。

【図面の簡単な説明】

第１図は本発明に基づ＜ｃｐｐシステムの構成を示す図
、第２図は並行処理及びパイプラインを説明する図、第
６図はｃｐｐが用いられる典型的な環境を示す図、第４
図はｃｐｐ命令のフォーマットを示す図、第５図はヘッ
ダ処理ユニットの構成を示す図、第６図はＢＢＤ命令の
実行を説明する図、第７図は優先順位アドレス機構の構
成を示す図、第８図は優先順位エンコーダでアドレス指
定されるアドレススタックアレイを示す図、第９図は優
先順位エンコーダの構成を示す図、第１０図はレジスタ
再形成ユニットの構成を示す図、第１１図はレジスタ再
形成ユニットのスワップ及びローテートのマルチプレク
サを示す図、第１２図はスワップユニットを示す図、第
１３図はレジスタ再形成ユニットの他の実施例を示す図
、第１４図はアドレス経路指定ユニットを示す図、第１
５図はアドレス生成器の構成を示す図、第１６図はメモ
リアクセスユニットを示す図、第１７図はブロック転送
ユニットを示す図、第１８図はブロック転送オペレーシ
ョンの制御を示す図、第１９図はフレーム処理ユニット
を示す図、第２０図はＣＲＣユニットの構成を示す図、
第２１図はビット挿入／削除ユニットの構成を示す図、
第２２図はビット処理部の構成を示す図、第２３図は制
御キャラクタ検出ユニットの構成を示す図、第２４図は
キャラクタ処理部の構成を示す図である。 （タト１身Ｓ） 第２図 第３図 第４１！！ 第５図 第６図 ２０９の１１尺入力へ 第１６図 第１７図 第２０図 第２１図

Claims (1)

1. 【特許請求の範囲】 層構造の通信プロトコルを実行するための通信プロセッ
   サであつて、 第１及び第２のタイプの命令を記憶する手段を有し、上
   記第１のタイプの命令は層構造の通信プロトコルの各層
   において処理ヘッダ及びフレーム情報で頻出する機能に
   関連する所定のオペレーションを指定するものであり、
   上記第２のタイプの命令は上記所定のオペレーション以
   外の機能を遂行するためのオペレーションを指定するも
   のであり、上記所定の機能はそれぞれ複数マシンサイク
   ルを要するためにシステムの処理のスループットを制限
   するものであり、 上記第１のタイプの命令に応答して各命令によつて指定
   されたオペレーションを単一のマシンサイクルで遂行す
   る特別の目的の回路手段と、上記第２のタイプの命令に
   応答して各命令によつて指定された機能を遂行する汎用
   演算論理機構と、を具備する通信プロセッサ。