JP2729420B2 - 通信用プロセッサ - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、通信用プロセッサに
関し、より特定的には通信機能が複数のレイヤに階層化
されたネットワークシステムにおいて複数レイヤのプロ
トコル処理を行なう１チップの通信用プロセッサに関す
る。
関し、より特定的には通信機能が複数のレイヤに階層化
されたネットワークシステムにおいて複数レイヤのプロ
トコル処理を行なう１チップの通信用プロセッサに関す
る。
【０００２】
【従来の技術】ＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ；開放型システム間相互
接続）は、ＩＳＯ（ＩｎｔｅｒｎａｔｉｏｎａｌＯｒｇ
ａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａ
ｔｉｏｎ；国際標準化機構）が中心となって、標準化が
進められているネットワーク・アーキテクチュアの国際
規格である。異機種のコンピュータや端末間でも自由に
データをやり取りさせようとするのがＯＳＩの目的であ
る。
ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ；開放型システム間相互
接続）は、ＩＳＯ（ＩｎｔｅｒｎａｔｉｏｎａｌＯｒｇ
ａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａ
ｔｉｏｎ；国際標準化機構）が中心となって、標準化が
進められているネットワーク・アーキテクチュアの国際
規格である。異機種のコンピュータや端末間でも自由に
データをやり取りさせようとするのがＯＳＩの目的であ
る。
【０００３】コンピュータネットワークで任意の応用プ
ロセスが相互に通信可能とするためには、物理媒体で直
結された開放型システム間のデータ伝送を基盤として、
中継の開放型システムを経由したデータ転送，応用プロ
セス間の会話、各種の資源（ファイルなど）へのアクセ
スなどに関する取決めなどをプロトコルとして定めてお
く必要がある。さらに、これらのプロトコルをコンピュ
ータネットワークの構成や適用業務に応じて組合わせて
使用可能とする必要がある。
ロセスが相互に通信可能とするためには、物理媒体で直
結された開放型システム間のデータ伝送を基盤として、
中継の開放型システムを経由したデータ転送，応用プロ
セス間の会話、各種の資源（ファイルなど）へのアクセ
スなどに関する取決めなどをプロトコルとして定めてお
く必要がある。さらに、これらのプロトコルをコンピュ
ータネットワークの構成や適用業務に応じて組合わせて
使用可能とする必要がある。
【０００４】そのため、ＯＳＩの基本参照モデルでは、
通信回線の制御機能から通信に付随する一連の通信処理
（暗号化，コード変換，ディスプレイ表示制御，ファイ
ル転送・アクセス，データベースアクセス等）機能ま
で、開放システムの通信機能を通信過程に対応して順序
よく動作する７つの機能階層に分割している（図６参
照）。そして、各機能階層ごとに、その層に割当てられ
た機能を実現するために必要なプロトコルを定めるよう
にしている。これがプロトコル階層化の考え方で、各機
能層をプロトコルレイヤあるいは単にレイヤと呼んでい
る。
通信回線の制御機能から通信に付随する一連の通信処理
（暗号化，コード変換，ディスプレイ表示制御，ファイ
ル転送・アクセス，データベースアクセス等）機能ま
で、開放システムの通信機能を通信過程に対応して順序
よく動作する７つの機能階層に分割している（図６参
照）。そして、各機能階層ごとに、その層に割当てられ
た機能を実現するために必要なプロトコルを定めるよう
にしている。これがプロトコル階層化の考え方で、各機
能層をプロトコルレイヤあるいは単にレイヤと呼んでい
る。
【０００５】このプロトコル階層化により、各レイヤの
分担する通信機能を実現するためのプロトコルをそのレ
イヤ内に閉じさせ、レイヤ間ではプロトコルの独立性を
最大限高めることができる。その結果、新技術の導入や
新しい利用者ニーズへの対応に伴なう通信機能の拡張・
変更による影響の範囲を直接関係するレイヤに限定する
ことが可能となり、プロトコルおよびプロトコル製品の
保守性が高まる。なお、各レイヤは、必要に応じて、さ
らにサブレイヤに分割される場合もある。
分担する通信機能を実現するためのプロトコルをそのレ
イヤ内に閉じさせ、レイヤ間ではプロトコルの独立性を
最大限高めることができる。その結果、新技術の導入や
新しい利用者ニーズへの対応に伴なう通信機能の拡張・
変更による影響の範囲を直接関係するレイヤに限定する
ことが可能となり、プロトコルおよびプロトコル製品の
保守性が高まる。なお、各レイヤは、必要に応じて、さ
らにサブレイヤに分割される場合もある。
【０００６】以下に、図６に示す７つのレイヤについて
簡単に説明する。 （１） 物理層（第１レイヤ） データ（情報）の伝送には、通信衛星や光ファイバなど
各種物理媒体が用いられる。これらの物理媒体を介し
て、“ビット列”の伝送機能を提供するのが物理層で、
具体的にはビット伝送に必要な物理的条件や電気的条件
などが定められている。
簡単に説明する。 （１） 物理層（第１レイヤ） データ（情報）の伝送には、通信衛星や光ファイバなど
各種物理媒体が用いられる。これらの物理媒体を介し
て、“ビット列”の伝送機能を提供するのが物理層で、
具体的にはビット伝送に必要な物理的条件や電気的条件
などが定められている。
【０００７】（２） データリンク層（第２レイヤ） 物理層のビット伝送機能を用いて、隣接するシステム
（ノード）間で、透過的（トランスピアレント）で、信
頼性の高いデータ伝送を行なう。従来からのハイレベル
伝送制御手順（ＨＤＬＣ）に相当するレイヤで、データ
伝送誤り制御手順などが行なわれる。
（ノード）間で、透過的（トランスピアレント）で、信
頼性の高いデータ伝送を行なう。従来からのハイレベル
伝送制御手順（ＨＤＬＣ）に相当するレイヤで、データ
伝送誤り制御手順などが行なわれる。
【０００８】（３） ネットワーク層（第３レイヤ） 公衆パケット交換網など各種通信網を介して、両端のシ
ステム間でのデータのやり取りを可能とする。そのた
め、どのような通信路で相手にデータを送るか指定する
ルーティング機能や、各ノード間でのデータの引渡し
（データ中継機能）が必要とされる。
ステム間でのデータのやり取りを可能とする。そのた
め、どのような通信路で相手にデータを送るか指定する
ルーティング機能や、各ノード間でのデータの引渡し
（データ中継機能）が必要とされる。
【０００９】（４） トランスポート層（第４レイヤ） 両端のシステムのプロセス間で、透過的で信頼性の高い
データ転送を行なう。下位のネットワーク層が提供する
サービス品質が、アプリケーションが要求するサービス
品質（たとえば、データ伝送誤り率など）を満足してい
ないとき、トランスポート層はそれを補完する。
データ転送を行なう。下位のネットワーク層が提供する
サービス品質が、アプリケーションが要求するサービス
品質（たとえば、データ伝送誤り率など）を満足してい
ないとき、トランスポート層はそれを補完する。
【００１０】（５） セション層（第５レイヤ） 両端のアプリケーション・プロセスでの対話を効率よく
行なうため、同期をとったり、送信モードの選択，送信
権の制御を行なう。
行なうため、同期をとったり、送信モードの選択，送信
権の制御を行なう。
【００１１】 （６） プレゼンテーション層（第６レイヤ） アプリケーション・プロセスが扱うデータを正しく，効
率よく転送できるように、データの形式などを制御す
る。
率よく転送できるように、データの形式などを制御す
る。
【００１２】 （７） アプリケーション層（第７レイヤ） ユーザが実行する様々なアプリケーションに応じて、フ
ァイル転送（ＦＴＡＭ），メッセージ通信処理システム
（ＭＨＳ），仮想端末（ＶＴ），遠隔データベース・ア
クセス（ＲＤＡ）などのアプリケーション・サービス要
素が実行される。
ァイル転送（ＦＴＡＭ），メッセージ通信処理システム
（ＭＨＳ），仮想端末（ＶＴ），遠隔データベース・ア
クセス（ＲＤＡ）などのアプリケーション・サービス要
素が実行される。
【００１３】上記のようなＯＳＩの７層モデルを採用す
るデータネットワークの１つとして、サービス総合ディ
ジタル網（以下、ＩＳＤＮと称す）が知られている。こ
のＩＳＤＮは、伝送路と交換機をディジタルで統合化し
て、電話，データ，画像など各種通信サービスを一元的
に提供しようとするネットワークである。ＩＳＤＮ以前
の従来の通信システムでは、ユーザの端末機器と通信ネ
ットワークとの間のインターフェイスは、たとえば電話
用，データ通信用などのように各々が固定された用途に
のみ適合されていた。しかしながら、ＩＳＤＮにおいて
は、上記のような多様なサービスのために統一的なイン
ターフェイスが規定されている。このインターフェイス
は、多目的ユーザ網インターフェイスと呼ばれ、国際電
信電話諮問委員会（以下、ＣＣＩＴＴと称す）により明
確に定義されている。
るデータネットワークの１つとして、サービス総合ディ
ジタル網（以下、ＩＳＤＮと称す）が知られている。こ
のＩＳＤＮは、伝送路と交換機をディジタルで統合化し
て、電話，データ，画像など各種通信サービスを一元的
に提供しようとするネットワークである。ＩＳＤＮ以前
の従来の通信システムでは、ユーザの端末機器と通信ネ
ットワークとの間のインターフェイスは、たとえば電話
用，データ通信用などのように各々が固定された用途に
のみ適合されていた。しかしながら、ＩＳＤＮにおいて
は、上記のような多様なサービスのために統一的なイン
ターフェイスが規定されている。このインターフェイス
は、多目的ユーザ網インターフェイスと呼ばれ、国際電
信電話諮問委員会（以下、ＣＣＩＴＴと称す）により明
確に定義されている。
【００１４】ＩＳＤＮの適用例が図７に示される。図７
を参照して、ＩＳＤＮでは、電話局に設けられたＩＳＤ
Ｎ交換機１８とユーザ宅内のＩＳＤＮ端末（ＴＥ）とが
電話回線２８を介して接続される。ユーザ宅内に網終端
装置（ＮＴ）１００が設けられ、そこに電話回線２８と
４線式宅内バス１９とが接続される。各ＩＳＤＮ端末は
４線式宅内バス１９を介して網終端装置１００に接続さ
れる。網終端装置１００および各ＩＳＤＮ端末の入出力
部には、４線式宅内バス１９を介して互いにデータ信号
を送受信するための送受信装置２７がインターフェイス
回路として設けられる。
を参照して、ＩＳＤＮでは、電話局に設けられたＩＳＤ
Ｎ交換機１８とユーザ宅内のＩＳＤＮ端末（ＴＥ）とが
電話回線２８を介して接続される。ユーザ宅内に網終端
装置（ＮＴ）１００が設けられ、そこに電話回線２８と
４線式宅内バス１９とが接続される。各ＩＳＤＮ端末は
４線式宅内バス１９を介して網終端装置１００に接続さ
れる。網終端装置１００および各ＩＳＤＮ端末の入出力
部には、４線式宅内バス１９を介して互いにデータ信号
を送受信するための送受信装置２７がインターフェイス
回路として設けられる。
【００１５】ＩＳＤＮ端末の一例として、電話機２０の
簡単なブロック図が図８に示される。図８を参照して、
電話機２０は、信号送受信用変圧器２９を介して４線式
宅内バス１９に接続された送受信装置２７と、ＩＳＤＮ
基本インターフェイスの第２レイヤの機能を実現するた
めの第２レイヤ処理装置２２と、ＩＳＤＮ基本インター
フェイスの第３レイヤの機能を実現するための第３レイ
ヤ処理装置２３と、キーパッド２４と、音声信号の符号
化および複合化のためのＣＯＤＥＣ（コーダデコーダ）
装置２５と、ハンドセット２６と、スイッチ３０とを含
む。
簡単なブロック図が図８に示される。図８を参照して、
電話機２０は、信号送受信用変圧器２９を介して４線式
宅内バス１９に接続された送受信装置２７と、ＩＳＤＮ
基本インターフェイスの第２レイヤの機能を実現するた
めの第２レイヤ処理装置２２と、ＩＳＤＮ基本インター
フェイスの第３レイヤの機能を実現するための第３レイ
ヤ処理装置２３と、キーパッド２４と、音声信号の符号
化および複合化のためのＣＯＤＥＣ（コーダデコーダ）
装置２５と、ハンドセット２６と、スイッチ３０とを含
む。
【００１６】送受信装置２７は、ＩＳＤＮ基本インター
フェイスの第１レイヤの機能を実現するために設けられ
る。４線式宅内バス１９は、電話機２０からの送信信号
を伝送するための送信バス１９ａと、電話機２０に与え
られる受信信号を伝送するための受信バス１９ｂとを含
む。
フェイスの第１レイヤの機能を実現するために設けられ
る。４線式宅内バス１９は、電話機２０からの送信信号
を伝送するための送信バス１９ａと、電話機２０に与え
られる受信信号を伝送するための受信バス１９ｂとを含
む。
【００１７】着呼時において、受信バス１９ｂを介して
伝送されてきた受信信号は、変圧器２９を介して送受信
装置２７により受信される。受信された信号は、第２レ
イヤ処理装置２２で誤り検出等の処理が行なわれた後、
第３レイヤ処理装置２３に与えられる。第３レイヤ処理
装置２３は、電話番号や要求されるサービスの内容を識
別し、電話機２０に対して呼出しが行なわれているとき
に、スイッチ３０をオンして、送受信装置２７とＣＯＤ
ＥＣ装置２５との間に通信路を設定する。その結果、Ｃ
ＯＤＥＣ装置２５は、送受信装置２７によって受信され
た信号を受けて、それを音声信号に変換し、変換された
音声信号をハンドセット２６に与える。
伝送されてきた受信信号は、変圧器２９を介して送受信
装置２７により受信される。受信された信号は、第２レ
イヤ処理装置２２で誤り検出等の処理が行なわれた後、
第３レイヤ処理装置２３に与えられる。第３レイヤ処理
装置２３は、電話番号や要求されるサービスの内容を識
別し、電話機２０に対して呼出しが行なわれているとき
に、スイッチ３０をオンして、送受信装置２７とＣＯＤ
ＥＣ装置２５との間に通信路を設定する。その結果、Ｃ
ＯＤＥＣ装置２５は、送受信装置２７によって受信され
た信号を受けて、それを音声信号に変換し、変換された
音声信号をハンドセット２６に与える。
【００１８】一方、発呼時において、キーパッド２４か
ら電話番号等の必要な情報を第３レイヤ処理装置２３に
与える。第３レイヤ処理装置２３は、与えられた情報を
所定のフォーマットのデータに変換して第２レイヤ処理
装置２２に与える。第２レイヤ処理装置２２は、与えら
れたデータに誤り検出等の情報を付加して送受信装置２
７に送る。送受信装置２７は、与えられたデータを変圧
器２９を介して送信バス１９ａに送出する。電話機２０
からの送信データに応答して相手方から通信許可信号が
返送されてくると、それが変圧器２９を介して送受信装
置２７に受信される。受信された信号は、第２レイヤ処
理装置２２で誤り検出等の処理が行なわれた後、第３レ
イヤ処理装置２３に与えられる。第３レイヤ処理装置２
３は、通信許可信号を認識してスイッチ３０をオンす
る。これによって送受信装置２７とＣＯＤＥＣ装置２５
との間で通信路が設定される。ハンドセット２６から発
生された音声信号は、ＣＯＤＥＣ装置２５により、ディ
ジタル音声信号に変換される。変換されたディジタル音
声信号は、スイッチ３０を介して送受信装置２７に与え
られる。送受信装置２７は、変換されたディジタル音声
信号を送信信号として変圧器２９を介して送信バス１９
ａに供給する。
ら電話番号等の必要な情報を第３レイヤ処理装置２３に
与える。第３レイヤ処理装置２３は、与えられた情報を
所定のフォーマットのデータに変換して第２レイヤ処理
装置２２に与える。第２レイヤ処理装置２２は、与えら
れたデータに誤り検出等の情報を付加して送受信装置２
７に送る。送受信装置２７は、与えられたデータを変圧
器２９を介して送信バス１９ａに送出する。電話機２０
からの送信データに応答して相手方から通信許可信号が
返送されてくると、それが変圧器２９を介して送受信装
置２７に受信される。受信された信号は、第２レイヤ処
理装置２２で誤り検出等の処理が行なわれた後、第３レ
イヤ処理装置２３に与えられる。第３レイヤ処理装置２
３は、通信許可信号を認識してスイッチ３０をオンす
る。これによって送受信装置２７とＣＯＤＥＣ装置２５
との間で通信路が設定される。ハンドセット２６から発
生された音声信号は、ＣＯＤＥＣ装置２５により、ディ
ジタル音声信号に変換される。変換されたディジタル音
声信号は、スイッチ３０を介して送受信装置２７に与え
られる。送受信装置２７は、変換されたディジタル音声
信号を送信信号として変圧器２９を介して送信バス１９
ａに供給する。
【００１９】図９は、図８に示す第２レイヤ処理装置２
２および第３レイヤ処理装置２３のより詳細な構成を示
すブロック図である。第２レイヤ処理装置２２は、通信
データ変換装置１と、受信データ用ＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）２と、送信データ用Ｆ
ＩＦＯ３と、内部バス４と、通信データ変換装置１と送
受信装置２７（図８参照）とを接続する信号線５と、た
とえばＣＰＵからなる処理回路６と、ＤＭＡＣ（Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ
ｌｅｒ）７と、バスインターフェイス８と、第２レイヤ
プロトコル処理用の命令を記憶したＲＯＭ９とを含む。
通常、この第２レイヤ処理装置２２は、１チップで構成
されている。一方、第３レイヤ処理装置２３は、第３レ
イヤプロトコル処理用の命令を記憶したＲＯＭ１０と、
第３レイヤのプロトコル処理を行なうマイクロプロセッ
サ１２とを含む。ＲＯＭ１０は、ＲＯＭ９に比べて記憶
容量が大きいため、通常、ＲＯＭ１０とマイクロプロセ
ッサ１２とは別々のチップに搭載されている。第２レイ
ヤ処理装置２２および第３レイヤ処理装置２３は、シス
テムバス１３に接続され、相互間でデータの伝送が可能
である。さらに、システムバス１３には、外部ＲＡＭ１
１が接続されている。
２および第３レイヤ処理装置２３のより詳細な構成を示
すブロック図である。第２レイヤ処理装置２２は、通信
データ変換装置１と、受信データ用ＦＩＦＯ（ｆｉｒｓ
ｔ−ｉｎ ｆｉｒｓｔ−ｏｕｔ）２と、送信データ用Ｆ
ＩＦＯ３と、内部バス４と、通信データ変換装置１と送
受信装置２７（図８参照）とを接続する信号線５と、た
とえばＣＰＵからなる処理回路６と、ＤＭＡＣ（Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ
ｌｅｒ）７と、バスインターフェイス８と、第２レイヤ
プロトコル処理用の命令を記憶したＲＯＭ９とを含む。
通常、この第２レイヤ処理装置２２は、１チップで構成
されている。一方、第３レイヤ処理装置２３は、第３レ
イヤプロトコル処理用の命令を記憶したＲＯＭ１０と、
第３レイヤのプロトコル処理を行なうマイクロプロセッ
サ１２とを含む。ＲＯＭ１０は、ＲＯＭ９に比べて記憶
容量が大きいため、通常、ＲＯＭ１０とマイクロプロセ
ッサ１２とは別々のチップに搭載されている。第２レイ
ヤ処理装置２２および第３レイヤ処理装置２３は、シス
テムバス１３に接続され、相互間でデータの伝送が可能
である。さらに、システムバス１３には、外部ＲＡＭ１
１が接続されている。
【００２０】次に、図９に示す従来装置の動作を説明す
る。第２レイヤ処理装置２２では、信号線５を介して第
１レイヤ処理装置（送受信装置２７）から受取った信号
が、通信データ変換装置１に入力される。通信データ変
換装置１は、フラグ検出，ゼロ削除，フレーム誤り検出
を行なう。通信データ変換装置１の出力データは、受信
ＦＩＦＯ２に格納される。処理回路６は、受信ＦＩＦＯ
２に格納されたデータを順次取出して、ＲＯＭ９から読
出した命令に基づき第２レイヤのプロトコル処理を行な
う。残った第３レイヤおよびこれより上位のレイヤに関
係するデータは、ＤＭＡＣ７の制御により、バスインタ
ーフェイス８，システムバス１３を経由して外部ＲＡＭ
１１に転送される。第３レイヤ処理装置２３におけるマ
イクロプロセッサ１２は、外部ＲＡＭ１１に格納された
データを順次取出して、ＲＯＭ１０から読出した命令に
基づき第３レイヤのプロトコル処理を行なう。
る。第２レイヤ処理装置２２では、信号線５を介して第
１レイヤ処理装置（送受信装置２７）から受取った信号
が、通信データ変換装置１に入力される。通信データ変
換装置１は、フラグ検出，ゼロ削除，フレーム誤り検出
を行なう。通信データ変換装置１の出力データは、受信
ＦＩＦＯ２に格納される。処理回路６は、受信ＦＩＦＯ
２に格納されたデータを順次取出して、ＲＯＭ９から読
出した命令に基づき第２レイヤのプロトコル処理を行な
う。残った第３レイヤおよびこれより上位のレイヤに関
係するデータは、ＤＭＡＣ７の制御により、バスインタ
ーフェイス８，システムバス１３を経由して外部ＲＡＭ
１１に転送される。第３レイヤ処理装置２３におけるマ
イクロプロセッサ１２は、外部ＲＡＭ１１に格納された
データを順次取出して、ＲＯＭ１０から読出した命令に
基づき第３レイヤのプロトコル処理を行なう。
【００２１】
【発明が解決しようとする課題】従来の通信処理装置は
以上のように構成されており、各レイヤのそれぞれに対
して専用の処理装置（たとえば、図８の送受信装置２
７、第２レイヤ処理装置２２、第３レイヤ処理装置２
３）が設けられていた。しかしながら、通信が開始され
てから通信が終了するまでの間に、各レイヤの処理装置
は、常時動作しているとは限らない。たとえば、通信開
始時において、第２レイヤ処理装置によるリンク接続時
には、第３レイヤの処理装置は動作していない。なぜな
らば、第３レイヤの処理は、第２レイヤのリンク接続処
理終了後に行なわれるからである。したがって、従来の
通信処理装置は、各レイヤの処理装置のハードウェアが
効率よく使われていないという問題点があった。
以上のように構成されており、各レイヤのそれぞれに対
して専用の処理装置（たとえば、図８の送受信装置２
７、第２レイヤ処理装置２２、第３レイヤ処理装置２
３）が設けられていた。しかしながら、通信が開始され
てから通信が終了するまでの間に、各レイヤの処理装置
は、常時動作しているとは限らない。たとえば、通信開
始時において、第２レイヤ処理装置によるリンク接続時
には、第３レイヤの処理装置は動作していない。なぜな
らば、第３レイヤの処理は、第２レイヤのリンク接続処
理終了後に行なわれるからである。したがって、従来の
通信処理装置は、各レイヤの処理装置のハードウェアが
効率よく使われていないという問題点があった。
【００２２】また、従来の通信処理装置では、隣接する
２つのレイヤ間でデータの受渡しをするために、外部記
憶装置（たとえば、図９の第２レイヤ処理装置２２と第
３レイヤ処理装置２３との間に設けられた外部ＲＡＭ１
１）を必要とし、それが各レイヤ間に配置されるため、
システム全体のメモリ容量が大きくなるという問題点も
あった。
２つのレイヤ間でデータの受渡しをするために、外部記
憶装置（たとえば、図９の第２レイヤ処理装置２２と第
３レイヤ処理装置２３との間に設けられた外部ＲＡＭ１
１）を必要とし、それが各レイヤ間に配置されるため、
システム全体のメモリ容量が大きくなるという問題点も
あった。
【００２３】さらに、従来の通信処理装置では、各レイ
ヤ間でデータの通信を行なわなければならず、各レイヤ
間のデータ伝送路（たとえば、図９のシステムバス１
３）を頻繁に使用しなければならないという問題点もあ
った。
ヤ間でデータの通信を行なわなければならず、各レイヤ
間のデータ伝送路（たとえば、図９のシステムバス１
３）を頻繁に使用しなければならないという問題点もあ
った。
【００２４】この発明の目的は、２以上のレイヤのプロ
トコル処理を行なうに当たり、ハードウェア量，記憶装
置の容量およびシステムバスの使用頻度を削減し得る通
信用プロセッサを提供することである。
トコル処理を行なうに当たり、ハードウェア量，記憶装
置の容量およびシステムバスの使用頻度を削減し得る通
信用プロセッサを提供することである。
【００２５】
【課題を解決するための手段】この発明にかかる通信用
プロセッサは、受信手段と、送信手段と、記憶手段と、
処理手段とを備えている。受信手段は、外部からのデー
タを受信する。送信手段は、外部にデータを送信する。
記憶手段は、複数レイヤのプロトコル処理に必要な命令
群の一部または全部を記憶する。処理手段は、記憶手段
から読出した命令に基づいて、複数レイヤのプロトコル
処理を実行する。
プロセッサは、受信手段と、送信手段と、記憶手段と、
処理手段とを備えている。受信手段は、外部からのデー
タを受信する。送信手段は、外部にデータを送信する。
記憶手段は、複数レイヤのプロトコル処理に必要な命令
群の一部または全部を記憶する。処理手段は、記憶手段
から読出した命令に基づいて、複数レイヤのプロトコル
処理を実行する。
【００２６】
【作用】この発明においては、複数レイヤのプロトコル
処理を１チップの通信用プロセッサで行なえるため、従
来のように各レイヤごとに専用の処理用ハードウェアを
設けるものに比べて、大幅にハードウェア量を削減する
ことができる。また、通信用プロセッサのチップ内に設
けられた記憶手段に、複数レイヤのプロトコル処理に必
要な命令群の一部または全部を記憶するようにしている
ので、命令のアクセス速度が高速化され、システムバス
の使用頻度が低減される。さらに、レイヤ間のデータの
受渡しをするための外部記憶装置を不要とできるため、
装置が安価になる。
処理を１チップの通信用プロセッサで行なえるため、従
来のように各レイヤごとに専用の処理用ハードウェアを
設けるものに比べて、大幅にハードウェア量を削減する
ことができる。また、通信用プロセッサのチップ内に設
けられた記憶手段に、複数レイヤのプロトコル処理に必
要な命令群の一部または全部を記憶するようにしている
ので、命令のアクセス速度が高速化され、システムバス
の使用頻度が低減される。さらに、レイヤ間のデータの
受渡しをするための外部記憶装置を不要とできるため、
装置が安価になる。
【００２７】
【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。１チップの通信用プロセッサ５０は、
図９における第２レイヤ処理装置２２と同様の構成の通
信データ変換装置１，受信ＦＩＦＯ２，送信ＦＩＦＯ
３，内部バス４，信号線５，処理回路６，ＤＭＡＣ７お
よびバスインターフェイス８を含む。通信用プロセッサ
５０は、さらに処理回路６やメモリコントローラ１５の
ためのデータを記憶する内蔵ＲＡＭ１４と、内蔵ＲＡＭ
１４を制御するメモリコントローラ１５とを含む。通信
用プロセッサ５０の外部には、第２レイヤのためのプロ
トコル処理用プログラムおよびメモリコントローラ１５
のためのレジスタ値を記憶した外部ＲＯＭ９と、第３レ
イヤのためのプロトコル処理用プログラムおよびメモリ
コントローラ１５のためのレジスタ値を記憶した外部Ｒ
ＯＭ１０と、通信用プロセッサ５０と外部装置（たとえ
ば、第４レイヤ以降の処理装置）との間のデータの受渡
しのための外部ＲＡＭ１１とが設けられている。通信用
プロセッサ５０，外部ＲＯＭ９および１０，外部ＲＡＭ
１１は、システムバス１３を介して相互に接続されてい
る。なお、図１に示される通信用プロセッサ５０は、第
２および第３レイヤの処理を行なうように構成されてい
る。そのため、第４レイヤ以降の処理は、他の通信用プ
ロセッサで行なわれることになるが、第４レイヤ以降の
処理も１チップの通信用プロセッサで行なうようにする
ことは勿論可能である。
ロック図である。１チップの通信用プロセッサ５０は、
図９における第２レイヤ処理装置２２と同様の構成の通
信データ変換装置１，受信ＦＩＦＯ２，送信ＦＩＦＯ
３，内部バス４，信号線５，処理回路６，ＤＭＡＣ７お
よびバスインターフェイス８を含む。通信用プロセッサ
５０は、さらに処理回路６やメモリコントローラ１５の
ためのデータを記憶する内蔵ＲＡＭ１４と、内蔵ＲＡＭ
１４を制御するメモリコントローラ１５とを含む。通信
用プロセッサ５０の外部には、第２レイヤのためのプロ
トコル処理用プログラムおよびメモリコントローラ１５
のためのレジスタ値を記憶した外部ＲＯＭ９と、第３レ
イヤのためのプロトコル処理用プログラムおよびメモリ
コントローラ１５のためのレジスタ値を記憶した外部Ｒ
ＯＭ１０と、通信用プロセッサ５０と外部装置（たとえ
ば、第４レイヤ以降の処理装置）との間のデータの受渡
しのための外部ＲＡＭ１１とが設けられている。通信用
プロセッサ５０，外部ＲＯＭ９および１０，外部ＲＡＭ
１１は、システムバス１３を介して相互に接続されてい
る。なお、図１に示される通信用プロセッサ５０は、第
２および第３レイヤの処理を行なうように構成されてい
る。そのため、第４レイヤ以降の処理は、他の通信用プ
ロセッサで行なわれることになるが、第４レイヤ以降の
処理も１チップの通信用プロセッサで行なうようにする
ことは勿論可能である。
【００２８】図２は、図１に示す内蔵ＲＡＭ１４の記憶
領域を示す模式図である。図において内蔵ＲＡＭ１４
は、エリア１４ａ〜１４ｆを含む。エリア１４ａには、
処理回路６によって処理された第２レイヤおよび第３レ
イヤの処理結果が格納される。エリア１４ｂには、第２
レイヤのプロトコル処理用プログラム（外部ＲＯＭ９に
格納されている）を構成する複数の命令のうち、使用頻
度の高いいくつかの命令が格納される。エリア１４ｃに
は、第３レイヤのプロトコル処理用プログラム（外部Ｒ
ＯＭ１０に格納されている）を構成する複数の命令のう
ち、使用頻度の高いいくつかの命令が格納される。エリ
ア１４ｅには、第２レイヤの処理のためにメモリコント
ローラ１５の各レジスタに設定すべきレジスタ値が格納
される。エリア１４ｆには、第３レイヤの処理のために
メモリコントローラ１５の各レジスタに設定すべきレジ
スタ値が格納される。
領域を示す模式図である。図において内蔵ＲＡＭ１４
は、エリア１４ａ〜１４ｆを含む。エリア１４ａには、
処理回路６によって処理された第２レイヤおよび第３レ
イヤの処理結果が格納される。エリア１４ｂには、第２
レイヤのプロトコル処理用プログラム（外部ＲＯＭ９に
格納されている）を構成する複数の命令のうち、使用頻
度の高いいくつかの命令が格納される。エリア１４ｃに
は、第３レイヤのプロトコル処理用プログラム（外部Ｒ
ＯＭ１０に格納されている）を構成する複数の命令のう
ち、使用頻度の高いいくつかの命令が格納される。エリ
ア１４ｅには、第２レイヤの処理のためにメモリコント
ローラ１５の各レジスタに設定すべきレジスタ値が格納
される。エリア１４ｆには、第３レイヤの処理のために
メモリコントローラ１５の各レジスタに設定すべきレジ
スタ値が格納される。
【００２９】図３は、図１に示すメモリコントローラ１
５の構成の一例を示すブロック図である。図において、
メモリコントローラ１５は、アドレス判別回路１５１
と、加算回路１５２および１５３と、アクセス要求回路
１５４と、レジスタ制御回路１５５とを含む。アドレス
判別回路１５１は、レジスタＲ１〜Ｒ３を有する。加算
回路１５２は、レジスタＲ４およびＲ５を有する。加算
回路１５３は、レジスタＲ６およびＲ７を有する。レジ
スタＲ３，Ｒ４およびＲ６には、処理回路６から与えら
れるレジスタ値ＰＣが設定される。レジスタ制御回路１
５５は、内蔵ＲＡＭ１４のエリア１４ｅまたは１４ｆか
ら読出したレジスタ値ＶＳＩ，ＶＥＩ，ＢＰＯおよびＢ
ＰＩを、それぞれ、レジスタＲ１，Ｒ２，Ｒ５およびＲ
７に設定する。また、レジスタ制御回路１５５は、処理
回路６から与えられるレジスタ値の入換命令に応答し
て、各レジスタＲ１，Ｒ２，Ｒ５およびＲ７に設定され
たレジスタ値を、第２レイヤ用のものから第３レイヤ用
のものへ、または第３レイヤ用のものから第２レイヤ用
のものへ設定変更する。
５の構成の一例を示すブロック図である。図において、
メモリコントローラ１５は、アドレス判別回路１５１
と、加算回路１５２および１５３と、アクセス要求回路
１５４と、レジスタ制御回路１５５とを含む。アドレス
判別回路１５１は、レジスタＲ１〜Ｒ３を有する。加算
回路１５２は、レジスタＲ４およびＲ５を有する。加算
回路１５３は、レジスタＲ６およびＲ７を有する。レジ
スタＲ３，Ｒ４およびＲ６には、処理回路６から与えら
れるレジスタ値ＰＣが設定される。レジスタ制御回路１
５５は、内蔵ＲＡＭ１４のエリア１４ｅまたは１４ｆか
ら読出したレジスタ値ＶＳＩ，ＶＥＩ，ＢＰＯおよびＢ
ＰＩを、それぞれ、レジスタＲ１，Ｒ２，Ｒ５およびＲ
７に設定する。また、レジスタ制御回路１５５は、処理
回路６から与えられるレジスタ値の入換命令に応答し
て、各レジスタＲ１，Ｒ２，Ｒ５およびＲ７に設定され
たレジスタ値を、第２レイヤ用のものから第３レイヤ用
のものへ、または第３レイヤ用のものから第２レイヤ用
のものへ設定変更する。
【００３０】ここで、各レジスタＲ１〜Ｒ７に設定され
るレジスタ値について説明する。レジスタ値ＰＣは、処
理回路６が次に処理する命令のアドレスを示すプログラ
ムカウンタ（処理回路６に内蔵されている）の値であ
る。この値ＰＣは、プログラムの作成を容易にするため
にレイヤまたはサブレイヤに対応した各プログラムごと
に定められた０から始まる仮想アドレス値とする。レジ
スタ値ＶＳＩ，ＶＥＩは、それぞれ、内蔵ＲＡＭ１４の
エリア１４ｂまたは１４ｃに常駐している命令群に対応
する仮想アドレスの最小値，最大値である。レジスタ値
ＢＰＩは、仮想アドレスを内蔵ＲＡＭ１４の実アドレス
に変更するためのアドレス変換定数である。このレジス
タ値ＢＰＩは、内蔵ＲＡＭ１４のエリア１４ｂまたは１
４ｃに常駐している命令群の実アドレスの最小値から仮
想アドレスの最小値ＶＳＩを引いた値である。レジスタ
値ＢＰＯは、仮想アドレスを外部ＲＯＭ９または１０の
実アドレスに変更するためのアドレス変換定数である。
るレジスタ値について説明する。レジスタ値ＰＣは、処
理回路６が次に処理する命令のアドレスを示すプログラ
ムカウンタ（処理回路６に内蔵されている）の値であ
る。この値ＰＣは、プログラムの作成を容易にするため
にレイヤまたはサブレイヤに対応した各プログラムごと
に定められた０から始まる仮想アドレス値とする。レジ
スタ値ＶＳＩ，ＶＥＩは、それぞれ、内蔵ＲＡＭ１４の
エリア１４ｂまたは１４ｃに常駐している命令群に対応
する仮想アドレスの最小値，最大値である。レジスタ値
ＢＰＩは、仮想アドレスを内蔵ＲＡＭ１４の実アドレス
に変更するためのアドレス変換定数である。このレジス
タ値ＢＰＩは、内蔵ＲＡＭ１４のエリア１４ｂまたは１
４ｃに常駐している命令群の実アドレスの最小値から仮
想アドレスの最小値ＶＳＩを引いた値である。レジスタ
値ＢＰＯは、仮想アドレスを外部ＲＯＭ９または１０の
実アドレスに変更するためのアドレス変換定数である。
【００３１】アドレス判別回路１５１は、レジスタ値Ｐ
Ｃがレジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、
すなわち処理回路６で次に実行したい命令が内蔵ＲＡＭ
１４のエリア１４ｂまたは１４ｃに格納されているかど
うかを判断する。加算回路１５２は、レジスタ値ＰＣと
レジスタ値ＢＰＯとを加算することにより、仮想アドレ
スＰＣを外部ＲＯＭ９または１０の実アドレスに変換す
る。加算回路１５３は、レジスタ値ＰＣとレジスタ値Ｂ
ＰＩとを加算することにより、仮想アドレスＰＣを内蔵
ＲＡＭ１４の実アドレスに変換する。アクセス要求回路
１５４は、アドレス判別回路１５１の判別結果に応答し
て動作する。すなわち、アクセス要求回路１５４は、ア
ドレス判別回路１５１によって次の命令が内蔵ＲＡＭ１
４に格納されていると判断された場合、加算回路１５３
の結果である内蔵ＲＡＭ１４の実アドレスを内蔵ＲＡＭ
１４に送り、命令の取込みを要求する。一方、アクセス
要求回路１５４は、アドレス判別回路１５１によって次
の命令が内蔵ＲＡＭ１４に格納されていないと判断され
た場合、加算回路１５２の加算結果である外部ＲＯＭ９
または１０の実アドレスを、ＤＭＡＣ７に送り、命令の
取込みを外部ＲＯＭ９または１０に要求する。
Ｃがレジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、
すなわち処理回路６で次に実行したい命令が内蔵ＲＡＭ
１４のエリア１４ｂまたは１４ｃに格納されているかど
うかを判断する。加算回路１５２は、レジスタ値ＰＣと
レジスタ値ＢＰＯとを加算することにより、仮想アドレ
スＰＣを外部ＲＯＭ９または１０の実アドレスに変換す
る。加算回路１５３は、レジスタ値ＰＣとレジスタ値Ｂ
ＰＩとを加算することにより、仮想アドレスＰＣを内蔵
ＲＡＭ１４の実アドレスに変換する。アクセス要求回路
１５４は、アドレス判別回路１５１の判別結果に応答し
て動作する。すなわち、アクセス要求回路１５４は、ア
ドレス判別回路１５１によって次の命令が内蔵ＲＡＭ１
４に格納されていると判断された場合、加算回路１５３
の結果である内蔵ＲＡＭ１４の実アドレスを内蔵ＲＡＭ
１４に送り、命令の取込みを要求する。一方、アクセス
要求回路１５４は、アドレス判別回路１５１によって次
の命令が内蔵ＲＡＭ１４に格納されていないと判断され
た場合、加算回路１５２の加算結果である外部ＲＯＭ９
または１０の実アドレスを、ＤＭＡＣ７に送り、命令の
取込みを外部ＲＯＭ９または１０に要求する。
【００３２】次に、図１に示す実施例の動作を説明す
る。まず、システムの電源投入に応答して、外部ＲＯＭ
９および１０から第２および第３レイヤのプロトコル処
理用プログラムの一部が読出され、それぞれ内蔵ＲＡＭ
１４のエリア１４ｂおよび１４ｃに格納される。また、
外部ＲＯＭ９および１０から第２レイヤおよび第３レイ
ヤのためのレジスタ値が読出され、それぞれ内蔵ＲＡＭ
１４のエリア１４ｅおよび１４ｆに格納される。レイヤ
処理装置（たとえば、図８の送受信装置２７）から通信
線５を介して受信されたデータは、通信データ変換装置
１においてフラグ検出，ゼロ削除，フレーム誤り検出等
の処理が行なわれた後、受信ＦＩＦＯ２に格納される。
処理回路６は、受信ＦＩＦＯ２に格納されたデータを取
出し、まず第２レイヤのプロトコル処理用の命令の取込
みをメモリコントローラ１５に要求する。すなわち、処
理回路６は、その内部に設けられたプログラムカウンタ
（図示せず）のカウント値ＰＣをメモリコントローラ１
５におけるレジスタＲ３，Ｒ４，Ｒ６に設定するととも
に、レジスタ制御回路１５５に第２レイヤの処理要求を
与える。応じて、レジスタ制御回路１５５は、各レジス
タＲ１，Ｒ２，Ｒ５，Ｒ７に設定された値が第２レイヤ
に対応したものになっていなければ、内蔵ＲＡＭ１４の
エリア１４ｅから各レジスタ値を読出して、各レジスタ
Ｒ１，Ｒ２，Ｒ５，Ｒ７の内容をその読出したレジスタ
値、つまり第２レイヤに対応した値に書換える。その
後、メモリコントローラ１５のアドレス判別回路１５１
は、処理回路６から要求された命令が内蔵ＲＡＭ１４に
存在するか否かを判別し、存在すれば内蔵ＲＡＭ１４に
命令の読出しを要求し、存在しなければＤＭＡＣ７を介
して外部ＲＯＭ９に命令の読出しを要求する。内蔵ＲＡ
Ｍ１４または外部ＲＯＭ９から読出された命令は、処理
回路６に取込まれ、その命令に対応する処理が処理回路
６において実行される。処理回路６の処理結果（内蔵Ｒ
ＡＭから読出された命令および外部ＲＯＭ９から読出さ
れた命令に対する処理結果）は、内蔵ＲＡＭ１４のエリ
ア１４ａに格納される。上記一連の処理を繰返し、受信
データに対する第２レイヤのプロトコル処理が終了する
と、処理回路６はメモリコントローラ１５におけるレジ
スタＲ１，Ｒ２，Ｒ５，Ｒ７のレジスタ値を、内蔵ＲＡ
Ｍ１４のエリア１４ｆに格納されたレジスタ値、つまり
第３レイヤに対応する値に書換える。そして、内蔵ＲＡ
Ｍ１４のエリア１４ａに格納されたデータに対して、第
３レイヤのプロトコル処理を行なう。このとき、処理回
路６は内蔵ＲＡＭ１４のエリア１４ｃまたは外部ＲＯＭ
１０から命令を読出し、それを実行する。処理回路６の
処理結果は、内蔵ＲＡＭ１４のエリア１４ａに格納され
る。第３レイヤのプロトコル処理が終了すると、内蔵Ｒ
ＡＭ１４のエリア１４ａに格納された処理結果が、シス
テムバス１３を介して外部ＲＡＭ１１に転送される。
る。まず、システムの電源投入に応答して、外部ＲＯＭ
９および１０から第２および第３レイヤのプロトコル処
理用プログラムの一部が読出され、それぞれ内蔵ＲＡＭ
１４のエリア１４ｂおよび１４ｃに格納される。また、
外部ＲＯＭ９および１０から第２レイヤおよび第３レイ
ヤのためのレジスタ値が読出され、それぞれ内蔵ＲＡＭ
１４のエリア１４ｅおよび１４ｆに格納される。レイヤ
処理装置（たとえば、図８の送受信装置２７）から通信
線５を介して受信されたデータは、通信データ変換装置
１においてフラグ検出，ゼロ削除，フレーム誤り検出等
の処理が行なわれた後、受信ＦＩＦＯ２に格納される。
処理回路６は、受信ＦＩＦＯ２に格納されたデータを取
出し、まず第２レイヤのプロトコル処理用の命令の取込
みをメモリコントローラ１５に要求する。すなわち、処
理回路６は、その内部に設けられたプログラムカウンタ
（図示せず）のカウント値ＰＣをメモリコントローラ１
５におけるレジスタＲ３，Ｒ４，Ｒ６に設定するととも
に、レジスタ制御回路１５５に第２レイヤの処理要求を
与える。応じて、レジスタ制御回路１５５は、各レジス
タＲ１，Ｒ２，Ｒ５，Ｒ７に設定された値が第２レイヤ
に対応したものになっていなければ、内蔵ＲＡＭ１４の
エリア１４ｅから各レジスタ値を読出して、各レジスタ
Ｒ１，Ｒ２，Ｒ５，Ｒ７の内容をその読出したレジスタ
値、つまり第２レイヤに対応した値に書換える。その
後、メモリコントローラ１５のアドレス判別回路１５１
は、処理回路６から要求された命令が内蔵ＲＡＭ１４に
存在するか否かを判別し、存在すれば内蔵ＲＡＭ１４に
命令の読出しを要求し、存在しなければＤＭＡＣ７を介
して外部ＲＯＭ９に命令の読出しを要求する。内蔵ＲＡ
Ｍ１４または外部ＲＯＭ９から読出された命令は、処理
回路６に取込まれ、その命令に対応する処理が処理回路
６において実行される。処理回路６の処理結果（内蔵Ｒ
ＡＭから読出された命令および外部ＲＯＭ９から読出さ
れた命令に対する処理結果）は、内蔵ＲＡＭ１４のエリ
ア１４ａに格納される。上記一連の処理を繰返し、受信
データに対する第２レイヤのプロトコル処理が終了する
と、処理回路６はメモリコントローラ１５におけるレジ
スタＲ１，Ｒ２，Ｒ５，Ｒ７のレジスタ値を、内蔵ＲＡ
Ｍ１４のエリア１４ｆに格納されたレジスタ値、つまり
第３レイヤに対応する値に書換える。そして、内蔵ＲＡ
Ｍ１４のエリア１４ａに格納されたデータに対して、第
３レイヤのプロトコル処理を行なう。このとき、処理回
路６は内蔵ＲＡＭ１４のエリア１４ｃまたは外部ＲＯＭ
１０から命令を読出し、それを実行する。処理回路６の
処理結果は、内蔵ＲＡＭ１４のエリア１４ａに格納され
る。第３レイヤのプロトコル処理が終了すると、内蔵Ｒ
ＡＭ１４のエリア１４ａに格納された処理結果が、シス
テムバス１３を介して外部ＲＡＭ１１に転送される。
【００３３】図４および図５は、内蔵ＲＡＭ１４と外部
ＲＯＭ９，１０またはＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙ
ｓｔｅｍ）等とのアドレスの対応関係を示す模式図であ
る。特に、図４は仮想アドレスＰＣで指示された命令が
内蔵ＲＡＭ１４に格納されている場合、図５は仮想アド
レスＰＣで指示された命令が内蔵ＲＡＭ１４に格納され
ておらず外部ＲＯＭ９または１０にアクセスする場合を
示している。以下、この図４および図５を参照して、図
１に示す実施例の動作をより具体的に説明する。
ＲＯＭ９，１０またはＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙ
ｓｔｅｍ）等とのアドレスの対応関係を示す模式図であ
る。特に、図４は仮想アドレスＰＣで指示された命令が
内蔵ＲＡＭ１４に格納されている場合、図５は仮想アド
レスＰＣで指示された命令が内蔵ＲＡＭ１４に格納され
ておらず外部ＲＯＭ９または１０にアクセスする場合を
示している。以下、この図４および図５を参照して、図
１に示す実施例の動作をより具体的に説明する。
【００３４】メモリコントローラ１５は、処理回路６か
ら次に実行したい命令の仮想アドレスＰＣを受取ると、
アドレス判別回路１５１において仮想アドレスＰＣがレ
ジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、つま
り、処理回路６から要求された命令が内蔵ＲＡＭ１４に
常駐している命令群の中に存在するか否かを判別する。
仮想アドレスＰＣがレジスタ値ＶＳＩとＶＥＩとの間に
ある場合、つまり処理回路６から要求された命令がＲＡ
Ｍ１４に常駐している命令群の中にある場合は、内蔵Ｒ
ＡＭ１４が命令の実アドレスを加算回路１５３から受取
り、図４に示すように次の命令を処理回路６に送る。一
方、仮想アドレスＰＣの値がレジスタ値ＶＳＩとＶＥＩ
との間にない場合、つまり処理回路６から要求された命
令がＲＡＭ１４に常駐している命令群の中に存在しない
場合は、外部ＲＯＭ９または１０が命令の実アドレスを
加算回路１５２から受取り、図５に示すように次の命令
を処理装置６に送る。なお、図４および図５は、第２レ
イヤのメモリ制御について示してあるが、上記動作は、
第２および第３レイヤの両方について同様に行なわれ
る。
ら次に実行したい命令の仮想アドレスＰＣを受取ると、
アドレス判別回路１５１において仮想アドレスＰＣがレ
ジスタ値ＶＳＩとＶＥＩとの間にあるかどうか、つま
り、処理回路６から要求された命令が内蔵ＲＡＭ１４に
常駐している命令群の中に存在するか否かを判別する。
仮想アドレスＰＣがレジスタ値ＶＳＩとＶＥＩとの間に
ある場合、つまり処理回路６から要求された命令がＲＡ
Ｍ１４に常駐している命令群の中にある場合は、内蔵Ｒ
ＡＭ１４が命令の実アドレスを加算回路１５３から受取
り、図４に示すように次の命令を処理回路６に送る。一
方、仮想アドレスＰＣの値がレジスタ値ＶＳＩとＶＥＩ
との間にない場合、つまり処理回路６から要求された命
令がＲＡＭ１４に常駐している命令群の中に存在しない
場合は、外部ＲＯＭ９または１０が命令の実アドレスを
加算回路１５２から受取り、図５に示すように次の命令
を処理装置６に送る。なお、図４および図５は、第２レ
イヤのメモリ制御について示してあるが、上記動作は、
第２および第３レイヤの両方について同様に行なわれ
る。
【００３５】図１に示す実施例は、第２レイヤおよび第
３レイヤの２つのレイヤのプロトコル処理を行なうよう
に構成されているが、設計時においてＲＯＭ９および１
０に格納されるプログラムを他のレイヤのものに置換え
れば、通信用プロセッサ５０は、他のレイヤのプロトコ
ル処理を行なうことも可能である。また、通信用プロセ
ッサ５０は、２つのレイヤのみならず３つ以上のレイヤ
のプロトコル処理を行なうように構成されてもよい。
３レイヤの２つのレイヤのプロトコル処理を行なうよう
に構成されているが、設計時においてＲＯＭ９および１
０に格納されるプログラムを他のレイヤのものに置換え
れば、通信用プロセッサ５０は、他のレイヤのプロトコ
ル処理を行なうことも可能である。また、通信用プロセ
ッサ５０は、２つのレイヤのみならず３つ以上のレイヤ
のプロトコル処理を行なうように構成されてもよい。
【００３６】また、図１に示す実施例における内蔵ＲＡ
Ｍ１４の一部または全部を内蔵ＲＯＭに置換えるように
してもよい。この場合、内蔵ＲＯＭには最も頻繁に使用
される命令群（たとえば、第２レイヤの誤り検出用プロ
グラム）が格納されるのが好ましい。ＲＯＭは、ＲＡＭ
に比べて回路面積が小さく、かつ安価であるので、装置
を小型化できコストを低減できる。内蔵ＲＡＭ１４の全
部をＲＯＭに置換え、かつこの内蔵のＲＯＭに第２レイ
ヤおよび第３レイヤのプロトコル処理用プログラムのす
べてを格納した場合、外部ＲＯＭ９および１０は省略が
可能である。この場合、通信用プロセッサの汎用性は失
われるが、メモリコントローラ１５は外部に対して命令
をアクセスする必要がないので、命令のアクセス速度が
より高速化される。
Ｍ１４の一部または全部を内蔵ＲＯＭに置換えるように
してもよい。この場合、内蔵ＲＯＭには最も頻繁に使用
される命令群（たとえば、第２レイヤの誤り検出用プロ
グラム）が格納されるのが好ましい。ＲＯＭは、ＲＡＭ
に比べて回路面積が小さく、かつ安価であるので、装置
を小型化できコストを低減できる。内蔵ＲＡＭ１４の全
部をＲＯＭに置換え、かつこの内蔵のＲＯＭに第２レイ
ヤおよび第３レイヤのプロトコル処理用プログラムのす
べてを格納した場合、外部ＲＯＭ９および１０は省略が
可能である。この場合、通信用プロセッサの汎用性は失
われるが、メモリコントローラ１５は外部に対して命令
をアクセスする必要がないので、命令のアクセス速度が
より高速化される。
【００３７】さらに、この発明は、ＩＳＤＮのみなら
ず、ＯＳＩを採用するネットワークシステムに広く適用
が可能である。
ず、ＯＳＩを採用するネットワークシステムに広く適用
が可能である。
【００３８】
【発明の効果】この発明によれば、１チップの通信用プ
ロセッサで複数レイヤのプロトコル処理を行なうため、
従来のように各レイヤ別に専用の処理装置を設けたもの
に比べて、システム全体の構成を簡素化できる。しかも
同一チップ内でデータのアクセスおよび転送が行なわれ
るので、高速アクセスが可能で、かつデータバスの使用
頻度が少ない通信用プロセッサを得ることができる。
ロセッサで複数レイヤのプロトコル処理を行なうため、
従来のように各レイヤ別に専用の処理装置を設けたもの
に比べて、システム全体の構成を簡素化できる。しかも
同一チップ内でデータのアクセスおよび転送が行なわれ
るので、高速アクセスが可能で、かつデータバスの使用
頻度が少ない通信用プロセッサを得ることができる。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】図１における内蔵ＲＡＭ１４の記憶領域を示す
模式図である。
模式図である。
【図３】図１におけるメモリコントローラ１５の構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図４】図１におけるＲＡＭ１４の実アドレスと仮想ア
ドレスおよび外部ＲＯＭのアドレスとの関係を示す模式
図である。
ドレスおよび外部ＲＯＭのアドレスとの関係を示す模式
図である。
【図５】図１におけるＲＡＭ１４の実アドレスと仮想ア
ドレスおよび外部ＲＯＭのアドレスとの関係を示す模式
図である。
ドレスおよび外部ＲＯＭのアドレスとの関係を示す模式
図である。
【図６】ＯＳＩで規定されているプロトコルの階層構造
を示す模式図である。
を示す模式図である。
【図７】サービス総合ディジタル網（ＩＳＤＮ）の概念
図である。
図である。
【図８】図７に示した電話機のブロック図である。
【図９】従来の通信処理装置の構成を示すブロック図で
ある。
ある。
１：通信データ変換装置 ２：受信ＦＩＦＯ ３：送信ＦＩＦＯ ６：処理回路 ７：ＤＭＡＣ ８：バスインターフェイス ９：第２レイヤ用のプログラムおよびレジスタ値を格納
する外部ＲＯＭ １０：第３レイヤ用のプログラムおよびレジスタ値を格
納する外部ＲＯＭ １１：外部ＲＡＭ １３：システムバス １４：内蔵ＲＡＭ ５０：通信用プロセッサ １５１：アドレス判別回路 １５２，１５３：加算回路 １５４：アクセス要求回路 １５５：レジスタ制御回路
する外部ＲＯＭ １０：第３レイヤ用のプログラムおよびレジスタ値を格
納する外部ＲＯＭ １１：外部ＲＡＭ １３：システムバス １４：内蔵ＲＡＭ ５０：通信用プロセッサ １５１：アドレス判別回路 １５２，１５３：加算回路 １５４：アクセス要求回路 １５５：レジスタ制御回路
Claims (1)
- 【請求項１】 通信機能が複数のレイヤに階層化された
ネットワークシステムにおいて、複数レイヤのプロトコ
ル処理を行なう１チップの通信用プロセッサであって、 外部からのデータを受信する受信手段、 外部にデータを送信する送信手段、 複数レイヤのプロトコル処理に必要な命令群の一部また
は全部を記憶する記憶手段、 前記記憶手段から読出した命令に基づいて、複数レイヤ
のプロトコル処理を実行する処理手段を備える、通信用
プロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255102A JP2729420B2 (ja) | 1991-10-02 | 1991-10-02 | 通信用プロセッサ |
| US07/906,719 US5408661A (en) | 1991-10-02 | 1992-06-30 | Communication processor |
| DE4224072A DE4224072C2 (de) | 1991-10-02 | 1992-07-21 | Datenübertragungsprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255102A JP2729420B2 (ja) | 1991-10-02 | 1991-10-02 | 通信用プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595385A JPH0595385A (ja) | 1993-04-16 |
| JP2729420B2 true JP2729420B2 (ja) | 1998-03-18 |
Family
ID=17274142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255102A Expired - Lifetime JP2729420B2 (ja) | 1991-10-02 | 1991-10-02 | 通信用プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5408661A (ja) |
| JP (1) | JP2729420B2 (ja) |
| DE (1) | DE4224072C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7537167B1 (en) | 1993-08-31 | 2009-05-26 | Broadcom Corporation | Modular, portable data processing terminal for use in a radio frequency communication network |
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| FR2702578B1 (fr) * | 1993-03-12 | 1995-04-14 | Bull Sa | Système de communication avec un réseau. |
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| US20150261631A1 (en) * | 2014-03-12 | 2015-09-17 | Kabushiki Kaisha Toshiba | Memory system and memory controller |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2476349A1 (fr) * | 1980-02-15 | 1981-08-21 | Philips Ind Commerciale | Systeme de traitement de donnees reparti |
| WO1989002129A1 (en) * | 1987-09-04 | 1989-03-09 | Digital Equipment Corporation | Session control in network for digital data processing system which supports multiple transfer protocols |
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| US4937825A (en) * | 1988-06-15 | 1990-06-26 | International Business Machines | Method and apparatus for diagnosing problems in data communication networks |
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1991
- 1991-10-02 JP JP3255102A patent/JP2729420B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-30 US US07/906,719 patent/US5408661A/en not_active Expired - Lifetime
- 1992-07-21 DE DE4224072A patent/DE4224072C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4224072A1 (de) | 1993-04-15 |
| US5408661A (en) | 1995-04-18 |
| DE4224072C2 (de) | 1997-04-17 |
| JPH0595385A (ja) | 1993-04-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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