JPS63129443A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、コンピュータや端末装置をネットワークに
結合する通信制御装置に関し、特に、階層構造をなすプ
ロトコル（通信規約）に従って動作する装置の改良に関
する。

従来の技術 ｌ５Ｏ（国際標準化機構）の提唱している０３Ｉ（Ｏｐ
ｅｎ　　Ｓｙｓｔｅｍｓ　　Ｉｎｔｅｒｃｏｎｅｃｔｉ
ｏｎ）では蔦周知のようにプロトコルを７つの階層に分
割している。上位側（利用者に近い側）からアプリケー
ション層、プレゼンテーション層、セツション層、トラ
ンスポート層、ネットワーク層、データリンク層、物理
層の順で７つの層（レイヤ）に分けている。

このようにプロトコルを階層構造化してデータ通信シス
テムのアーキテクチャを設計する手法が一般化しつつあ
る。

従来、階層構造化プロトコルを実行・制御する通信制御
装置は、第３図の機能ブロック図に示すように、汎用Ｃ
ＰＵを用いたソフトウェア処理によって実現していた。

すなわち、各階層をリアルタイムマルチタスクオペレー
ティングシステム１の下でのタスク２として実現し、各
タスク２間で受け渡しするデータを共有バッファ３に配
置し、共有バッファ３内のデータの割付け・解放・空き
管理や、タスク２間のデータの受け渡し機能およびその
キューイング管理を、オペレーティング／ステム１の機
能を用いて実現していた。

発明が解決しようとする問題点 上述の構成においては、オペレーティングシステムのオ
ーバヘッドによりプロトコル処理の実効速度が著しく低
下し、最近の通信速度の高速化傾向に対応するのが難し
いという問題があった。

つまり、階層構造を形づくる複数のプロトコル実行部が
互いに独立して並行動作するため、タスクのスイッチン
グに要するオー・（ヘッドが生じる。

また、複数のタスクが同一の共有バッファ上にデータを
置いて操作するための、メモリ管理によるオーバヘッド
が生じる。また、各タスク間のデータの受け渡しと、各
タスクの処理速度が異なるが故のデータキューイングを
行なうオーツ（ヘッドもある。これらの影響で実効速度
が遅くなってしまう０ この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、階層構造化したプロトコルを高速に実行
・制御できるようにした通信制御装置を提供することに
ある０ 問題点を解決するだめの手段 本発明は上述の問題点を解決するため、各プロトコル実
行部を独立したプロセサとして配置し、コレラプロトコ
ル実行プロセサが使用する共有メモリの管理、および各
プロトコル実行プロセサ間のデータ受け渡し管理を、オ
ペレーティングシステムの機能をリアルタイムで実行す
るイベント制御プロセサで行なう構成とした０ 作用 本発明は上述した構成によって、各階層のプロトコルを
実行する複数のプロセサが独立して動作するだめ、従来
におけるタスクのスイッチングオーバヘッドがなくなる
。まだ、共有メモリ上のメモリ管理と、各プロトコル実
行プロセサ間のデータ受け渡し管理とがイベント制御プ
ロセサによりリアルタイムで処理されるため、実効速度
向上が可能となる。

実施例 第１図はこの発明の一実施例による通信制御装置の概略
構成を示している。

この実施例では、階層構造化されたプロトコルを４つの
プロセサ５　ａ　−、５ｂ　−、５Ｃ％　　５　ｄで階
層別に分担実行する。各プロトコル実行プロセサ５ａ〜
５ｄにはメモリ制御回路６を介して共有メモリ７が接続
されており、以下に述べる管理下で同じ共有メモリ７を
使用して各プロセサ５ａ〜５ｄはそれぞれ独立して並列
に動作する。

プロセサ５ａは物理回線に最も近い最下位層を受けもち
、プロセサ５ｂ、５ｃ、５ｄの頚で上位の層を受けもち
、プロセサ５ｄがホスト機器と接続される。プロセサ５
ａ〜５ｄは、共有メモリ７上において、それぞれ隣接階
層どおして処理データを授受するが、その際の共有メモ
リ７の管理、およびデータの受け渡しの管理はイベント
制御プロセサ４が行なう。

イベント制御プロセサ４は、第２図に示すように、各プ
ロトコル実行プロセサ５ａ〜５ｄにそれぞれ対応したイ
ベント制御部１０ａ〜１０ｄと、これらと各プロセサ５
ａ〜５ｄとを結合する通信ボート部１１ａ〜ｌｉｄと、
各イベント制御部１０ａ〜１０ｄを結合するバッファ１
２ａ〜１２ｃと、それにタイマ管理部８およびメモリ管
理部９を備えている。

次に上記構成の動作を説明する。通信媒体を介して本装
置に入力されるデータは、まずプロトコル実行プロセサ
５ａに入る。これを受けてプロセサ５ａはイベント制御
プロセサ４に対してメモリ領域を要求する。この要求は
、通信ボート部１１ａを介してイベント制御部１０ａに
渡され、ここで要求解析がなされる。この場合はメモリ
要求であるから、イベント制御部１０ａからメモリ管理
部９に要求が発行される。

メモリ制御部９は共有メモリ７の使用状況を管理してお
り、領域の割付け、解放処理を行なう。

上記の要求に対し、使用可能な領域情報がメモリ制御部
９からイベント制御部１０ａに通知され、さらにそれが
通信ボート部１１ａを介してプロトコル実行プロセサ５
ａに通知される。

プロセサ５ａは、共有メモリ７上での通知された領域を
使い、自らのプロトコル処理を実行する。

この際、−タイマ処理を必要とする場合には、上記と同
様に、タイマ要求を通信ポート部１１ａを介してイベン
ト制御部１０ａに出す。この要求はタイマ管理部８へと
処理依頼される。タイマ管理８は依頼されたタイマ処理
を実行し、タイムアウトが発生すれば、その旨を依頼先
であるプロトコル実行プロセサ５ａにイベント制御部１
０　ａ　、通信ポート部１１ａを介して通知する。

プロトコル実行プロセサ５ａでのプロトコル処理が終了
すると、その旨を次段のプロトコル実行プロセサ５ｂに
伝えることになるＱこの通知は、まずプロセサ５ａから
通信ポート部１１ａを介してイベント制御部１０ａに伝
わり、ここでイベント解析が行なわれ、プロセサ５ｂへ
の通知イベントと判断され、バッファ１２ａでキューイ
ングが行なわれた上でイベント制御部１０ｂに伝わり、
さらに通信ポート部１１ｂを介してプロセサ５ｂに伝わ
ることになる。また、このとき、プロセサ５ａが使用し
たメモ１ノ領域を解放するのかプロセサ５ｂに引き継ぐ
のかも決定され、メモリ管理部９に通知される。

そして、プロセサ５ｂが他の処理を実行中であれば、イ
ベント制御部１０ｂにおいて、イベントのウェイト状態
を保ち、プロセサ５ｂの処理終了とともにウェイト状態
がとけることになる。このように、各プロセサ５ａ〜５
ｄ間の処理速度の違いを吸収するのがバッファ１２ａ〜
１２ｃである。

また、プロセサ５ｂの処理中に、例えば、新しいデータ
がプロセサ５ａに到着すると、前述の内容が繰り返され
、プロセサ５ａがその処理を開始する。このように、各
プロセサ５ａ〜５ｄは他の動作に影響されることなく、
並列動作が可能である。

一方、ホスト機器からのデータはまずプロトコル実行プ
ロセサ５ｄに入力され、上記と同様な手順によってプロ
セサ５ｃ→５ｂ→５ａ”＝と受け渡され、通信媒体へ送
出される。

以上のプロセスの繰り返しにより、すべてのプロトコル
処理が４つのプロトコル実行プロセサ５ａ〜５ｄとイベ
ント制御プロセサ４とで、並列に、かつ高速に実行され
ることになる。

発明の効果 以上詳細に説明したように、この発明は、各プロトコル
実行部をそれぞれ独立したプロセサとしテ装置し、オペ
レーティングシステムの機能をリアルタイムで実行する
イベント管理プロセサを備えることによって、各プロト
コルが互いに独立して並列に処理されるため、従来にお
けるタスクのスイッチングオーバヘッドがなくなり、ま
た、共有メモリ上のメモリ管理と、各プロトコル実行プ
ロセサ間のデータの受け渡しの管理などがイベント制御
プロセサによりリアルタイムで処理されることによって
、全体のプロトコル処理は従来より格段に高速化でき、
通信速度の高速化に容易に対応することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による通信制御装置の概略
構成を示すブロック図、第２図は第１図におけるイベン
ト制御プロセサの構成を示すブロック図、第３図は従来
の通信制御装置のブロック図である。 ４・・・イベント制御プロセサ、５ａ〜５ｄ・・プロト
コル実行プロセサ、７・・・共有メモリ代理人の氏名　
弁理士　中　尾　敏　男　　ほか１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. 階層構造化されたプロトコルを階層別に分担して実行す
   る並列動作可能な複数のプロトコル実行プロセサと、こ
   れらプロトコル実行プロセサによって使用される共有メ
   モリと、この共有メモリの管理および前記プロトコル実
   行プロセサ間のデータの受け渡し管理を行なうイベント
   管理プロセサとを備えた通信制御装置。