JPS6163139A - 通信プロトコル制御装置 - Google Patents
通信プロトコル制御装置Info
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- JPS6163139A JPS6163139A JP59185187A JP18518784A JPS6163139A JP S6163139 A JPS6163139 A JP S6163139A JP 59185187 A JP59185187 A JP 59185187A JP 18518784 A JP18518784 A JP 18518784A JP S6163139 A JPS6163139 A JP S6163139A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、通信プロトコル制御装置に関し、特に各レイ
ヤのプロトコル制御を並列処理することにより、高速通
信が可能な並列処理形通信プロトコル制御装置に関する
ものである。
ヤのプロトコル制御を並列処理することにより、高速通
信が可能な並列処理形通信プロトコル制御装置に関する
ものである。
データ通信における端末インタフェースには。
モデム・インタフェースと呼ばれるアナログ・データ伝
送用のＶシリーズ・インタフェースと、新規端末用のイ
ンタフェースであるディジタル・データ伝送用のＸシリ
ーズ・インタフェースとがある（ｒｓｏ６を準）。
送用のＶシリーズ・インタフェースと、新規端末用のイ
ンタフェースであるディジタル・データ伝送用のＸシリ
ーズ・インタフェースとがある（ｒｓｏ６を準）。
Ｖシリーズ・インタフェースの端末を回線交換。
パケット交換に接続する場合、網との接続制御用として
ＤＤＸ用の網制御装置（Ｎ ＣＵ）が必要であるのに対
し、Ｘシリーズ端末は、端末自体に網制御機能を具備し
ている。
ＤＤＸ用の網制御装置（Ｎ ＣＵ）が必要であるのに対
し、Ｘシリーズ端末は、端末自体に網制御機能を具備し
ている。
データ端末を伝送回線を介してホストに接続する場合、
データ端末と同等の機能を具備する装置つまり通信制御
装置をセンタ側にも設置し、この装置を経由することに
より伝送速度と処理速度の差を吸収する。また、通信制
御装置は、コンピュータ間通信を行う上で必要なプロト
コル（通信規約）を処理するためにも必要である。
データ端末と同等の機能を具備する装置つまり通信制御
装置をセンタ側にも設置し、この装置を経由することに
より伝送速度と処理速度の差を吸収する。また、通信制
御装置は、コンピュータ間通信を行う上で必要なプロト
コル（通信規約）を処理するためにも必要である。
第４図は、従来、パケット交換機あるいはパケット端末
等に用いられている通信制御装置のブロック構成図であ
る。
等に用いられている通信制御装置のブロック構成図であ
る。
第４図において１はプロセッサであり、ＩＳＯの標準モ
デル（Ｏｐｅｎ Ｓ ｙｓｔｅｍ Ｉ ｎｔｅｒｃｏｎ
ｎｅｃｔ、ｉｏｎ以下、○ＳＩ）で、レイヤ３以上の通
信プロトコル処理および全体の制御を行う。２はメモリ
であり、プロセッサ１の制御シーケンスを指定する制御
符号の他１通信データ（送受信）の蓄積部として利用す
る。３はプロセッサ１、メモリ２およびプロトコル処理
装置４相互間の通信を行うための母線（バス）であって
、制御符号（コマンド）１通信データ等の情報が流れる
ａ４は○ＳＩ参照モデルでレイヤ２の通信プロトコル処
理（本構成例ではＨＤＬＣ，： Ｈｉｇｈ Ｌｅｖ
ｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔ、ｒｏｌ
Ｐｒ。
デル（Ｏｐｅｎ Ｓ ｙｓｔｅｍ Ｉ ｎｔｅｒｃｏｎ
ｎｅｃｔ、ｉｏｎ以下、○ＳＩ）で、レイヤ３以上の通
信プロトコル処理および全体の制御を行う。２はメモリ
であり、プロセッサ１の制御シーケンスを指定する制御
符号の他１通信データ（送受信）の蓄積部として利用す
る。３はプロセッサ１、メモリ２およびプロトコル処理
装置４相互間の通信を行うための母線（バス）であって
、制御符号（コマンド）１通信データ等の情報が流れる
ａ４は○ＳＩ参照モデルでレイヤ２の通信プロトコル処
理（本構成例ではＨＤＬＣ，： Ｈｉｇｈ Ｌｅｖ
ｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔ、ｒｏｌ
Ｐｒ。
ｃｅｄｕｒｅに相当）を行う。５はＯ３Ｉ参照モデルで
レイヤ１の通信プロトコル処理（本構成例ではモデム等
の制御）を行う。６はモデム等であり１通信回線に対し
てデータ信号の電圧レベル変換、変復調等の信号変換を
行う。なお、レイヤ１は物理層、レイヤ２はデータリン
ク層、レイヤ３はネットワーク層と呼ばれるものである
。
レイヤ１の通信プロトコル処理（本構成例ではモデム等
の制御）を行う。６はモデム等であり１通信回線に対し
てデータ信号の電圧レベル変換、変復調等の信号変換を
行う。なお、レイヤ１は物理層、レイヤ２はデータリン
ク層、レイヤ３はネットワーク層と呼ばれるものである
。
この構成例において、プロトコル処理装置４は回線対応
に通信プロトコル処理をするため、高通信速度（数Ｍ
ｂｉｔ、／秒以上）を持つ通信回線に適用できる。しか
し、高通信速度になるに従いバス３における１→２，１
←２，４→２，４←２の情報の流れが頻繁になり、各々
の処理の実行要求に競合が発生し、これによる処理待ち
合せ時間が長くなり、高通信速度の通信プロトコル処理
が不可能になる。また、プロセッサ１の高速処理化をは
かるため、複数のプロセッサで実行することも考えられ
るが、この場合もバス３での競合により、極端な処理速
度の向上は望めない。
に通信プロトコル処理をするため、高通信速度（数Ｍ
ｂｉｔ、／秒以上）を持つ通信回線に適用できる。しか
し、高通信速度になるに従いバス３における１→２，１
←２，４→２，４←２の情報の流れが頻繁になり、各々
の処理の実行要求に競合が発生し、これによる処理待ち
合せ時間が長くなり、高通信速度の通信プロトコル処理
が不可能になる。また、プロセッサ１の高速処理化をは
かるため、複数のプロセッサで実行することも考えられ
るが、この場合もバス３での競合により、極端な処理速
度の向上は望めない。
このように、従来の技術では、バス上での競合が処理上
のネックとなり１通信プロトコル処理を高速で実行しえ
ない欠点があった。
のネックとなり１通信プロトコル処理を高速で実行しえ
ない欠点があった。
本発明の目的は、このような従来の欠点を除去し、処理
装置間の共通バス上での競合をなくシ。
装置間の共通バス上での競合をなくシ。
通信プロトコル処理を高速に実行することが可能な通信
プロトコル制御装置を提供することにある。
プロトコル制御装置を提供することにある。
上記目的を達成するため、本発明の通信プロトコル制御
装置は、複数の通信プロトコル層を制御し、主記憶装置
に対してダイレクト・メモリアクセス制御を行う通信プ
ロトコル制御装置において、通信プロトコル層ごとにプ
ロトコル処理を制御する１個以上のレイヤ処理手段と、
該レイヤ処理手段の全部を管理制御する共通処理手段と
、各レイヤ処理手段に接続され、該処理手段の動作を指
定する制御符号を格納する記憶手段と、各レイヤ処理手
段相互間で通信を行う第１の通信線と、各レイヤ処理手
段およびダイレクト・メモリアクセス制御手段の間で通
信を行う第２の通信線とを有することに特徴がある。
装置は、複数の通信プロトコル層を制御し、主記憶装置
に対してダイレクト・メモリアクセス制御を行う通信プ
ロトコル制御装置において、通信プロトコル層ごとにプ
ロトコル処理を制御する１個以上のレイヤ処理手段と、
該レイヤ処理手段の全部を管理制御する共通処理手段と
、各レイヤ処理手段に接続され、該処理手段の動作を指
定する制御符号を格納する記憶手段と、各レイヤ処理手
段相互間で通信を行う第１の通信線と、各レイヤ処理手
段およびダイレクト・メモリアクセス制御手段の間で通
信を行う第２の通信線とを有することに特徴がある。
以下１本発明の実施例を、図面により説明する。
第１図は、本発明の実施例を示す通信プロトコル制御装
置のブロック図である。
置のブロック図である。
第１図では、パケット交換機の通信プロトコル処理（レ
イヤ２．レイヤ３）に適用した例である。
イヤ２．レイヤ３）に適用した例である。
パケット交換において、パケット通信プロトコルは、Ｃ
ＣＩＴＴ勧告Ｘ、２５で規定されている。
ＣＩＴＴ勧告Ｘ、２５で規定されている。
通信プロトコル上のフレーム（情報転送単位）形式は、
第５図に示すように、明確に分離されているので、各レ
イヤ処理は、レイヤごとの指示情報にもとづいて行う。
第５図に示すように、明確に分離されているので、各レ
イヤ処理は、レイヤごとの指示情報にもとづいて行う。
第５図において、Ｆはフラグ０１１１１１１０”であり
、Ａはアドレス部（８ビツト）、Ｃは制御部（８ビツト
）、ＰＨはパケット制御部、ＤＡＴＡは情報（ｎビット
）、 Ｆｅ２はフレーム・チェック・シーケンス（巡回
冗長符号）（１６ビツト）である６第１図において、７
が本発明で新たに設けられたレイヤ２．レイヤ３の通信
プロトコル処理装置である。交換機においては、回線に
対応して処理装置７をそれぞれ並列に設置する。８は処
理装置７とメモリ２間でのデータ（レイヤ２．レイヤ３
制御情報は除く）転送を、自律的に行うダイレクト・メ
モリアクセス（Ｄ Ｍ Ａ）制御部、９は通信プロトコ
ルのうちレイヤ３の受信処理プロセッサ。
、Ａはアドレス部（８ビツト）、Ｃは制御部（８ビツト
）、ＰＨはパケット制御部、ＤＡＴＡは情報（ｎビット
）、 Ｆｅ２はフレーム・チェック・シーケンス（巡回
冗長符号）（１６ビツト）である６第１図において、７
が本発明で新たに設けられたレイヤ２．レイヤ３の通信
プロトコル処理装置である。交換機においては、回線に
対応して処理装置７をそれぞれ並列に設置する。８は処
理装置７とメモリ２間でのデータ（レイヤ２．レイヤ３
制御情報は除く）転送を、自律的に行うダイレクト・メ
モリアクセス（Ｄ Ｍ Ａ）制御部、９は通信プロトコ
ルのうちレイヤ３の受信処理プロセッサ。
１０は通信プロトコルのうちレイヤ３の送信処理プロセ
ッサ、１１および１２は各々プロセッサ９゜１０の処理
を指示する制御符号および９，１０の処理人力／結果を
蓄積する記憶部（ＰＭ）であり。
ッサ、１１および１２は各々プロセッサ９゜１０の処理
を指示する制御符号および９，１０の処理人力／結果を
蓄積する記憶部（ＰＭ）であり。
読出し専用メモリ（ＲＯＭ ）および書き込み／読み出
し可能なメモリ（ＲＡＭ）で構成される。１３は通信プ
ロトコルのうちレイヤ２の受信処理プロセッサ、１４は
通信プロトコルのうちレイヤ２の送信処理プロセッサ、
１５および１６は各々１３゜１４に一対一に対応し１機
能、構成については。
し可能なメモリ（ＲＡＭ）で構成される。１３は通信プ
ロトコルのうちレイヤ２の受信処理プロセッサ、１４は
通信プロトコルのうちレイヤ２の送信処理プロセッサ、
１５および１６は各々１３゜１４に一対一に対応し１機
能、構成については。
１１および１２と同様のメモリである。１７は処理装置
７内の各部の監視、プロセッサ１との間で制御／状態情
報のやりとりを制御するプロセッサであり、１９はプロ
セッサ１７と一対一に対応し、機能、構成については１
１，１２，１５．１６と同様のメモリである。１８は９
，１０，１３，１４゜１７の各プロセッサにおける共通
情報、各プロセッサ間の通信を行うためのデータ等を蓄
積するＲＡＭである。２０はレイヤ１の処理装置５から
のフレーム形式をとったビット直列データのフラグ同期
、フレーム・チェック・シーケンス（ＦＣＳ）検査、受
信データのビット直列からビット並列（例えば１バイト
並列）への変換等を行う受信回線制御部、２１は２０と
は逆に送信データのビット並列からビット直列への変換
、ＦＣＳの付加、フラグ付加等を行う送信回線制御部で
ある。２２はプロセッサ９．１０，１３，１４，１７．
１８間を接続し、相互の通信を可能とするバス（通信線
りである。２３．２４は、それぞれＤＭＡ制御部８゜プ
ロセッサ９，１３．２０問およびＤＭＡ制御部８、プロ
セッサ１０，１４．２１間を接続し、プロトコル・レイ
ヤ制御情報およびデータを転送する通信線（通信線■）
である。２５．２６はレイヤｌ処理装置５から、または
処理装置５への送受信端子である。
７内の各部の監視、プロセッサ１との間で制御／状態情
報のやりとりを制御するプロセッサであり、１９はプロ
セッサ１７と一対一に対応し、機能、構成については１
１，１２，１５．１６と同様のメモリである。１８は９
，１０，１３，１４゜１７の各プロセッサにおける共通
情報、各プロセッサ間の通信を行うためのデータ等を蓄
積するＲＡＭである。２０はレイヤ１の処理装置５から
のフレーム形式をとったビット直列データのフラグ同期
、フレーム・チェック・シーケンス（ＦＣＳ）検査、受
信データのビット直列からビット並列（例えば１バイト
並列）への変換等を行う受信回線制御部、２１は２０と
は逆に送信データのビット並列からビット直列への変換
、ＦＣＳの付加、フラグ付加等を行う送信回線制御部で
ある。２２はプロセッサ９．１０，１３，１４，１７．
１８間を接続し、相互の通信を可能とするバス（通信線
りである。２３．２４は、それぞれＤＭＡ制御部８゜プ
ロセッサ９，１３．２０問およびＤＭＡ制御部８、プロ
セッサ１０，１４．２１間を接続し、プロトコル・レイ
ヤ制御情報およびデータを転送する通信線（通信線■）
である。２５．２６はレイヤｌ処理装置５から、または
処理装置５への送受信端子である。
このように、第１図においては１通信プロトコル処理を
各レイヤ、送受信処理毎にプロセッサを配置し、これら
各プロセッサを並列処理させて高速な通信プロトコル処
理を実現させるようにしたもので、通信制御装置の共通
バス３で競合が生じないので、高速処理が可能となる。
各レイヤ、送受信処理毎にプロセッサを配置し、これら
各プロセッサを並列処理させて高速な通信プロトコル処
理を実現させるようにしたもので、通信制御装置の共通
バス３で競合が生じないので、高速処理が可能となる。
第１図では、共通制御プロセッサ１７の管理の下に、フ
レーム（パケット）の送受信処理をレイヤ２、レイヤ３
処理用プロセツサ９〜１４が並列に行う。パケット・デ
ータ部分の転送は、送信の場合、メモリ２からＤＭＡ制
御部８を通り送信制御プロセッサｔｏ、１４．２１に通
信線■、■を介して高速に行われ、また受信の場合、受
信制御プロセッサ２０．１３．９からＤＭＡ制御部８を
通りメモリ２に通信線１．ＩＩを介して高速に行われる
。なお、共通制御プロセッサ１７は、処理装置７全体の
管理およびＣＰＵ１．メモリ２とのインタフェース制御
を行い、レイヤ３処理プロセツサ９．１０はパケット制
御情報の付加、解析、レイヤ３状態制御を行い、またレ
イヤ２処理プロセッサ１３．１４はフレーム制御情報の
付加、解析。
レーム（パケット）の送受信処理をレイヤ２、レイヤ３
処理用プロセツサ９〜１４が並列に行う。パケット・デ
ータ部分の転送は、送信の場合、メモリ２からＤＭＡ制
御部８を通り送信制御プロセッサｔｏ、１４．２１に通
信線■、■を介して高速に行われ、また受信の場合、受
信制御プロセッサ２０．１３．９からＤＭＡ制御部８を
通りメモリ２に通信線１．ＩＩを介して高速に行われる
。なお、共通制御プロセッサ１７は、処理装置７全体の
管理およびＣＰＵ１．メモリ２とのインタフェース制御
を行い、レイヤ３処理プロセツサ９．１０はパケット制
御情報の付加、解析、レイヤ３状態制御を行い、またレ
イヤ２処理プロセッサ１３．１４はフレーム制御情報の
付加、解析。
レイヤ２状態制御を行う。
まず、受信動作について述べる。
第２図は、フレーム受信時の動作例を示した図である。
この場合、処理装置７はプロセッサｌから初期設定、デ
ータ受信指示がなされており、メモリ２の受信データ格
納エリアがすでに知られているものとする。受信端子２
５からフレームを受信すると、受信制御部２０はビット
直並列変換を行い、プロセッサ１３にレイヤ２制御情報
（Ａ、Ｃ部）を通信線２３を通じて転送する。プロセッ
サ１３では、レイヤ２制御情報の正常性検査、フレーム
解析、状態制御等の処理を行い、通信線２２およびメモ
リ１８を通じて、共通制御プロセッサ１７にその結果を
通知する６制御部２０はレイヤ２情報の後にレイヤ３情
報を受信すると、通信線２３を通じてプロセッサ９にそ
の情報を転送する。
ータ受信指示がなされており、メモリ２の受信データ格
納エリアがすでに知られているものとする。受信端子２
５からフレームを受信すると、受信制御部２０はビット
直並列変換を行い、プロセッサ１３にレイヤ２制御情報
（Ａ、Ｃ部）を通信線２３を通じて転送する。プロセッ
サ１３では、レイヤ２制御情報の正常性検査、フレーム
解析、状態制御等の処理を行い、通信線２２およびメモ
リ１８を通じて、共通制御プロセッサ１７にその結果を
通知する６制御部２０はレイヤ２情報の後にレイヤ３情
報を受信すると、通信線２３を通じてプロセッサ９にそ
の情報を転送する。
プロセッサ９では、プロセッサ１３と同様、レイヤ３情
報の正常性検査、レイヤ３（パケット）解析。
報の正常性検査、レイヤ３（パケット）解析。
状態制御等の処理を行い１通信線２２およびメモリ１８
を通じて共通制御プロセッサ１７にその結果を通知する
。一方、ＤＭＡ制御部８はデータをメモリ２内の所定エ
リアに書き込む。データ受信後、ＦＣ８検査を受信制御
部２０で行い、共通制御プロセッサ１７にその結果を報
告する。プロセッサ１７では、ＦＣ５検査結果報告され
た時点から、ＦＣ３検査結果に応じた処理を行う。すな
わち、ＦＣ５検査結果が正常であれば、先にプロセッサ
１３および９から報告されたレイヤ２．レイヤ３の処理
結果に基づき５通信プロトコル上の状態を遷移させ、所
定の出力（例えばフレーム／パケットの送信要求）通信
線２２およびメモリ１８を通じてプロセッサ１３あるい
は９に通知する。特に。
を通じて共通制御プロセッサ１７にその結果を通知する
。一方、ＤＭＡ制御部８はデータをメモリ２内の所定エ
リアに書き込む。データ受信後、ＦＣ８検査を受信制御
部２０で行い、共通制御プロセッサ１７にその結果を報
告する。プロセッサ１７では、ＦＣ５検査結果報告され
た時点から、ＦＣ３検査結果に応じた処理を行う。すな
わち、ＦＣ５検査結果が正常であれば、先にプロセッサ
１３および９から報告されたレイヤ２．レイヤ３の処理
結果に基づき５通信プロトコル上の状態を遷移させ、所
定の出力（例えばフレーム／パケットの送信要求）通信
線２２およびメモリ１８を通じてプロセッサ１３あるい
は９に通知する。特に。
レイヤ２、レイヤ３の処理結果を正常であれば、プロセ
ッサ１に対して正常にデータを受信した旨も合わせて通
知する。一方、ＦＣ８検査結果が異常であれば、レイヤ
２．レイヤ３処理結果を廃棄し、状態の遷移は行わない
。
ッサ１に対して正常にデータを受信した旨も合わせて通
知する。一方、ＦＣ８検査結果が異常であれば、レイヤ
２．レイヤ３処理結果を廃棄し、状態の遷移は行わない
。
次に、送（Ｈ動作について述べる。
第５図は、フレーム／パケット送信時の動作例を示した
図である。プロセッサｌから処理部７に対してデータ送
信指示がなされると、共通制御プロセッサ１７はレイヤ
２．レイヤ３の状態から送信フレーム種別通知１へ種別
を決定し、通信線２２およびメモリ１８を通じて、送信
処理プロセッサ１０および１４にその指示を通知する。
図である。プロセッサｌから処理部７に対してデータ送
信指示がなされると、共通制御プロセッサ１７はレイヤ
２．レイヤ３の状態から送信フレーム種別通知１へ種別
を決定し、通信線２２およびメモリ１８を通じて、送信
処理プロセッサ１０および１４にその指示を通知する。
プロセッサ１０では、共通制御プロセッサ１７からのパ
ケット種別通知に基づき、所定のレイヤ３情報を設定し
、送信制御部２１におけるレイヤ３送信タイミングに合
わせて通信線２４を通じて、送信制御部２１にその情報
を転送する６プロセツサ１４は。
ケット種別通知に基づき、所定のレイヤ３情報を設定し
、送信制御部２１におけるレイヤ３送信タイミングに合
わせて通信線２４を通じて、送信制御部２１にその情報
を転送する６プロセツサ１４は。
プロセッサ１０と同様に、フレーム種別通知に基づき、
所定のレイヤ２情報を設定し、制御部２１におけるレイ
ヤ２情報送信タイミングに合わせて通信線２４を通じて
、制御部２１にその情報を転送する。また、ＤＭＡ制御
部８はメモリ２から送信データを読み出し、制御部２１
におけるデータ送信タイミングに合わせて通信線２４を
通じて制御部２１にその情報を転送する。送信制御部２
１では、フラグ、レイヤ２情報（Ａ、Ｃ）、 レイヤ３
情報、データおよび制御部２１で作成したＦｅ２を付加
した上、ビット直列に変換して送信端子２６に送出する
。
所定のレイヤ２情報を設定し、制御部２１におけるレイ
ヤ２情報送信タイミングに合わせて通信線２４を通じて
、制御部２１にその情報を転送する。また、ＤＭＡ制御
部８はメモリ２から送信データを読み出し、制御部２１
におけるデータ送信タイミングに合わせて通信線２４を
通じて制御部２１にその情報を転送する。送信制御部２
１では、フラグ、レイヤ２情報（Ａ、Ｃ）、 レイヤ３
情報、データおよび制御部２１で作成したＦｅ２を付加
した上、ビット直列に変換して送信端子２６に送出する
。
このように、第１図においては、各レイヤごとの処理用
プロセッサと全レイヤ処理プロセッサを管理する共通制
御プロセッサを設けてレイヤごとに並列処理を行うとと
もに、各処理プロセッサにメモリを接続して処理プログ
ラムを直接ロードするようにし、かつ独立の通信線を２
本設けてバス上の競合を防止しているので１通信制御時
に発生したイベントを各プロセッサが同時に処理でき。
プロセッサと全レイヤ処理プロセッサを管理する共通制
御プロセッサを設けてレイヤごとに並列処理を行うとと
もに、各処理プロセッサにメモリを接続して処理プログ
ラムを直接ロードするようにし、かつ独立の通信線を２
本設けてバス上の競合を防止しているので１通信制御時
に発生したイベントを各プロセッサが同時に処理でき。
高速処理が可能である。また、レイヤごとのプロセッサ
を送信と受信に分けて設けているので、送信動作と受信
動作を独立に行うことができ、同時並行して送受信処理
を行うことが可能である。なお、上記の送受信動作は、
独立に行うことが可能である。
を送信と受信に分けて設けているので、送信動作と受信
動作を独立に行うことができ、同時並行して送受信処理
を行うことが可能である。なお、上記の送受信動作は、
独立に行うことが可能である。
以上説明したように１本発明によれば１通信プロトコル
・レイヤごとの各プロトコル制御を、処理装置間の競合
をなくして、並列に処理することができるので、例えば
パケット交換機、パケット端末、およびローカルエリア
・ネットワーク（ＬＡＮ）の通信ノードに適用すれば、
きわめて高速度の通信が可能となる。
・レイヤごとの各プロトコル制御を、処理装置間の競合
をなくして、並列に処理することができるので、例えば
パケット交換機、パケット端末、およびローカルエリア
・ネットワーク（ＬＡＮ）の通信ノードに適用すれば、
きわめて高速度の通信が可能となる。
第１図は本発明の一実施例を示す通信プロトコル制御装
置のブロック構成図、第２図は第１図における受信動作
のシーケンス・チャート、第３図は第１図における送信
動作のシーケンス・チャート、第４図は従来の通信プロ
トコル処理装置のブロック図、第５図はＣＣＩＴＴ勧告
Ｘ、２５のハイレベル・データリンク制御手順によるフ
レーム／パケット形式の図である。 １：プロセッサ、２：メモリ、３母線、４ニレイヤ２通
信プロトコル処理装置、５ニレイヤ１通信プロトコル処
理装置、６：モデム等、７：レイヤ２．レイヤ３通信プ
ロトコル処理装置、８：ダイレクト・メモリアクセス制
御部、９ニレイヤ３の受信処理プロセッサ、１０ニレイ
ヤ３の送信処理プロセッサ、１１，１２，１５，１６，
１９：読み出し専用メモリ（ＲＯＭ）および書き込み／
読出し可能なメモリ（ＲＡＭ）、ｌ ３ ニレイヤ２の
受（ａ処理プロセッサ、１４ニレイヤ２の送信処理プロ
セッサ、１７：共通（監視）制御プロセッサ、１８：Ｒ
ＡＭ、２０：受信回線制御部、２１：送信回線制御部、
２２：母線（通信線１）、２３，２４ ：通信線■、２
５：受信端子、２６：送信端子。 第 １ 図 第 ４ 図 ト ト
置のブロック構成図、第２図は第１図における受信動作
のシーケンス・チャート、第３図は第１図における送信
動作のシーケンス・チャート、第４図は従来の通信プロ
トコル処理装置のブロック図、第５図はＣＣＩＴＴ勧告
Ｘ、２５のハイレベル・データリンク制御手順によるフ
レーム／パケット形式の図である。 １：プロセッサ、２：メモリ、３母線、４ニレイヤ２通
信プロトコル処理装置、５ニレイヤ１通信プロトコル処
理装置、６：モデム等、７：レイヤ２．レイヤ３通信プ
ロトコル処理装置、８：ダイレクト・メモリアクセス制
御部、９ニレイヤ３の受信処理プロセッサ、１０ニレイ
ヤ３の送信処理プロセッサ、１１，１２，１５，１６，
１９：読み出し専用メモリ（ＲＯＭ）および書き込み／
読出し可能なメモリ（ＲＡＭ）、ｌ ３ ニレイヤ２の
受（ａ処理プロセッサ、１４ニレイヤ２の送信処理プロ
セッサ、１７：共通（監視）制御プロセッサ、１８：Ｒ
ＡＭ、２０：受信回線制御部、２１：送信回線制御部、
２２：母線（通信線１）、２３，２４ ：通信線■、２
５：受信端子、２６：送信端子。 第 １ 図 第 ４ 図 ト ト
Claims (1)
- （１）複数の通信プロトコル層を制御し、主記憶装置に
対してダイレクト・メモリアクセス制御を行う通信プロ
トコル制御装置において、通信プロトコル層ごとにプロ
トコル処理を制御する１個以上のレイヤ処理手段と、該
レイヤ処理手段の全部を管理制御する共通処理手段と、
各レイヤ処理手段に接続され、該処理手段の動作を指定
する制御符号を格納する記憶手段と、各レイヤ処理手段
相互間で通信を行う第１の通信線と、各レイヤ処理手段
およびダイレクト・メモリアクセス制御手段の間で通信
を行う第２の通信線とを有することを特徴とする通信プ
ロトコル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185187A JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185187A JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6163139A true JPS6163139A (ja) | 1986-04-01 |
| JPH0634486B2 JPH0634486B2 (ja) | 1994-05-02 |
Family
ID=16166368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185187A Expired - Lifetime JPH0634486B2 (ja) | 1984-09-04 | 1984-09-04 | 通信プロトコル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634486B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238060A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS6416046A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Protocol converter and its operation control system |
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| JPH0276349A (ja) * | 1988-09-12 | 1990-03-15 | Fujitsu Ltd | 通信制御装置 |
| JPH02238544A (ja) * | 1989-03-13 | 1990-09-20 | Hitachi Ltd | プロトコル高速処理方法 |
| JPH03164957A (ja) * | 1989-11-24 | 1991-07-16 | Mitsubishi Electric Corp | プロトコル並列処理方式 |
| JPH06149703A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | メッセージ転送制御装置 |
| JPH06324994A (ja) * | 1993-05-14 | 1994-11-25 | Kiyoshi Kase | 並列型ディジタル信号処理装置 |
| US5590328A (en) * | 1991-07-25 | 1996-12-31 | Mitsubishi Denki Kabushiki Kaisha | Protocol parallel processing apparatus having a plurality of CPUs allocated to process hierarchical protocols |
| US5623606A (en) * | 1991-10-31 | 1997-04-22 | Hitachi, Ltd. | Communication control method and apparatus for performing high speed transfer of data by controlling transfer starting times |
| US7130312B1 (en) | 1998-09-29 | 2006-10-31 | Juniper Networks, Inc. | Packet processing apparatus, packet processing method, and packet exchange |
| JP2009219065A (ja) * | 2008-03-12 | 2009-09-24 | Nec Corp | プロトコル処理装置及び処理方法 |
-
1984
- 1984-09-04 JP JP59185187A patent/JPH0634486B2/ja not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238060A (ja) * | 1985-08-12 | 1987-02-19 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPS6416046A (en) * | 1987-07-09 | 1989-01-19 | Nec Corp | Protocol converter and its operation control system |
| JPH0547148B2 (ja) * | 1987-07-09 | 1993-07-15 | Nippon Electric Co | |
| JPS6481552A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Link layer control system |
| JPH0276349A (ja) * | 1988-09-12 | 1990-03-15 | Fujitsu Ltd | 通信制御装置 |
| JPH02238544A (ja) * | 1989-03-13 | 1990-09-20 | Hitachi Ltd | プロトコル高速処理方法 |
| JPH03164957A (ja) * | 1989-11-24 | 1991-07-16 | Mitsubishi Electric Corp | プロトコル並列処理方式 |
| US5590328A (en) * | 1991-07-25 | 1996-12-31 | Mitsubishi Denki Kabushiki Kaisha | Protocol parallel processing apparatus having a plurality of CPUs allocated to process hierarchical protocols |
| US5623606A (en) * | 1991-10-31 | 1997-04-22 | Hitachi, Ltd. | Communication control method and apparatus for performing high speed transfer of data by controlling transfer starting times |
| JPH06149703A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | メッセージ転送制御装置 |
| JPH06324994A (ja) * | 1993-05-14 | 1994-11-25 | Kiyoshi Kase | 並列型ディジタル信号処理装置 |
| US7130312B1 (en) | 1998-09-29 | 2006-10-31 | Juniper Networks, Inc. | Packet processing apparatus, packet processing method, and packet exchange |
| US7515610B2 (en) | 1998-09-29 | 2009-04-07 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
| US7970012B2 (en) | 1998-09-29 | 2011-06-28 | Juniper Networks, Inc. | Packet processing using a multi-port memory |
| JP2009219065A (ja) * | 2008-03-12 | 2009-09-24 | Nec Corp | プロトコル処理装置及び処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634486B2 (ja) | 1994-05-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |