JPH0521378B2 - - Google Patents
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- JPH0521378B2 JPH0521378B2 JP60041808A JP4180885A JPH0521378B2 JP H0521378 B2 JPH0521378 B2 JP H0521378B2 JP 60041808 A JP60041808 A JP 60041808A JP 4180885 A JP4180885 A JP 4180885A JP H0521378 B2 JPH0521378 B2 JP H0521378B2
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- reception
- frame
- signal
- dma
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Links
- 238000004891 communication Methods 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 18
- 239000000872 buffer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に関する。
従来、この種の通信制御装置は、同期符号フイ
ールドと送り先局を示す宛先アドレス（以下DA
と略す）フイールドおよび送り出し局を示す発信
元アドレス（以下SAと略す）フイールドと制御
情報を含むデータフイールドとフレームチエツク
シーケンス（FCK；Frame Check Sequence）
フイールドから構成される第４図に示すようなフ
レームの授受を制御している。伝送路に接続され
た各局の各通信制御装置はネツトワーク内で少な
くとも１つの個有のアドレスが付与されており、
通信制御装置がフレームを伝送路から受信する場
合、同期符号によるビツトおよびキヤラクタ単位
の同期化完了後、受信フレーム中のDAと自局の
アドレスとを比較し、一致しないときは他局宛の
フレームと判断して受信フレームを廃棄する。一
致したときにはこの受信フレームを自局内の主記
憶装置（以下、メインメモリと称す）に転送す
る。この様子を示す第５図において、通信制御装
置３は、自局アドレスによるDAフイルタ３０を
通過した伝送路１からの受信フレームをバス４を
介してメインメモリ５内の共通ラインバツフア領
域５０に転送して中央処理装置（以下、CPUと
称す）６のソフトウエアに受信完了を通知する。
ソフトウエアは、ラインバツフア領域５０内の受
信フレームのSAを識別して、そのSAを持つ局内
の機器個有のアプリケーシヨンソフトウエアに対
応してメインメモリ５内に設けた個別バツフア領
域５１内の対応する部分５１０に受信フレームを
移送し、ラインバツフア領域５０を次の受信フレ
ームのため空にする方式が従来広く採用されてい
る。
ールドと送り先局を示す宛先アドレス（以下DA
と略す）フイールドおよび送り出し局を示す発信
元アドレス（以下SAと略す）フイールドと制御
情報を含むデータフイールドとフレームチエツク
シーケンス（FCK；Frame Check Sequence）
フイールドから構成される第４図に示すようなフ
レームの授受を制御している。伝送路に接続され
た各局の各通信制御装置はネツトワーク内で少な
くとも１つの個有のアドレスが付与されており、
通信制御装置がフレームを伝送路から受信する場
合、同期符号によるビツトおよびキヤラクタ単位
の同期化完了後、受信フレーム中のDAと自局の
アドレスとを比較し、一致しないときは他局宛の
フレームと判断して受信フレームを廃棄する。一
致したときにはこの受信フレームを自局内の主記
憶装置（以下、メインメモリと称す）に転送す
る。この様子を示す第５図において、通信制御装
置３は、自局アドレスによるDAフイルタ３０を
通過した伝送路１からの受信フレームをバス４を
介してメインメモリ５内の共通ラインバツフア領
域５０に転送して中央処理装置（以下、CPUと
称す）６のソフトウエアに受信完了を通知する。
ソフトウエアは、ラインバツフア領域５０内の受
信フレームのSAを識別して、そのSAを持つ局内
の機器個有のアプリケーシヨンソフトウエアに対
応してメインメモリ５内に設けた個別バツフア領
域５１内の対応する部分５１０に受信フレームを
移送し、ラインバツフア領域５０を次の受信フレ
ームのため空にする方式が従来広く採用されてい
る。
しかしながら、このような方式では、受信局の
DAが１つであるため、第３図に示されるよう
に、１台の通信制御装置３を介して伝送路１と複
数の端末装置７−１〜７−ｎが通信をおこなう場
合、個々の端末装置を識別するため、送信局はフ
レームのデータフイールド中に受信局内の端末装
置を指定するためのアドレス情報を埋め込んで送
信する必要があつた。また、受信局では、通信制
御装置３が受信したフレームを一旦メインメモリ
５の共通のラインバツフア領域５０に移送し、フ
トウエアによりSA及びデータフイールド中の端
末装置の指定アドレスを識別したのち、共通のラ
インバツフア領域５０から端末装置毎に準備され
た個別バツフア領域５１０へ受信フレームを移送
しなければならなかつた。
DAが１つであるため、第３図に示されるよう
に、１台の通信制御装置３を介して伝送路１と複
数の端末装置７−１〜７−ｎが通信をおこなう場
合、個々の端末装置を識別するため、送信局はフ
レームのデータフイールド中に受信局内の端末装
置を指定するためのアドレス情報を埋め込んで送
信する必要があつた。また、受信局では、通信制
御装置３が受信したフレームを一旦メインメモリ
５の共通のラインバツフア領域５０に移送し、フ
トウエアによりSA及びデータフイールド中の端
末装置の指定アドレスを識別したのち、共通のラ
インバツフア領域５０から端末装置毎に準備され
た個別バツフア領域５１０へ受信フレームを移送
しなければならなかつた。
そのため、ソフトウエアのオーバーヘツドが増
大し、性能が低下するという欠点がある。また、
共通のラインバツフア領域を設けるため、メイン
メモリの容量が増大するという欠点がある。
大し、性能が低下するという欠点がある。また、
共通のラインバツフア領域を設けるため、メイン
メモリの容量が増大するという欠点がある。
本発明の目的は共通バツフア領域を設けずに
DA及びSAに対応したメインメモリ内の個別バ
ツフア領域に受信したフレームを直接転送するこ
とにより上述の欠点を除去し、フトウエアの負担
軽減および性能向上を達成できる通信制御装置を
提供することにある。
DA及びSAに対応したメインメモリ内の個別バ
ツフア領域に受信したフレームを直接転送するこ
とにより上述の欠点を除去し、フトウエアの負担
軽減および性能向上を達成できる通信制御装置を
提供することにある。
本発明の装置は、伝送路にそれぞれ少なくとも
１つの個有のアドレスを持つ複数の局が接続され
該伝送路に宛先アドレスフイールドおよび発信元
アドレスフイールドを含むフレームを伝送させる
ことにより前記複数の局間で通信を行う通信ネツ
トワークにおける前記各局内に設けられた前記伝
送路と主記憶装置間のデータ転送を行なう通信制
御装置において、少なくとも１つの第１のアドレ
スを記憶した第１の記憶手段と、前記伝送路から
受信したフレーム内の前記宛先アドレスフイール
ドと前記第１の記憶手段に記憶した前記少なくと
も１つの第１のアドレスとを比較する第１の比較
手段と、少なくとも１つの第２のアドレスを記憶
した第２の記憶手段と、前記伝送路から受信した
フレーム内の前記発信元アドレスフイールドと前
記第２の記憶手段に記憶した前記少なくとも１つ
の第２のアドレスとを比較する第２の比較手段
と、前記第１及び前記第２の比較手段による比較
結果の組合せに基づいて、前記受信したフレーム
を廃棄したり、或いは前記宛先アドレスフイール
ドと前記発信元アドレスフイールドの組合せに応
じて第３のアドレスを発生し、該第３のアドレス
に対応した前記主記憶装置の記憶場所へ前記受信
したフレームの一部または全部を記憶させる転送
制御手段とを備えている。
１つの個有のアドレスを持つ複数の局が接続され
該伝送路に宛先アドレスフイールドおよび発信元
アドレスフイールドを含むフレームを伝送させる
ことにより前記複数の局間で通信を行う通信ネツ
トワークにおける前記各局内に設けられた前記伝
送路と主記憶装置間のデータ転送を行なう通信制
御装置において、少なくとも１つの第１のアドレ
スを記憶した第１の記憶手段と、前記伝送路から
受信したフレーム内の前記宛先アドレスフイール
ドと前記第１の記憶手段に記憶した前記少なくと
も１つの第１のアドレスとを比較する第１の比較
手段と、少なくとも１つの第２のアドレスを記憶
した第２の記憶手段と、前記伝送路から受信した
フレーム内の前記発信元アドレスフイールドと前
記第２の記憶手段に記憶した前記少なくとも１つ
の第２のアドレスとを比較する第２の比較手段
と、前記第１及び前記第２の比較手段による比較
結果の組合せに基づいて、前記受信したフレーム
を廃棄したり、或いは前記宛先アドレスフイール
ドと前記発信元アドレスフイールドの組合せに応
じて第３のアドレスを発生し、該第３のアドレス
に対応した前記主記憶装置の記憶場所へ前記受信
したフレームの一部または全部を記憶させる転送
制御手段とを備えている。
このように構成することにより、受信したフレ
ームの宛先アドレスフイールドと発信元アドレス
フイールドの組合せに応じて主記憶装置に設けら
れた個別バツフア領域へ受信したフレームを転送
できる。
ームの宛先アドレスフイールドと発信元アドレス
フイールドの組合せに応じて主記憶装置に設けら
れた個別バツフア領域へ受信したフレームを転送
できる。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例は、送
受信器２００を介して伝送路１００に接続され、
バス４００を介してメインメモリ５００および
CPU６００に接続され、CPU６００の指令のも
とに伝送路１００から複数ビツトからなるフレー
ムを受信してキヤラクタに組み立て、バス４００
を介してメインメモリ５００にDMA転送するよ
う動作し、送受信器２００から信号線３１１に出
力される受信信号S311から各種の受信タイミング
信号S312を抽出し信号線３１２に出力する受信ク
ロツク回路３０１と、受信信号S311を受信キヤラ
クタ信号S313に組み立て信号線群３１３に出力す
る直列並列変換回路３０２と、受信キヤラクタ信
号S313をメインメモリ５００に順次転送する
DMA転送回路３０３と、受信信号S311からDAフ
イールドおよびSAフイールドをそれぞれ抽出・
保持するDAレジスタ３０４およびSAレジスタ
３０５と、通信制御装置３００に予めセツトアツ
プされるDAおよびSAを保有すると共にDAと
SAの組合せにもとずくDMA制御情報を格納す
るDMAテーブル３０６と、DAレジスタ３０４
及びSAレジスタ３０５に保持された受信したフ
レームのDA及びSAとDMAテーブル３０６に保
有されたDA及びSAとを比較するための比較回
路３０７と、受信タイミング信号S312と比較回路
３０７から信号線３１８を介して出力される比較
信号S318により通信制御装置３００の一連の受信
動作および受信フレームのDMA転送を制御する
受信制御回路３０８とから構成される。
受信器２００を介して伝送路１００に接続され、
バス４００を介してメインメモリ５００および
CPU６００に接続され、CPU６００の指令のも
とに伝送路１００から複数ビツトからなるフレー
ムを受信してキヤラクタに組み立て、バス４００
を介してメインメモリ５００にDMA転送するよ
う動作し、送受信器２００から信号線３１１に出
力される受信信号S311から各種の受信タイミング
信号S312を抽出し信号線３１２に出力する受信ク
ロツク回路３０１と、受信信号S311を受信キヤラ
クタ信号S313に組み立て信号線群３１３に出力す
る直列並列変換回路３０２と、受信キヤラクタ信
号S313をメインメモリ５００に順次転送する
DMA転送回路３０３と、受信信号S311からDAフ
イールドおよびSAフイールドをそれぞれ抽出・
保持するDAレジスタ３０４およびSAレジスタ
３０５と、通信制御装置３００に予めセツトアツ
プされるDAおよびSAを保有すると共にDAと
SAの組合せにもとずくDMA制御情報を格納す
るDMAテーブル３０６と、DAレジスタ３０４
及びSAレジスタ３０５に保持された受信したフ
レームのDA及びSAとDMAテーブル３０６に保
有されたDA及びSAとを比較するための比較回
路３０７と、受信タイミング信号S312と比較回路
３０７から信号線３１８を介して出力される比較
信号S318により通信制御装置３００の一連の受信
動作および受信フレームのDMA転送を制御する
受信制御回路３０８とから構成される。
なお、本実施例では、メインメモリ５００の送
信キヤラクタを順次入力して直列信号に変換し、
送受信器２００を介して伝送路１００に送出する
ための送信回路は本発明と直接関係しないので省
略してある。
信キヤラクタを順次入力して直列信号に変換し、
送受信器２００を介して伝送路１００に送出する
ための送信回路は本発明と直接関係しないので省
略してある。
次に動作の詳細を説明する。伝送路１００上を
流れる受信フレームは送受信器２００を介して直
列ビツト信号の形で受信信号S311として供給され
る。受信クロツク回路３０１はフレームの先頭の
同期符号によりビツト同期およびキヤラクタ同期
を行い、また、受信信号S311から受信クロツクを
抽出し、受信動作に必要なシフトクロツクとキヤ
ラクタ組立完了を示すクロツクとを含む受信タイ
ミング信号S312を発生する。受信タイミング信号
S312により受信フレームのDAフイールド及びSA
フイールドが各々DAレジスタ３０４及びSAレ
ジスタ３０５に設定されると、受信制御回路３０
８が起動され、受信制御回路３０８は信号線３１
９より出力するスキヤン信号S319によりDMAテ
ーブル３０６をスキヤンし、あらかじめDMAテ
ーブル３０６に登録されたDAとSAの１組をテ
ーブル信号S317として順次DMAテーブル３０６
から信号線３１７に出力させる。
流れる受信フレームは送受信器２００を介して直
列ビツト信号の形で受信信号S311として供給され
る。受信クロツク回路３０１はフレームの先頭の
同期符号によりビツト同期およびキヤラクタ同期
を行い、また、受信信号S311から受信クロツクを
抽出し、受信動作に必要なシフトクロツクとキヤ
ラクタ組立完了を示すクロツクとを含む受信タイ
ミング信号S312を発生する。受信タイミング信号
S312により受信フレームのDAフイールド及びSA
フイールドが各々DAレジスタ３０４及びSAレ
ジスタ３０５に設定されると、受信制御回路３０
８が起動され、受信制御回路３０８は信号線３１
９より出力するスキヤン信号S319によりDMAテ
ーブル３０６をスキヤンし、あらかじめDMAテ
ーブル３０６に登録されたDAとSAの１組をテ
ーブル信号S317として順次DMAテーブル３０６
から信号線３１７に出力させる。
DMAテーブル３０６の構成を第２図に示す。
第２図において、DMAテーブル３０６には当該
局中の複数端末装置を示す複数のDA値DA(1)〜
BA(n)と、データリンクの相手局すなわち発信局
を示す複数のSA値SA(1)〜SA(n)と、これら各DA
値と各SA値の組合せによつて規定されるメイン
メモリ５００内のバツフア領域５０１への転送開
始アドレスを示すDMAアドレスとが１組になつ
て格納されている。なお、DMA転送が不要の場
合にはイネーブルフラグを“０”にしておくこと
によりDMA転送動作を禁止するようにすること
もできる。
第２図において、DMAテーブル３０６には当該
局中の複数端末装置を示す複数のDA値DA(1)〜
BA(n)と、データリンクの相手局すなわち発信局
を示す複数のSA値SA(1)〜SA(n)と、これら各DA
値と各SA値の組合せによつて規定されるメイン
メモリ５００内のバツフア領域５０１への転送開
始アドレスを示すDMAアドレスとが１組になつ
て格納されている。なお、DMA転送が不要の場
合にはイネーブルフラグを“０”にしておくこと
によりDMA転送動作を禁止するようにすること
もできる。
比較回路３０７は受信制御回路３０８から信号
線３１９に出力されるスキヤン信号S319に同期し
て、DAレジスタ３０４及びSAレジスタ３０５
から信号線３１５及び３１６に出力される受信し
たフレームのDA信号S315及びSA信号S316と
DMAテーブル３０６から信号線３１７に出力さ
れるテーブル信号S317を比較し、比較結果を比較
信号S318として信号線３１８に出力して受信制御
回路３０８へ通知する。もし、DMAテーブル３
０６の全スキヤンが終了した時、DA及びSAが
一致しないときには受信制御回路３０８は受信動
作を停止して、この受信したフレームを廃棄す
る。逆に一致すれば受信制御回路３０８は受信動
作を続行すると同時にスキヤン動作を停止し、一
致したDMAテーブル３０６内のDA値及びSA値
に対応するDMAアドレスをDMAテーブル３０
６からDMAアドレス信号S314として信号線３１
４を介してDMA転送回路３０３へ出力させる。
以後、受信制御回路３０８は、受信タイミング信
号S312により、受信フレームのSAフイールド以
後のフイールドを直列並列変換回路３０２で受信
キヤラクタS313に組み立てさせ、DMA転送回路
３０３は受信キヤラクタS313が確定するたびに、
DMAアドレス信号S314にもとずいてメインメモ
リ５００のバツフアアドレス値を生成し、このバ
ツフアアドレス値と受信キヤラクタS313とを
DMAバス信号S320として信号群３２０を介して
バス４００に出力し、メインメモリ５００の個別
バツフアの先頭アドレスに受信キヤラクタを書き
込み、バツフアアドレス値を＋１とする。以下、
DMA転送回路３０３は受信キヤラクタS313が確
定する毎に上記動作を繰り返して受信キヤラクタ
をメインメモリ５００の個別バツフアに順次書き
込んでゆく。受信フレームのフレームチエツクシ
ーケンスFCSが受信されたあと、送受信器２００
からの受信信号S311が消減するので受信クロツク
回路３０１はキヤリア断によりフレーム受信終了
を検知し、受信タイミング信号S312により受信制
御回路３０８にフレーム受信完了を通知する。受
信制御回路３０８はFCSによるフレームの誤りの
有無を検査し（FCSによる受信フレームのエラー
チエツク方法は本特許と直接関係しないので説明
は省略する）、誤りが無ければ受信動作を終了し
て受信クロツク回路３０１を次のフレーム受信に
備えて初期化し、また、最終キヤラクタ（FCS）
がメインメモリ５００へ転送されたのちDMA転
送回路３０３を停止させて中央処理装置６００へ
受信完了（バツフア移送完了）割込を発生する。
なお、本実施例では受信フレームのDAフイール
ドの先頭からFCSフイールドまでがメインメモリ
５００に転送されるようにしたが、受信制御回路
３０８によりDAフイールド、SAフイールド及
びFCSフイールドを除いたデータフイールドのみ
をメインメモリに転送することも可能である。ま
た、直列並列変換回路３０２とDMA転送回路３
０３の間にFIFO（First In First Out）メモリを
挿入することにより、受信制御回路のスキヤン動
作によるDA及びSAの比較時間による影響を受
けないようにすることも可能である。
線３１９に出力されるスキヤン信号S319に同期し
て、DAレジスタ３０４及びSAレジスタ３０５
から信号線３１５及び３１６に出力される受信し
たフレームのDA信号S315及びSA信号S316と
DMAテーブル３０６から信号線３１７に出力さ
れるテーブル信号S317を比較し、比較結果を比較
信号S318として信号線３１８に出力して受信制御
回路３０８へ通知する。もし、DMAテーブル３
０６の全スキヤンが終了した時、DA及びSAが
一致しないときには受信制御回路３０８は受信動
作を停止して、この受信したフレームを廃棄す
る。逆に一致すれば受信制御回路３０８は受信動
作を続行すると同時にスキヤン動作を停止し、一
致したDMAテーブル３０６内のDA値及びSA値
に対応するDMAアドレスをDMAテーブル３０
６からDMAアドレス信号S314として信号線３１
４を介してDMA転送回路３０３へ出力させる。
以後、受信制御回路３０８は、受信タイミング信
号S312により、受信フレームのSAフイールド以
後のフイールドを直列並列変換回路３０２で受信
キヤラクタS313に組み立てさせ、DMA転送回路
３０３は受信キヤラクタS313が確定するたびに、
DMAアドレス信号S314にもとずいてメインメモ
リ５００のバツフアアドレス値を生成し、このバ
ツフアアドレス値と受信キヤラクタS313とを
DMAバス信号S320として信号群３２０を介して
バス４００に出力し、メインメモリ５００の個別
バツフアの先頭アドレスに受信キヤラクタを書き
込み、バツフアアドレス値を＋１とする。以下、
DMA転送回路３０３は受信キヤラクタS313が確
定する毎に上記動作を繰り返して受信キヤラクタ
をメインメモリ５００の個別バツフアに順次書き
込んでゆく。受信フレームのフレームチエツクシ
ーケンスFCSが受信されたあと、送受信器２００
からの受信信号S311が消減するので受信クロツク
回路３０１はキヤリア断によりフレーム受信終了
を検知し、受信タイミング信号S312により受信制
御回路３０８にフレーム受信完了を通知する。受
信制御回路３０８はFCSによるフレームの誤りの
有無を検査し（FCSによる受信フレームのエラー
チエツク方法は本特許と直接関係しないので説明
は省略する）、誤りが無ければ受信動作を終了し
て受信クロツク回路３０１を次のフレーム受信に
備えて初期化し、また、最終キヤラクタ（FCS）
がメインメモリ５００へ転送されたのちDMA転
送回路３０３を停止させて中央処理装置６００へ
受信完了（バツフア移送完了）割込を発生する。
なお、本実施例では受信フレームのDAフイール
ドの先頭からFCSフイールドまでがメインメモリ
５００に転送されるようにしたが、受信制御回路
３０８によりDAフイールド、SAフイールド及
びFCSフイールドを除いたデータフイールドのみ
をメインメモリに転送することも可能である。ま
た、直列並列変換回路３０２とDMA転送回路３
０３の間にFIFO（First In First Out）メモリを
挿入することにより、受信制御回路のスキヤン動
作によるDA及びSAの比較時間による影響を受
けないようにすることも可能である。
以上説明したように、本発明には、通信制御装
置内にDA及びSAの組合せにもとずくDMAテー
ブルを保有してDAとSAの組合せによるデータ
リンクに対応したメインメモリの個別バツフアへ
直接受信フレームをDMA転送できるように構成
しているので、フトウエアによるDAとSAの管
理及びバツフア管理のオーバーヘツドを低減し、
性能の向上および記憶容量の低減を達成できると
いう効果がある。
置内にDA及びSAの組合せにもとずくDMAテー
ブルを保有してDAとSAの組合せによるデータ
リンクに対応したメインメモリの個別バツフアへ
直接受信フレームをDMA転送できるように構成
しているので、フトウエアによるDAとSAの管
理及びバツフア管理のオーバーヘツドを低減し、
性能の向上および記憶容量の低減を達成できると
いう効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図に示したDMAテーブルの内容を
示す図、第３図は複数の端末装置を有する伝送路
に接続された局の構成を示すブロツク図、第４図
は本発明に用いるフレームの構成を示す図、第５
図は従来の通信制御装置の受信動作を説明するた
めの図である。 １００…伝送路、２００…送受信器、３００…
通信制御装置、４００…バス、５００…メインメ
モリ、６００…中央処理装置、３０１…受信クロ
ツク回路、３０２…直列並列変換回路、３０３…
DMA転送回路、３０４…DAレジスタ、３０５
…SAレジスタ、３０６…DMAテーブル、３０
７…比較回路、３０８…受信制御回路、３１１…
受信ビツト信号線、３１２…受信タイミング信号
線、３１３…受信キヤラクタ信号線群、３１４…
DMAアドレス信号線、３１５…受信DA信号線、
３１６…受信SA信号線、３１７…テーブル信号
線、３１８…比較信号線、３１９…スキヤン信号
線、３２０…DMAバス信号線群。
第２図は第１図に示したDMAテーブルの内容を
示す図、第３図は複数の端末装置を有する伝送路
に接続された局の構成を示すブロツク図、第４図
は本発明に用いるフレームの構成を示す図、第５
図は従来の通信制御装置の受信動作を説明するた
めの図である。 １００…伝送路、２００…送受信器、３００…
通信制御装置、４００…バス、５００…メインメ
モリ、６００…中央処理装置、３０１…受信クロ
ツク回路、３０２…直列並列変換回路、３０３…
DMA転送回路、３０４…DAレジスタ、３０５
…SAレジスタ、３０６…DMAテーブル、３０
７…比較回路、３０８…受信制御回路、３１１…
受信ビツト信号線、３１２…受信タイミング信号
線、３１３…受信キヤラクタ信号線群、３１４…
DMAアドレス信号線、３１５…受信DA信号線、
３１６…受信SA信号線、３１７…テーブル信号
線、３１８…比較信号線、３１９…スキヤン信号
線、３２０…DMAバス信号線群。
Claims (1)
- １ 伝送路にそれぞれ少なくとも１つの個有のア
ドレスを持つ複数の局が接続され該伝送路に宛先
アドレスフイールドおよび発信元アドレスフイー
ルドを含むフレームを伝送させることにより前記
複数の局間で通信を行なう通信ネツトワークにお
ける前記各局内に設けられた前記伝送路と主記憶
装置間のデータ転送を行なう通信制御装置におい
て、少なくとも１つの第１のアドレスを記憶した
第１の記憶手段と、前記伝送路から受信したフレ
ーム内の前記宛先アドレスフイールドと前記第１
の記憶手段に記憶した前記少なくとも１つの第１
のアドレスとを比較する第１の比較手段と、少な
くとも１つの第２のアドレスを記憶した第２の記
憶手段と、前記伝送路から受信したフレーム内の
前記発信元アドレスフイールドと前記第２の記憶
手段に記憶した前記少なくとも１つの第２のアド
レスとを比較する第２の比較手段と、前記第１及
び前記第２の比較手段による比較結果の組合せに
基づいて、前記受信したフレームを廃棄したり、
或いは前記宛先アドレスフイールドと前記発信元
アドレスフイールドの組合せに応じて第３のアド
レスを発生し、該第３のアドレスに対応した前記
主記憶装置の記憶場所へ前記受信したフレームの
一部または全部を記憶させる転送制御手段とを備
えたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201528A JPS61201528A (ja) | 1986-09-06 |
| JPH0521378B2 true JPH0521378B2 (ja) | 1993-03-24 |
Family
ID=12618618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041808A Granted JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201528A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683225B2 (ja) * | 1987-07-22 | 1994-10-19 | 三菱電機株式会社 | Ｆａコントローラにおける従局へのデータ送信方法 |
| JPH0695680B2 (ja) * | 1989-10-30 | 1994-11-24 | 愛知電子株式会社 | 映像監視システム及びその端末装置 |
-
1985
- 1985-03-05 JP JP60041808A patent/JPS61201528A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201528A (ja) | 1986-09-06 |
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