JP2581238Y2

JP2581238Y2 - データ伝送装置

Info

Publication number: JP2581238Y2
Application number: JP2726192U
Authority: JP
Inventors: 洋一若松
Original assignee: 日通工株式会社
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 1998-09-21
Anticipated expiration: 2007-03-31
Also published as: JPH0580054U

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、デジタル通信システム
において、主装置と端末装置間でデ−タの伝送を行うデ
−タ伝送装置に関するものである。

【０００２】

【従来技術】従来、デジタル交換機の主装置と端末装置
との間でのデ−タの送受には、４ビットからなるデ−タ
チャンネルを所定の周期（例えば、２５０μｓ）で送信
するようにした時分割の全２重通信が行われている。例
えば、主装置から端末装置には端末装置の表示器を点灯
させるための制御デ−タ等が送信され、端末装置から主
装置にはオフフック検出デ−タ等が送信される。

【０００３】上述のデ−タ送受信を行うには、ＨＤＬＣ
（ハイレベルデ−タリンク制御手順）を利用している。
ＨＤＬＣでは図４に示すフレ−ム構成のフレ−ム単位で
デ−タを転送している。開始フラグシ−ケンスに始ま
り、アドレスフィ−ルド、制御フィ−ルド、情報フィ−
ルド、ＦＣＳ（フレ−ムチェックシ−ケンス）フィ−ル
ドと続き、終結フラグシ−ケンスで終結する。送りたい
情報デ−タは、情報フィ−ルドに挿入される。ＨＤＬＣ
は上述した構成のフレ−ム単位でデ−タを伝送するもの
で、高効率で、高度な制御が可能である。

【０００４】

【考案が解決しようとする課題】しかしながら、ＨＤＬ
Ｃでは、各フィ−ルドごとに、ハ−ドウェア及びソフト
ウェアを構成する必要がある。即ち、各フィ−ルドに対
して、そのための回路を構築する必要があるばかりか、
そのためのソフトウェアが必要であるため、膨大なコス
トがかかってしまうという問題点があった。

【０００５】本考案は、上述の点に鑑みてなされたもの
で、上記問題点を除去し、簡単な回路で構成され、しか
も取扱が簡単で低コストなデジタル通信システムにおけ
るデ−タ伝送装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
本考案は、情報処理手段とデ−タ送受信手段を有する主
装置と端末装置の間で、一定長のフレ−ム単位でデ−タ
伝送するデジタル通信システムのデ−タ伝送装置におい
て、伝送単位であるフレ−ムの中の所定ビットを利用し
該フレ−ムの内容が制御コ−ドを表現しているか、それ
ともデ−タを表現したフレ−ムであるかを区別する手段
を設け、該フレ−ムの残りのビットにデ−タの各ビット
を分解し割当てる手段を設け、図２に示すようにデ−タ
チャンネルのうち左端の１ビットを符号ビットとして定
義し、符号ビットが”１”の時は残り３ビットは情報ビ
ットを表すものとし、符号ビットが”０”の時は制御コ
−ドを表すものとしてデ−タの組立て及び分解を行う方
法を採った。

【０００７】

【作用】本考案では、上記手段を用いることによって、
各フレ−ムごとに数ビットしか割り当てられていないデ
−タチャンネルを使用して複数バイト単位のデ−タの送
受信が可能となる。

【０００８】

【実施例】以下本考案の一実施例を図面に基づいて詳細
に説明する。図１に本考案のデ−タ伝送装置のブロック
構成図を示す。主装置１は情報処理部１−１を有し、送
信部は送信タイミングコントロ−ル回路１−２、送信デ
−タレジスタ１−３、パリティビット付加回路１−４、
レスポンスデ−タ発生回路１−５、制御チャンネルデ−
タ発生回路１−６、フレ−ム送信回路１−７で構成さ
れ、受信部は受信タイミングコントロ−ル回路１−８、
レスポンスデ−タ検出回路１−９、パリティチェック回
路１−１０、受信デ−タレジスタ１−１１、符号ビット
検出回路１−１２及びフレ−ム受信回路１−１３で構成
される。

【０００９】端末装置２も同様に、情報処理部２−１を
有し、送信部は送信タイミングコントロ−ル回路２−
２、送信デ−タレジスタ２−３、パリティビット付加回
路２−４、レスポンスデ−タ発生回路２−５、制御チャ
ンネルデ−タ発生回路２−６、フレ−ム送信回路２−７
で構成され、受信部は受信タイミングコントロ−ル回路
２−８、レスポンスデ−タ検出回路２−９、パリティチ
ェック回路２−１０、受信デ−タレジスタ２−１１、符
号ビット検出回路２−１２及びフレ−ム受信回路２−１
３で構成される。フレ−ム送信回路１−７とフレ−ム受
信回路２−１３及びフレ−ム送信回路２−７とフレ−ム
受信回路１−１３は互いに送信部と受信部は通信回線３
で接続されている。

【００１０】上記主装置１及び端末装置２は、図１に示
すように時分割の全２重通信が行われ、主装置１から端
末装置２には端末装置の表示器等を点灯させるための制
御デ−タが、端末装置２から主装置１にはオフフック検
出デ−タ等の制御デ−タが送信される。

【００１１】図２は１フレ−ムに４ビットを割り当てら
れているデ−タチャンネルを使用して３バイトの情報を
伝送する時の制御チャンネルフォ−マットの例を示す。
４ビットの各フレ−ムの左端の第１ビットを符号ビット
として割り当て残りの３ビットを情報ビットとして扱
う。以下にその詳細を説明する。

【００１２】図２に示すように３バイトから成る原情報
デ−タの各ビットをフレ−ム１からフレ−ム８に分け
る。３バイトの原情報デ−タの第１バイトの１＿Ｄ₇ビ
ットから１＿Ｄ₀ビット迄をフレ−ム１からフレ−ム８
の第２ビットに順次連続して割り当てる。同様にして原
情報デ−タの第２バイトの２＿Ｄ₇ビットから２＿Ｄ₀ビ
ット迄をフレ−ム１からフレ−ム８の第３ビットに順次
連続して割り当て、原情報デ−タの第３バイトの３＿Ｄ
₇ビットから３＿Ｄ₀ビット迄をフレ−ム１からフレ−ム
８の第４ビットに順次連続して割り当てる。フレ−ム９
は、各ビット毎に偶数（又は奇数）パリティビットが付
加されたものである。

【００１３】図１のデ−タ伝送装置のブロック構成図に
従って動作を説明する。主装置１の情報処理部１−１か
ら原情報デ−タがバイト単位で送信デ−タレジスタ１−
３を通し制御チャンネルデ−タ発生回路１−６に送られ
る。制御チャンネルデ−タ発生回路１−６では前述した
ように各デ−タをビットに分解しフレ−ム１からフレ−
ム８に割当て制御チャンネルデ−タを作成する。他方パ
リティビット付加回路１−４では送信デ−タレジスタ１
−３からデ−タを受け、各”１”のビットをカウントし
フレ−ム９のパリティフレ−ムを作成し制御チャンネル
デ−タ発生回路１−６に渡す。

【００１４】更に制御チャンネルデ−タ発生回路１−６
は送信タイミングコントロ−ル回路１−２の信号に従っ
てフレ−ム１乃至フレ−ム９から成るデ−タをフレ−ム
送信回路１−７へ出力し、フレ−ム送信回路１−７は通
信回線３を通して端末装置２へデ−タを伝送する。

【００１５】端末装置２ではフレ−ム受信回路２−１３
でデ−タを受信し、符号ビット検出回路２−１２で符号
ビットを検出し”１”であれば受信タイミングコントロ
−ル回路２−８の信号に従って、受信デ−タレジスタ２
−１１はフレ−ム１乃至フレ−ム９から成るデ−タを入
力し、原情報デ−タを復元し情報処理部２−１に渡す。
他方パリティチェック回路２−１０はデ−タの”１”の
ビットをカウントしフレ−ム９のパリティフレ−ムと照
合し、結果を情報処理部２−１に渡す。

【００１６】端末装置２の情報処理部２−１では、前記
パリティチェックの結果が正常であればフレ−ム１から
フレ−ム８までのデ−タを３バイトの原情報デ−タに再
現する。

【００１７】図３に応答コ−ドの例を示す。主装置１か
ら端末装置２へデ−タが正常に伝送された場合、端末装
置２から主装置１への応答として正常時の応答コ−ド”
０１１０”をレスポンス発生回路２−５で発生させる。
該コ−ドは制御チャンネルデ−タ発生回路２−６、フレ
−ム送信回路２−７、通信回線３を介して主装置１へ伝
送される。主装置１ではフレ−ム受信回路１−１３で受
信しレスポンスデ−タ検出回路１−９で検出され情報処
理部１−１へ通知される。

【００１８】端末装置２のパリティチェック回路２−１
０で異常が検出された場合は、端末装置２から主装置１
へ異常時の応答コ−ド”００１１”が伝送され、主装置
１ではデ−タを再送信する等の必要な処理がされる。

【００１９】上記実施例では１フレ−ムを４ビットで構
成する例を示したが、本発明はこれに限定されるもので
もなく、また、上記実施例ではフレ−ムの１ビットを制
御コ−ドとしたが、１ビットに限定されるものではな
い。

【００２０】

【考案の効果】以上、詳細に説明したように本考案によ
れば、下記のような効果が期待される。各フレ−ムごと
に数ビットしか割り当てられていないデ−タチャンネル
を使用して複数バイト単位のデ−タ伝送が可能となり、
取扱が簡単で低コストなデジタル通信が可能となる。

【図面の簡単な説明】

【図１】本考案のデ−タ伝送装置のブロック構成図であ
る。

【図２】３バイト伝送時の制御チャンネルフォ−マット
の例を示す図である。

【図３】応答コ−ドの例を示す図である。

【図４】ＨＤＬＣのフレ−ム構成を示す図である。

【符号の説明】

１主装置１−１情報処理部１−２送信タイミングコントロ−ル回路１−３送信デ−タレジスタ１−４パリティビット付加回路１−５レスポンスデ−タ発生回路１−６制御チャンネルデ−タ発生回路１−７フレ−ム送信回路１−８受信タイミングコントロ−ル回路１−９レスポンスデ−タ検出回路１−１０パリティチェック回路１−１１受信デ−タレジスタ１−１２符号ビット検出回路１−１３フレ−ム受信回路２端末装置２−１情報処理部２−２送信タイミングコントロ−ル回路２−３送信デ−タレジスタ２−４パリティビット付加回路２−５レスポンスデ−タ発生回路２−６制御チャンネルデ−タ発生回路２−７フレ−ム送信回路２−８受信タイミングコントロ−ル回路２−９レスポンスデ−タ検出回路２−１０パリティチェック回路２−１１受信デ−タレジスタ２−１２符号ビット検出回路２−１３フレ−ム受信回路３通信回線

Claims

(57)【実用新案登録請求の範囲】

【請求項１】情報処理手段とデ−タ送受信手段を有す
る主装置と端末装置の間で、一定長のフレ−ム単位でデ
−タ伝送するデジタル通信システムのデ−タ伝送装置に
おいて、前記伝送単位であるフレ−ムの中の所定ビットを利用し
該フレ−ムの内容が制御コ−ドを表現しているか、それ
ともデ−タを表現したフレ−ムであるかを区別する手段
を設け、該フレ−ムの残りのビットにデ−タの各ビットを分解し
割当てる手段を設け、前記主装置と前記端末装置間を前
記フレ−ム単位でデ−タの伝送を行うことを特徴とする
デ−タ伝送装置。