JPS5810236A - インタ−フエイス回路 - Google Patents

インタ−フエイス回路

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JPS5810236A
JPS5810236A JP57106251A JP10625182A JPS5810236A JP S5810236 A JPS5810236 A JP S5810236A JP 57106251 A JP57106251 A JP 57106251A JP 10625182 A JP10625182 A JP 10625182A JP S5810236 A JPS5810236 A JP S5810236A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータバス、アドレスバス及び制御バスを持つ
処理装置及びこれに付随するメモリと、発信源、行先き
及び制御部を持つヘッダを含むデータメツセージを伝送
する通信チャネルとの間のインターフェイスを行うため
のインターフェイス回路に関する。
従来技術の説明 処理装置と通信チャネルとを接続するための従来技術の
インターフェイス回路は、単にバッファとして用いられ
ている。その機能は通信チャネルに出現するデータメツ
セージを蓄積し、データメツセージが受信される度に割
込みを発生する。この方式の問題点は、処理装置がイン
ターフェイス回路からの割込みを実時間で処理するのに
多くの時間を必要とする点にある。この実時間の大部分
はデータメツセージのヘッダを復号して、データメツセ
ージが付随する処理装置に宛てられたものか否かを決定
し、そうであれば、処理装置メモリのどこに蓄えるかを
決定するのに費やされる。通信システムの通信チャネル
に現れるデータメツセージの各々は、通常１４バイトの
情報から成るヘッダ部を含んでおり、これをすべて復号
しなければならない。このヘッダ部の復号のために処理
装置の実時間の多くが使われてしまう。従来技術のイン
ターフェイス回路はこの復号の仕事は何もせず、単なる
バッファの働きしかしないため、処理装置が復号とデー
タの蓄積を行う必要があった。
従来は処理装置の実時間が制限を受けないが、あるいは
バッチ処理モードで用いられていたために、このことは
重大な問題ではなかった。
しかし商用通信システムでは実時間のむだな消費により
システムの効率を蓄しく低下させる。
この問題は本発明に従い、データメツセージを転送する
ための局部バス回路（ＤＡＴＡ）と、通信チャネル及び
局部バス回路（ＤＡ’ｌ’Ａ）の両方に接続され通信チ
ャネルに現れるデータメツセージに応動して受信される
データメツセージを部分毎に局部バス回路（ＤＡＴＡ）
に出力するチャネルインターフェイスデバイスと、局部
バス回路（ＤＡＴＡ）に接続されそこにチャネルインタ
ーフェイスデバイスによって出力されるデータメツセー
ジに応動しデータメツセージが受信されるとデータメツ
セージのヘッダ部を部分毎に復号しもしデータメツセー
ジの行先きとして処理装置が指定されていればヘッダ部
が終了した時にデータメツセージを蓄えるべき付随した
処理装置メモリ内の位置を示すハードウェアアドレスを
直に発生するパターン一致回路と、処理装置のアドレス
バスとパターン一致回路とに接続されハードウェアアド
レスに応動してハードウェアアドレスを処理装置アドレ
スバスに直ちに印加して付随した処理装置メモリの指定
されたメモリ蓄積位置を駆動する駆動回路とを含み、駆
動回路が局部バス回路（ＤＡＴＡ　）及び処理装置のデ
ータバスにも接続されハード（１１） ウェアアドレスに応動してチャネルインターフェイスデ
バイスから局部バス回路（ＤＡＴＡ）に出力されるデー
タメツセージのデータ部を処理装置のデータバスを介し
て駆動されたメモリ蓄積位！へ直接蓄えるインターフェ
イス回路によって解決された。
発明の要約 本発明のチャネルインターフェイス回路はメツセージ操
作器として動作し、処理装置メモリとデータ通信チャネ
ルとの間で高速のインターフェイスを行う。通信チャネ
ルは発信源アドレス、行先きアドレス及び制御情報を指
定するヘッダ部を持ったデータメツセージを伝送する。
本発明のチャネルインターフェイス回路はプログラム可
能であり、データメツセージが受信された時そのヘッダ
部を動的に変換して、このデータメツセージを処理装置
メモリへ蓄えるか否かが決定される。この決定はヘッダ
部が受信されると直ちに行われる。もし、蓄えるべきデ
ータメツセージであ（２） ると、チャネルインターフェイス回路は直ちにヘッダ部
をハードウェアメモリアドレスに変換する。このアドレ
スは処理装置メモリの特定の位置を駆動するのに用いら
れる。データメツセージのデータ部はこのメモリ位置へ
直接入力され（Ｄ　Ｍ　Ａ　）　、適切なバッファポイ
ンタがリセットされる。データメツセージ全体が受信さ
れて処理装置メモリへ蓄積し終Ｘっだ時にのみ、チャネ
ルインターフェイス回路は割込み信号を発生して、デー
タメツセージ全体が処理装置メモリに蓄えられているこ
とを処理装置に知らせる。このように、本発明のチャネ
ルインターフェイス回路は付随する処理装置の処理とは
無関係に、メツセージの蓄積とリンク結合を含むデータ
受信のすべての仕事を行う。これによって処理装置の実
時間が節約され、通信チャネルと処理装置との間のデー
タ伝送速度も増加する。なぜなら処理装置がすべてのデ
ータメツセージをアクセスして、メツセージを蓄えるべ
きアドレス情報を与えるための遅正がないためである。
さらに、本発明のチャネルインターフェイス回路はプロ
グラム可能であり、またデータメツセージは発信源、行
先き、及び制御の情報を含んでいるため、該チャネルイ
ンターフェイス回路はある発信源からのデータメツセー
ジを１無視“することもでき、データメツセージの特殊
な扱いができるとともに、以下に述べる他の仕事も行う
。
第１図、第２図の詳細な説明 本発明のチャネルインターフェイス回路１００は、通信
チャネル１０１と、典型的な汎用処理装置２００及び処
理装置メモリ２０１との間で、第８図に示したように処
理装置２００のアドレスバス、データバス及び制御バス
を介してインターフェイスをとる働きをする。通信チャ
ネル１０１は発信源アドレス、行先アドレス及び制御情
報を指定するヘッダ部を持ったデータメツセージを伝送
する。チャネルインターフェイス回路１００は通信チヤ
ネル１０１を監視して、これらのデータメツセージの中
に処理装置メモリ２０１を行先としているものがあるか
否かを判定する。もしこれがあると、チャネルインター
フェイス回路１００は通信チャネル１０１から受信され
るデータメツセージを処理装置メモリ２０１に直接蓄え
、この時処理装置２００の処理を必要としない。
本発明のチャネルインターフェイス回路１００は通信チ
ャネルインターフェイス１０２を介して通信チャネル１
０１に接続されている。インターフェイス１０２は多く
の機能を持つが、それにはクロック回復、ビット回復、
及びフレーミング等が含まれている。通信チャネルイン
ターフェイス１０２は通信チャネル１０１で使われる信
号の形式に適合したものを用いれば良い。もし通信チャ
ネル１０１がアナログ信号を伝送するの・であれば通信
チャネルインターフェイスはデータモデム回路であり、
通信チャネル１０２によってデジタ（２） ルデータが伝送されるのであれば当業者には公知のデジ
タルインターフェイス回路となる。
本実施例では、通信チャネル１０１は直列データチャネ
ルであり、そこに現れるメツセージは通信チャネルイン
ターフェイス１０２によってビット単位で受信されるも
のと仮定する。よって、通信チャネルインターフェイス
１０２は通信チャネル１０１を伝送されるデジタルビッ
トを監視して、公知の方法でクロック信号を抽出する。
抽出されたクロック信号は通信チャネルインターフェイ
ス１０２からリードＣＬ　ＯＣＫを介してチャネルイン
ターフェイス回路１００内の状態制御器１０４に送られ
る。状態制御器１０４は、このクロック信号を変換して
、チャネルインターフェイス回路１００内の他の部分の
整合の取れた動作のために必要な種々のタイミング及び
制御信号全発生する。：□ 通信チャネルインターフェイス１０２は、通信チャネル
１０１からデジタルビットを受（ト）） 信すると、ビットを整形するとともに、直列データをデ
ータの並列表現である一連のバイト（又は他の適切な長
さのもの）に変換する。
１バイト分のデータが受信されると、通信チャネルイン
ターフェイス１０２からバスＤＡＴＡを介して、チャネ
ルインターフェイス回路１００の他の部分へ並列に出力
される。受信されたデータメツセージの各−々のデータ
部はバスＤＡＴＡからＤＭＡ転送装置１０８へ送られ、
データは一時的に処理装置メモリ２０１に蓄えられる。
誤りチェッカ この後、誤りチェッカ１０３がバスＤＡＴＡ上を伝送さ
れるビットを監視し、伝送誤りが含れていないか判定す
る。誤りチェッカ１０３は巡回欠長チェック回路又は当
業者には公知の他の誤り検出回路を含み、すでに受信さ
れたビットの和を累積する。データが正しく構成されて
いるためには、この和はデータメツセージの最後に送ら
れてくる（第４図）ＣＲＣ信号と一致しなければならな
い。このチェックの結果は、誤りチェッカ１０３からリ
ード５ＴＡＴＥを介して状態制御器１０４に送られ、受
信されたデータメツセージを処理装置メモリ２０１へ転
送するか否かを判定するだめの誤り状態表示として用い
られる。
ハードウェアアドレスの発生 プログラム可能パターン−数冊１０５は、バスＤＡＴＡ
に現れるデータメツセージのヘッダ部を監視して、この
データメツセージは処理装置メモリ２０１へ蓄えるべき
ものかどうか判定し、蓄えるべきものであればヘッダ部
を特定のハードウェアアドレスに変換する。
ハードウェアアドレスの選択は、データメツセージのヘ
ッダ部に含まれている発信源アドレス、行先きアドレス
、及び制御情報によって決定される。これは、データメ
ツセージのヘッダ部が通信チャネルインターフェイス１
０２からバスＤＡＴＡを介してバイト単位で印加される
時に行われる。ヘッダ部の各バイ□トがバスＤＡＴＡに
印加される時、状態制御器１０４は同時にバイト識別コ
ードをバスＢＣＯＣＫに印加する。プログラム可能パタ
ーン−数冊１０５のマルチプレクサ１１０は、バイトコ
ード及びヘッダバイトの両方を切り換えてアドレス−数
冊１１１へ印加する。−。
数冊１１１ではヘッダ部がバイト毎に複数←）の受は入
れ可能なヘッダパターンと比較される。このバイト毎の
比較の結果は、アドレス−数冊１１１からリードＤＩ乃
至Ｄｍを介してアンドゲート１２０−１乃至１２０−ｍ
に出力される。これらのアンドゲート１２０−１乃至１
２０−ｍは一致レジスタ１１２とともに、受は入れるべ
きヘッダパターンが受信されたか否かを示す。この−数
表示は一致レジスタ１１２からｍビットパターンとして
リード’ｌ’ＹＰＥ−１からＴＹＰＥ−ｍへ出力される
。
このパターンは、受信されたヘッダが、アドレス−数冊
１１１に蓄えられているｍヶの受は入れ可能なヘッダパ
ターンのうちのどれに（２） パターンはクラス符号器１０６へ送られ、ｍビットかに
ビットに変換されて、リードＣＬＡＳＳ−１乃至ＣＬＡ
ＳＳ　−ｋを介してＤＭＡ制御テーブル１０７へ送られ
る。この信号は２にケの可能な情報のクラスのうちのど
れが受信されたかを示している。ＤＭＡ制御テーブル１
０７は情報のクラスと、この情報を蓄えるべきハードウ
ェアアドレス位置との交互参照を含んでいる。クラス信
号がクラス符号器１０６からリードＣＬＡＳＳ−１乃至
ＣＬＡＳＳ−ｋによって受信されると、ＤＭＡ制御テー
ブル１０７はこのクラス表示をハードウェアアドレスに
変換し、ハスＤＭＡＡを介してＤＭＡ転送装置１０８に
出力する。データメツセージのヘッダ情報とアドレス−
数冊１１１に蓄えられているｍヶのヘッダパターンとの
間で少くとも１つの一致があると、オアゲート１１３で
一致表示信号が作られてリードＭＡＴＣＨｅ介して状態
制御器１０４へ送られ（２ｏ） る。状態制御器１０４はリード５ＴＡＴＥ上の予め定め
た誤り信号と、リード５ＡＴＥ上の一致信号とに応動し
、適切な時刻に付勢信号をリードＥＮＡＢＬＥに発生す
る。この信号によりＤＭＡ転送装置１０８は処理装置２
００に対して処理装置のデータ、アドレス、及び制御バ
スへのアクセスを要求する。処理装置２００によってア
クセスが許可されると、ＤＭＡ転送装置１０８はＤＭＡ
制御テーブル１０７から受信されたハードウェアアドレ
スと受信されたデータのデータ部（このデータの最初の
数ビットはＤＭＡ転送装置１０８に蓄えられている）と
を処理装置の適切なバスへ出力する。処理装置メモリ２
０１はこの処理装置バス上のアドレス、制御、及びデー
タ情報を受信し、データメツセージを指示されたハード
ウェア位置へ蓄える。メツセージ全体が蓄えられると、
ＤＭＡ転送装置１０８は割込み信号を発生して処理装置
の制御バスに印加し、処理装置２００に対してデータメ
ツセージが処理装置メモリ２０１に蓄えられたことを知
らせる。
本発明のチャネルインターフェイス回路１００において
、プログラム可能パターシー数冊１０５　（、アドレス
−数冊１１１、クラス符号器１０６、及びＤＭＡ制御テ
ーブル１０７）のメモリ素子はすべて一致を検出するた
めの変換情報を蓄えており、受信されたデータメツセー
ジが蓄えられるべき処理装置メモリ２０１のアドレスを
発生する。これらの装置は第１図及び第２図に示した処
理装置の制御、アドレス、及びデータバスを介して処理
装置２００によって初期化され、更新される。後述する
ように、処理装置２００はビットパターンをプログラム
可能パターン−数冊１０５（アドレス−数冊１１１、ク
ラス符号器１０６、及びＤＭＡ制御テーブル１０７）の
メモリへ書込み、発信源から受信されるべきデータメツ
セージの形を示すとともに、これらのデータメツセージ
を蓄えるべき処理装置メモリ２０１の場所を知らせる。
チャネルインターフェイスの能力 チャネルインターフェイス回路１００は通信チャネル１
０１を処理装置メモリ２０１と接続する機能を持つ。前
述のように、このインターフェイスの目的は通信チャネ
ル１０１から伝送されるデータメツセージの受信の監視
、復号、及び処理装置メモリ２０１への蓄積の仕事から
処理装置２００を解放することにある。チャネルインタ
ーフェイス回路１００は上記のようにこの仕事を行い、
データメツセージを受信し、このデータメツセージに含
まれるヘッダ情報に基づいてハードウェアアドレスを発
生し、次にこのハードウェアアドレスを用いて処理装置
メモリ２０１の特定のセグメントをアクセスし、そこに
データメツセージを蓄える。チャネルインターフェイス
回路１００はこの仕事を行う際、上のような一般的な説
明では明確でない別の機能を持っている。特に、通信チ
ャネル１０１には３つ（２３） のクラスのメツセージが現れる。これらは、専用メツセ
ージ、共同体メツセージ及び放送メツセージである。専
用メツセージは、特に処理装置２００に対して向けられ
たデータメツセージであり、処理装置メモリ２０１に蓄
積すべきものである。しかし、処理装置２００はある発
信源からのデータメツセージは六無視“したいこともあ
り、通信チャネル１０１に対する選択的受信も必要とな
る。この機能は、後述するようにチャネルインターフェ
イス１００に設けられている。この選択的受信は他の２
つのクラスのデータメツセージにも適用できる。共同体
メツセージは、そのデータメツセージに対して興味のあ
る処理装置のあるグループに対して送られるメツセージ
である。これらのデータメツセージでは、行先きアドレ
スは、−膜化されたアドレスであり、通信チャネル１０
″１に接続された処理装置のあるグループを示す。この
クラスのメツセージをさらに拡張したのが放送メツセー
ジであ（２４〕 す、通信チャネル１０１にアクセスできるすべての処理
装置へ送られる。チャネルインターフェイス回路１００
は、これら種々のメツセージの形を識別し、それぞれに
優先度を割当て、これらの処理装置メモリの種々の位置
に蓄えることができる。チャネルインターフェイス回路
１００のこれらの機能を示すためには、通信チャネル１
０１から受信されるデータメツセージの処理と、処理装
置メモリ２０１への蓄積について詳細に説明するのが都
合が良い。
テーブルへの書込み この議論を行うために、チャネルインターフェイス回路
１００に含まれる種々のテーブルへの書込みの説明から
始める。処理装置２００、処理装置メモリ２０１及びチ
ャネルインターフェイス回路２０１が第１図及び第２図
に示された処理装置バス（アドレスノ（ス、データバス
、及び制御バス）によって相互接続されているのは、当
業者においては標準的な構造である。処理装置２００、
処理装置メモリ２０１、及び付随する処理装置バスはす
べて当業者には公知の要素であり、このシステム内での
動作も公知である。第１図及び第２図から明らかなよう
に、チャネル・インターフェイス回路１００のプログラ
ム可能パターン−数冊１０５は、２つのメモリデバイス
、すなわちアドレス−数冊１１１、クラス符号器１０６
、及びＤＭＡ制御テーブル１０７を含んでおり、本実施
例ではこれらはすべてＲＡＭメモリを用いている。メモ
リデバイス１１１．１０６及び１０７は、それぞれ上記
のヘッダ一致と選択受信機能、クラス識別機能、及びア
ドレス発生機能のためのテーブルを含んでいる。これら
のテーブルの内容は、処理装置２００により、処理装置
の制御、アドレス及びデータバスを介して書込まれ維持
される。
特に処理装置２００は処理装置の制御及びアドレスバス
に適切な信号を印加することにより、メモリデバイス１
１１を付勢して処理装置のデータバスからのデータを受
信して蓄積させる。デコーダ１１４は処理装置のアドレ
ス及び制御ハスに接続され、これらのバスを監視して、
アドレス−数冊１１１ｆ：示すアドレス信号を検出する
とともに、処理装置２００がアドレス−数冊１１１にデ
ータを書込むことを指定する制御信号を検出する。これ
らの信号がそれぞれのバスに同時に現れると、デコーダ
１１４は適切な駆動信号をり−ドＳ　Ｅ　Ｌ　Ａ及びＷ
ｌｌｌへ印加する。リードＳＥＩ、への信号により、マ
ルチプレクサ１１０は処理装置アドレスバスをアドレス
−数冊１１１のアドレスリードに接続する。前述のり−
ドＷ１１１上の信号により、アドレス−数冊１１１は書
込み例勢モードになる。このようにして、処理装置２０
０は、それぞれ処理装置のアドレスバス及びデータバス
を介してアドレス−数冊１１１のアドレスリード及びデ
ータリードへ直接接続される。次に処理装置は、公知（
２７） の方法により適切なデータをアドレス−数冊１１１−＼
書込む。この動作が終了すると、処理装置２００けその
制御バスに適切な信号を印加し、これによってデコーダ
１１４は、リードＳ　Ｅ　Ｌ　Ａ及びＷｌｌｌから駆動
信号を除去する。これらの信号が除去されると、マルチ
プレクサ１１０は、チャネルインターフェイス回路１０
０の内部バスＤＡＴＡをアドレス−数冊１１１のアドレ
スリードに接続するとともに、メモリ書込み付勢リード
Ｗ１１１を消勢することによって新しい情報がアドレス
−数冊１１１へ書込まれることが防止される。
上記のメモリ書込み動作は、当業者には公知であり、ア
ドレス−数冊１１１の典型的な内容は第５図に示されて
いる。第５図で１アドレス“と記された左側の列はアド
レス−数冊１１１の特定のメモリ位置を示しており、ま
たゝゝＲＡＭの内容“と記した右側の列はアドレス−数
冊１１１内の対応するアドレス位置に蓄えられているデ
ータを示している。同（２Ｂ） 様の方法により、処理装置２００は、クラス符号器１０
６及びＤＭＡ制御テーブル１０７にもアクセスしてデー
タを書込むことができ、データの例をそれぞれ第６図及
び第７図に示Ｉ７ている。このデータとメモリデバイス
の使用法については、典型的なデータメツセージの処理
に関連して説明する。
通信チャネルインターフェイス チャネルインターフェイス回路１００内の通信チャネル
インターフェイス１０２は、通信チャネル１０１に直接
接続されており、そこに現れるデータメツセージを受信
する機能を持つ。前述のように、通信チャネル１０１は
デジタルデータメツセージを直列に伝送し、通信チャネ
ルインターフェイス１０２としては、当業者には公知の
適切なデジタルインターフェイス回路を用いることがで
きる。特に、Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　Ｍ
ａｇａｚｉｎｅ誌１９７９年６月７日号のＡｌａｎ　Ｊ
、Ｗｅｉｓｓｂｅｒｇｅｒ著の論文’１）ａｔａ　Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎｓ：Ｐａｒｔ　Ｔｈｒｅｅ“（
頁９８−１．０４　）には、典型的なチャネルインター
フェイス回路が示されている。この論文で述べられてい
る送受信回路は、通信チャネルインターフェイス１０２
を実現するのに用いることができる公知の回路である。
この回路は公知の方法で動作し、通信チャネル１０１に
現れる直列デジタルデータ信号を受信し、チャネルイン
ターフェイス回路１００で使うために信号を整形］〜、
これらデジタルデータ信号からクロック信号を抽出する
。デジタルデータメツセージから抽出されたクロック信
号は通信チャネルインターフェイス１０２によりリード
ＣＬ　ＯＣＫに印加され１前述のように、チャネルイン
ターフェイス・回路１００にタイミング及び制御信号を
供給するため状態制御器１０４で用いられる。
状態制御器 状態制御器１０４はリードＣＬＯＣＫ上のクロック信号
とリード５ＴＡＴＥ及びＭＡＴＣＨ上のフィードバック
信号を用いて、チャネルインターフエイス回路１００の
種々の要素の動作を制御するだめの論理回路である。状
態制御器１０４の実現方法を詳細に説明することは生産
的な事ではない。なぜなら、この回路の設計はチャネル
インターフェイス回路１０００種々の部分を実現するの
に選択された回路素子に大きく依存するためである。適
切に設計された状態制御器１０４の実現は、平均的な回
路設計者の技術範囲内のものであり、最も経済的な回路
要素を用いて設計することができる。同様に、誤りチェ
ッカ１０３も標準的な誤りチェッカ回路であり、受信さ
れたデータメツセージ内の伝送誤りを監視し、このチェ
ック動作の結果をリード５ＴＡＴＥから状態制御器１０
４に知らせる。
プログラム可能パターン−数冊 直列のデータメツセージが通信チャネルインターフェイ
ス１０２で受信されると、バスＤＡＴＡを介してプログ
ラム可能パターン−数冊１０５へ印加される。このデー
タメツセー（３１） ジは、第４図に示したようなデータメツセージ構造を持
ったものであると仮定している。
データメツセージのヘッダ部は通常、６バイトの発信源
アドレスと、６バイトの行先きアドレスと、メツセージ
の形を示す２バイトの制御情報とを含んでいる。データ
メツセージが処理装置２００宛てのものであるかを判定
し、もしそうであれば処理装置メモリ２０１のどこに蓄
えるべきかを、プログラム可能パターン−数冊１０５が
決定するのに用いるのはこのヘッダ情報である。データ
メツセージのデータ部は任意の長さであり、プログラム
可能パターン−数冊１０５にとっては不用である。従っ
てデータ部はバスＤＡＴＡを介してＤＭＡ転送装置１０
８に直接転送される。ヘッダの復号動作は通信チャネル
インターフェイス１０２がデータメツセージのヘッダ部
の最初のバイトの最初のビットを受信した時に開始され
、メツセージの開始を示すフレーム信号が作られる。状
態制御器１０４はこのフｃ３２） レーム信号に応動してリードＳＥＴを付勢し、これによ
りプログラム可能パターン−数冊１０５内の一致レジス
タ１１２がリセットされる。一致レジスタ１１２はｍビ
ットのレジスタであり、グー１’１２０−１乃至１２０
−ｍから出力される信号を蓄える。リードＳＥＴ上の信
号により、一致レジスタ１１２はリセットされ、従って
すべてのリードＴＹＰＥ−１乃至ＴＹＰＥ−ｍには論理
１の出力信号が現れる。これらのリードの各々はアンド
ゲート１２０−１乃至１２０−ｍのうちの対応するもの
の１つの入力端子に接続されており、この構成によって
メモリ機能を持つ。すなわち、リードＤ１乃至Ｄｍのい
ずれかに論理０信号が現れると、対応するアンドゲート
及び一致レジスタ１１２のビット位置の状態が論理０に
変化し、この状態は状態制御器１０４が再びリードＳＥ
Ｔに付勢信号を印加するまで継続する。この回路構成の
使用方法については、以下の説明で明らかになる。
ヘッダ一致 前記のように、データメツセージのヘッダ部は１４バイ
トの情報からなる。ただし、１バイトは８ビツトのデジ
タルデータであるものと仮定している。この時に問題と
なるのは、１４という数であり、これを２進数システム
で扱うのはめんどうである。そのため、プログラム可能
パターン−数冊１０５では、回路を簡単にするために１
６バイト（ヘッダ部の１４バイトとデータのはじめの２
バイト〕に対して動作するようにしている。データの２
バイトは無視することができ、復号は丁度ヘッダ部の１
４バイトに対して成される。
データメツセージが通信チャネル１０１から受信される
と、通信チャネルインターフェイス１０２はヘッダ部を
バイト単位でバスＤＡＴＡに出力する。状態制御器１０
４は、同時にバスＢＬＯＣＫにアドレスを発生し、これ
らによって１２ビツトのアドレスができる。
すなわちバスＤＡＴＡ上の８ビツト（１バイト〕とハス
ＢＬＯＣＫ上の４ビツトであり、これがマルチプレクサ
１１０を介してアドレス−数冊１１１に印加される。１
２ビツトのアドレスを必要とする理由は第５図に関連し
て述べる。第５図はアドレス−数冊１１１を示しており
、これはｎＸｍのＲＡＭメモリデバイスであり、ｎは上
記の１２ビツトに対応する。
説明のために、ｍは８であるものとする。従って、アド
レス−数冊１１１は４に×８のＲＡＭデバイス、あるい
はこれと等価となるＪ：うにデバイスを集めたものであ
る（４にのメモリ位置をアドレスするのに１２ビツトを
用いることができる）。第５図はアドレス−数冊１１１
０２つのセグメントを示しており、その１つはブロック
０と記され、他のものはブロック１５と記されている。
このブロック番号はデータメツセージのヘッダ部のバイ
トに７・１応し、前述のように、１６バイトがプログラ
ム可能パターン−数冊１０５で復号される。ヘッダ部の
各ハイドは８ビツトからなり、（３５） 第５図では位置と記された下に、示されている。これら
は、８ビツトのアトしスピットの２５６ケの可能な組合
ぜを示している。
動作中、１２ビツトのアドレスがアドレス−数冊１１１
に印加されるが、このうち４ビツトは状態制御器１０４
が、バスＢＬＯＣＫ’ｅ介してヘッダ内のバイト位置を
示しているものである。受信される最初のバイトはブロ
ック００００に対応し、その典型的なメモリの内容が第
５図ではこのブロックのメモリ位置０１１０１０００−
０１１０１．０１１について示されている。各アドレス
位置においてｍビット（この例では８ビツト）が蓄えら
れてオリ、これらのｍビットはｍヶの可能な一致の組合
せを示している。図示したアドレス位置では、ブロック
０の列Ｄ１では、メモリ位置 ０１１０１０１１にのみ１が蓄えられており、ヘッダの
このバイトによってこのメモリ位置が識別された時にの
み一致が生じることになる。
ヘッダ部の最初の２バイトは行先アドレスで（３６） あるため、列Ｄ１におけるこのビットパターンは、アド
レス０１１０１０１１によってアドレスされる処理装置
を行先きとするデ・−タメツセージのみが受は入れられ
るという条件を示している。これに対し、Ｄｍについて
みると、図示した４つのメモリ位置の全部に１が蓄えら
れている。これは、行先き０１．１０１０ｘｘ（××は
何でも良いことを示す）で指定された処理装置に送られ
た任意のメツセージは受は入れられることを示している
。これは典型的な共同体あるいは放送メツセージであり
、あるクラス又はグループに入っている任意の処理装置
はこのデータメツセージを受は入れる。
説明のために、ヘッダ部の最初のバイトが０１１０１０
０１であるものと仮定する。これは第１バイトであるた
め、状態制御器１０４けバスＢ　Ｌ　ＯＣＫに００００
を印加し、アドレス−数冊１１１はリードＤｉ−ＤｍＫ
対して、第５図のアドレス０１１０１００１に示したｍ
ビット（０１１１０００１）を出力する。特に、リード
ＤＩには論理０信号があり、これによってアンドゲート
１２０−１の出力は論理Ｏとなる。同様に、リードＤｍ
には論理１信号があり、これに」二ってアンドゲート１
２０−ｍは論理１信号を出力する。この時点で、状態制
御器１０４はリードＴ、ＯＡＤに付勢信号を発生し、こ
れによって一致レジスタ１１２は、アントゲ−ｉ’１２
０−１乃至１２０−ｍから出力されている信号を蓄える
。前述のように、この回路はメモリとして働き、ゲート
１２〇−１の例のように、一致の失敗（論理Ｏ）を記憶
する。
パターン一致・クラス符号化 状態制御器１０４は、ヘッダ部の一連のバイトの各々が
受信される度にバスＢ　Ｌ　ＯＣＫ上の信号を変化させ
、最後のバイト（１６番目のバイト）が受信されるまで
これを続目る。
第５図はヘッダ部の最後のバイト（ブロック１５ンの典
型的なテーブル内容について、アドレスビット０１１１
１０１０の部分を示している。前述のように、バイト０
０部分で一致組合せＤｌに不一致が生じており、一致レ
ジスタ１１２に蓄えられている論理０をこのバイトの一
致によって変化させることができない。
しかし、列Ｄｍにおける一致組合せｍは一致を示してお
り、また受信された他のバイトで不一致は生じていない
ものとすると、一致レジスタ１１２はこの位置において
論理１を蓄えたままとなり、−数組合せｍでは一致が成
功する。一致の表示は、オアゲート１１３及びリードＭ
ＡＴＣＨｅ介して状態制御器１０４に送出される。状態
制御器１０４は、リードＭＡＴＣＨによる一致表示に応
動してリードＲＥＡＤを付勢し、これによって一致レジ
スタの出力かり−Ｉ′″ＴＹＰＥ−１乃至ＴＹＰＥ−ｍ
からクラス符号器１０６に書込まれる。この、一致レジ
スタから出力されたデータは、いくつの一致がとれたか
ということと、どの一致がとれたかということを示して
いる。説明の（３９） ために、位置ｍのみで一致が取れたものとし、リードＴ
ＹＰＥ−１乃至ＴＹＰＥ−ｍには信号０００００００１
があるものと仮定する。第６図はクラス符号器１０６の
種々のアドレスにおけるテープ、ルの内容を示している
。クラス符号器１０６は優先符号器として動作し、一致
の数及び形をクラス表示に変換し、受信されたデータメ
ツセージが蓄えられるべき、メモリの２にの領域の１つ
、すなわち情報のクラスを指定する。クラス符号器１０
６はｍＸｋのＲＡＭによって実現され、説明のために、
ｋは５と仮定し、メツセージの３２ケのクラス、すなわ
ち２５　のクラスが識別できるものとする。前記のリー
ドＲＥＡＤ上の信号に応動し、クラス符号器１０６はメ
モリ位置 ｏｏｏｏｏｏｏｉに蓄えられているデータを出力する。
これは、この場合１０１０１である。このビットパター
ンはリードｃｒ、Ａｓｍ−１乃至ＣＬＡＳＳ−ｋからＤ
ＭＡ制御テーブル１０７へ印加される。
（４０） ハードウェアアドレス−ＤＭＡ制御テーブル第７図はＤ
ＭＡ制御テーブル１０７の典型的なテーブルの内容を示
しており、このテーブルはハードウェアアドレス発生器
として働き、そのアドレスリードに印加されるクラス表
示に応動してｔビットアドレスを出力する。
本実施例ではｔ＝８であり、１０１０１のクラス表示に
よって、ＤＭＡ制御テーブル１０７は８ビツトアドレス
１１０１１１００をバス［）ＭＡＡからＤＭＡ転送装置
１０８へ印加する。状態制御器１０４は、一致信号を受
信した時か、あるいはデータメツセージが終了ししかも
誤りのなかったことが誤りチェッカ１０３からリードＳ
、ＴＡＴＥから受信された時のいずれかにおいてリーｒ
ＥＮＡＢＬＥを付勢する。ＤＭＡの動作としては２つの
方法が可能である。１つはデータメツセージが受信され
るとすぐ蓄えるもので、プログラム可能パターン−数冊
１０５はヘッダ部の復号を完了しておりヘッダ部が受信
されるとアドレスが作られるために、これが可能である
。もう１つはデータメツセージ全体が受信された後で処
理装置メモリ２０１へ転送するものである。本説明では
、データメツセージは受信されると蓄えられるものと仮
定する。ＤＭＡ転送装置１０８はデータメツセージの初
期（ヘッダ）部分を内部バッファに蓄えており、ハード
ウェアアドレスもバスＤＭＡＡから受信している。よっ
てＤＭＡ転送装置１０８は処理装置の制御、アドレス、
及びデータバスに対してアクセスを要求し、処理装置２
００によって公知の方法によってアクセスが許可される
と、ＤＭＡ転送装置１０８は処理装置メモリ２０１の指
定された位置（１１０１１１００）を選択し、受信され
たデータメツセージをそこに蓄える。このデータ転送が
完了すると、ＤＭＡ制御テーブル１０７に蓄えられた情
報、及び場合によってはアドレス−数冊１１１及びクラ
ス符号器１０６に蓄えられたテーブル情報も更新しなけ
ればならない。これは前述のように処理装置２００によ
って行われる。別の更新の方法としては、ＤＭＡ転送装
置１０８がＤＭＡ制御テーブル１０７のデータを更新し
、今処理装置メモリ２０１に蓄えられたデータメツセー
ジに基づいて新しいデータの開始アドレスを設定するこ
ともできる。以上の説明では、ＤＭＡ転送装置１０８に
は多数の機能があることを仮定しており、これらの機能
は当業者には公知である。多数のこのようなりＭＡ転送
装置が市販されている。
このように、３つのメモリデバイス、すなわちアドレス
−散型１１１、クラス符号器１０６、及びＤＭＡ制御テ
ーブル１０７はプログラム可能なパターン一致の機能を
与え、これは従来技術では考えられなかったものである
。特に、アドレス−散型１１１はヘッダを瞬時に復号し
、通信チャネル１０１に伝送されたメツセージが処理装
置２００を行先きとするものであるか、また処理装置２
００がこのデータメツセージを発信しているデータ（４
３） 源からのこの形の通信全受信すべきであるかを判定する
。クラス符号器１０６は優先度又はクラスを受信された
データメツセージから決定し、最終的にＤＭＡ制御テー
ブル１０７が受信されたメツセージの形及び情報の発信
源に基づいてハードウェアアドレスを発生する。この処
理はすべてバイト即位で行われ、従ってヘッダ部が終了
すると、データを処理装置メモリ２０１へ蓄えるための
ハードウェアアドレスが直ちに得られる。処理装置２０
０はデータメツセージの全体が受信されるまで割込みを
受けることはない。
本発明について特定の実施例のみについて説明したが、
請求範囲の範囲内で種々の構造が可能である。ここで述
べた抽象的あるいは正確な実施例に限定するものではな
い。以上に述べた方式は、本発明の原理の応用を示して
いるにすぎない。当業者にとっては、本発明の精神と範
囲を逸脱することなく他の構成を考えることができる。
（４４、
【図面の簡単な説明】
第１図及び第２図は本発明のチャネルインターフェイス
回路を示す図、 第３図は第１図及び第２図を接続する方法を示す図、 第４図は典型的なデータメツセージの構造を示す図、 第５図乃至第７図は本発明のチャネルインターフェイス
回路の３つのＲＡＭメモリの典型的な内容を示す図、及
び 第８図はチャネルインターフェイス回路と処理装置及び
処理装置メモリの相互接続を示す図である。 〔主要部分の符号の説明〕 Ｄ　Ａ、　Ｔ　Ａ・・局部バス回路、 １０１・・・通信チャネル、 １０２・・チャネルインターフェイスデバイス、２００
・・・処理装置、 ２０１・・・処理装置メモリ、 １０５・・パターン一致回路、 １０８・・駆動回路、 １１１・・アドレス一致回路、 １２０−１乃至１２０−ｍ・・・一致レジスタ回路、 １０６・・・クラス符号化回路、 １０７・・ＤＭＡテーブル回路。 出　願　人：ウェスターン　エしクトリックカムｔ　ｅ
−、インコーポレーテツド ＦＩＧ、４ ヘッダ ア１９，７　　　　　ＦＩＧ、　５ ＦＩＧ、６ アドレス　　　　ＲＡＭの内容 ＦＩＧ、７ ＝１８８− アドレス　　　　　　肪Ｍの内容 ＭＡＡ

Claims (1)

  1. 【特許請求の範囲】 １、　データバス、アドレスバス及び制御バスを持つ処
    理装置及びこれに付随するメモリと、発信源、行先き及
    び制御部を持つヘッダを含むデータメツセージを伝送す
    る通信チャネルとの間のインターフェイスを行うための
    インターフェイス回路において、データメツセージを転
    送するだめの局部バス回路（例えばＤＡＴＡ＞′、 該通信チャネル（例えば１０１）及び該局部バス回路（
    例えばＤＡＴＡ）の両方に接続され該通信チャネル（例
    えば１０１〕に現れるデータメツセージに応動して受信
    されるデータメツセージを部分毎に該局部バス回路（例
    えばＤＡＴＡ）に出力するチャネルインターフェイスデ
    バイス（例えば１０２）、該局部バス回路（例えばＤＡ
    ＴＡ）に接続されそこに該チャネルインターフエ・イス
    デバイス（例えば１０２）によって出力されるデータメ
    ツセージに応動し、データメツセージが受信されると該
    データメツセージのヘッダ部を部分毎に復号し、もし該
    データメツセージの行先きとして該処理装置（例えば２
    ００）が指定されていればヘッダ部が終了した時に該デ
    ータメツセージを蓄えるべき該付随した処理装置メモリ
    （例えば２０１）内の位置を示すハードウェアアドレス
    を直ちに発生するだめのパターン−数回路（例えば１０
    ５　）、及び 該処理装置の該アドレスバスと該パターン一致回路（例
    えば１０５）とに接続され該ハードウェアアドレスに応
    動して該ハードウェアアドレスを該処理装置アドレスバ
    スに直ちに印加して該付随した処理装置メモリ（例えば
    ２０１）の指定されたメモリ蓄積位置を駆動する駆動回
    路（例えば１０８）とからなり、 該駆動回路（例えば１０８）が該局部バス回路（例えぼ
    ＤＡＴＡ）及び該処理装置の該データバスにも接続され
    該ハードウェアアドレスに応動して該チャネルインター
    フェイスデバイス（例えば１０２）から該局部ハス回路
    （例えばＤＡ、ＴＡ）に出力されるデータメツセージの
    データ部を該処理装置の該データバスを介して該駆動さ
    れたメモリ蓄積位置へ直接蓄えていることを特徴とする
    インターフェイス回路。 ２、特許請求の範囲第１項して従ったインターフェイス
    回路において、該パターン一致回路（例えば１０５が、 該チャネルインターフェイスデバイス （例えば１０２）に接続されデータメツセージのヘッダ
    部に応動し、ｍを整数とする時受信された該ヘッダ部を
    内部に蓄えられたｍ個の一致パターンと部分毎に比較し
    、該ヘッダ部とｍヶの一致パターンとの部分毎の対応を
    示す部分毎の一致表示信号を直ちに発生するアドレス−
    数回路（例えば１１１）からなることを特徴とするイン
    ターフェイス回路。 ３、　特許請求の範囲第２項に従ったインターフェイス
    回路において、該パターン一致回路（例えば１０５）が
    さらに、 該アドレス一致回路（例えば１１１）に接続され、該部
    分毎の一致表示信号に応動してｍヶの一致パターン比較
    の累積状態を示すｍビット一致和信号（例えば’ｐＹＰ
    Ｅ１−ＴＹＰＥｍ）　　を発生する一致レジスタ回路（
    例えば１２０−１乃至１２０，１１２）からなることを
    特徴とするインターフェイス回路。 ４、特許請求の範囲第３項に従ったインターフェイス回
    路において、該パターン一致回路（例えば１０５）がさ
    らに、 該一致レジスタ回路（例えば１２０−１乃至１２０　　
    ｍ、１１２）に接続され、該ｍピット一致和信号（例え
    ばＴＹＰＥＩ−ＴＹｒ”Ｅｍ　）に応動しデータメツセ
    ージを２にケの可能な情報のクラスの１つに分類するに
    ビットクラス信号（例えばＣＬ　Ａ　Ｓ　Ｓ　１−ＣＬ
    ＡＳＳｋ）　　を発生するクラス符号化回路（例えば１
    ０６）からなることを特徴とするインターフェイス回路
    。 ５、特許請求の範囲第４項に従ったインターフェイス回
    路において、該パターン一致回路（例えば１０５）がさ
    らに、 該クラス符号化回路（例えば１０６）に接続され該にビ
    ットクラス信号（例えばＣＬＡＳＳＩ−ＣＬＡＳＳｋ　
    ）に応動しテハードウエアアドレスを発生するＤＭＡテ
    ーブル回路（例えば１０７）からなることを特徴とする
    インターフェイス回路。 ６　特許請求の範囲第２項に従ったインターフェイス回
    路において、 該アドレス一致回路（例えば１１１）が該処理装置の該
    データ、アドレス及び制御バスに接続され、そこに現れ
    る信号に応動して該処理装置（例えば２００）によって
    決定された一致パターンを蓄えていることを特徴とする
    インターフェイス回路。 ７、　％許請求の範囲第４項に従ったインターフェイス
    回路において、 該クラス符号化回路（例えば１０６）が該処理装置の該
    データ、アドレス及び制御バスに接続され、そこに現れ
    る信号に応動して該処理装置（例えば２００）によって
    決定されたクラス変換情報を蓄えることを特徴とするイ
    ンターフェイス回路。 ８　特許請求の範囲第５項に従ったインターフェイス回
    路において、 該ＤＭＡテーブル回路（例えば１０７）が該処理装置の
    該データ、アドレス及び制御バスに接続され、そこに現
    れる信号に応動して該処理装置（例えば２００）によっ
    て決定されたハードウェアアドレス情報を蓄えることを
    特徴とするインターフ：Ｌイス回路。 ９、特許請求の範囲第１項に従ったインターフェイス回
    路において、 該チャネルインターフェイスデバイス （例えば１０２）がデータメツセージをバイト毎に処理
    することを特徴とするインターフェイス回路。 ｐ　特許請求の範囲第４項に従ったインターフェイス回
    路において、チャネルインターフェイス回路（例えば１
    ００ンが、 該チャネルに接続された状態制御器（例えば１０４）、
    及び インターフェイスデバイス（例えば１０２）及びパター
    ン一致回路（例えば１０５）とを含み、 該インターフェイスデバイス（例えば １０２）に応動してヘッダ部のどのバイトが該チャネル
    インターフェイスデバイス（例えば１０２）によって最
    後に受信されたかを示すブロックアドレス信号（例えば
    ＢＬＯＣＫ　）’ｉｌ−発生していることを特徴とする
    インターフェイス回路。 １１、特許請求の範囲第２又は第１０項に従ったインタ
    ーフェイス回路において、 該パターン一致回路（例えば１０５）が該ブロックアド
    レス信号（例えばＢＬＯＣＫ）に応動し該ヘッダの最後
    に受信されたバイトを、該アドレス一致回路（例えば１
    １１）に蓄えられたｍヶの一致パターンの各々の対応す
    るバイトと同時に比較することを特徴とするインターフ
    ェイス回路。
JP57106251A 1981-06-22 1982-06-22 インタ−フエイス回路 Granted JPS5810236A (ja)

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