JPH0578861B2 - - Google Patents
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- JPH0578861B2 JPH0578861B2 JP17037586A JP17037586A JPH0578861B2 JP H0578861 B2 JPH0578861 B2 JP H0578861B2 JP 17037586 A JP17037586 A JP 17037586A JP 17037586 A JP17037586 A JP 17037586A JP H0578861 B2 JPH0578861 B2 JP H0578861B2
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- 230000003213 activating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔概要〕
データの遣り取りを行う複数モジユール間の共
通バス上でのアドレス指定方式であつて、モジユ
ール固有のアドレスを共通バスを構成するアドレ
スフイールド上に送出し、その処理が同時に１つ
のアドレス指定しか出来ないため、共通バスの占
有回数及び時間が多くなつていたことを解決する
ため、共通バスのアドレスフイールドに、2n組の
情報送出先のモジユール群を指定するｎビツトの
オフセツトフイールドと、該オフセツトフイール
ドで指定したモジユール群の中のｍ個のモジユー
ルをビツト対応で指定するｍビツトのアドレスベ
クタフイールドとを設けることにより、バスの占
有回数を減らし、且つ処理時間を短縮することが
可能となる。
通バス上でのアドレス指定方式であつて、モジユ
ール固有のアドレスを共通バスを構成するアドレ
スフイールド上に送出し、その処理が同時に１つ
のアドレス指定しか出来ないため、共通バスの占
有回数及び時間が多くなつていたことを解決する
ため、共通バスのアドレスフイールドに、2n組の
情報送出先のモジユール群を指定するｎビツトの
オフセツトフイールドと、該オフセツトフイール
ドで指定したモジユール群の中のｍ個のモジユー
ルをビツト対応で指定するｍビツトのアドレスベ
クタフイールドとを設けることにより、バスの占
有回数を減らし、且つ処理時間を短縮することが
可能となる。
本発明は、データの遣り取りを行う複数モジユ
ール間の共通バス上でのアドレス指定回路に関す
る。
ール間の共通バス上でのアドレス指定回路に関す
る。
データ処理等の分野では装置内に共通バスを設
け、複数のモジユールを結合させてデータ転送を
行うことにより、結合性の高い装置を実現する手
段が用いられている。
け、複数のモジユールを結合させてデータ転送を
行うことにより、結合性の高い装置を実現する手
段が用いられている。
この場合、データ或いは情報を送出するモジユ
ールは、共通バス上に受取り側のモジユールのア
ドレス等を送出するが、同一情報を複数モジユー
ルに送出する場合には、バスの占有回数が少なく
しかもその処理時間が短いことが必要となる。
ールは、共通バス上に受取り側のモジユールのア
ドレス等を送出するが、同一情報を複数モジユー
ルに送出する場合には、バスの占有回数が少なく
しかもその処理時間が短いことが必要となる。
第４図は従来例を説明するブロツク図を示す。
第４図は交換可能な機能単位である複数のモジ
ユール１（０）〜１(n)と、そのモジユール１
（０）〜１(n)間を接続し、モジユール１（０）〜
１(n)間の情報を伝達する共通バス１とからなつて
いる。
ユール１（０）〜１(n)と、そのモジユール１
（０）〜１(n)間を接続し、モジユール１（０）〜
１(n)間の情報を伝達する共通バス１とからなつて
いる。
又、共通バス１は各モジユール１（０）〜１(n)
が有する固有アドレスを運ぶアドレスフイールド
１１と、遣り取りされるデータを運ぶデータフイ
ールド１２とを備えている。
が有する固有アドレスを運ぶアドレスフイールド
１１と、遣り取りされるデータを運ぶデータフイ
ールド１２とを備えている。
従来の方式で複数のモジユール１（０）〜１(n)
を指定する場合、その１つの方法としてアドレス
フイールド１１上にある決められた値が送出され
た場合には、関連した全てのモジユール１（０）
〜１(n)が共通バス１上のデータを取込む方法が実
施されている。
を指定する場合、その１つの方法としてアドレス
フイールド１１上にある決められた値が送出され
た場合には、関連した全てのモジユール１（０）
〜１(n)が共通バス１上のデータを取込む方法が実
施されている。
即ち、上述の従来方式では、送出側モジユール
１（０）〜１(n)から予めそのシステムで定められ
たモジユール１（０）〜１(n)群の同時指定は可能
であるが、指定されたモジユール群の中の任意の
モジユールの選択指定を、同時に行うことは不可
能であつた。
１（０）〜１(n)から予めそのシステムで定められ
たモジユール１（０）〜１(n)群の同時指定は可能
であるが、指定されたモジユール群の中の任意の
モジユールの選択指定を、同時に行うことは不可
能であつた。
そのため、上記のような指定されたモジユール
群の中の任意のモジユールの選択指定が必要な場
合は、その処理時間がながくなり、更にその処理
のために共通バス１を長時間占有することとなつ
ていた。
群の中の任意のモジユールの選択指定が必要な場
合は、その処理時間がながくなり、更にその処理
のために共通バス１を長時間占有することとなつ
ていた。
第１図は本発明の原理を説明するブロツク図を
示す。
示す。
第１図に示す原理ブロツク図はモジユール１(i)
内の構成概要と、共通バス１との関連を示し、そ
の構成は、 アドレスフイールド１１に2n組の情報送出先モ
ジユール群を指定するｎビツトのオフセツトフイ
ールド１１１と、 オフセツトフイールド１１１で指定された該モ
ジユール群の中のｍ個のモジユールをビツト対応
で指定するｍビツトのアドレスベクタフイールド
１１２とからなるアドレスフイールド１１及びデ
ータを転送するビツトフイールド１２とを有する
共通バス１と、 所定ビツトのアドレスを発生するアドレスレジ
スタ３と、 アドレスレジスタ３から送出される上位複数ビ
ツト３１と、オフセツトフイールド１１１の内容
とを比較する比較手段（比較回路）４と、 アドレスレジスタ３から送出される下位ｍビツ
ト３２をデコードしてｍ本の出力信号の中の所定
のデコード信号５１をアクテイブにするデコード
手段（デコード回路）５と、 アドレスベクタフイールド１１２の内容に対応
するデコード手段（デコード回路）５との出力５
１がアクテイブでしかも比較手段（比較回路）４
の出力４１がアクテイブの場合、当該モジユール
がアドレス指定されたことを表すセレクト信号６
１をアクテイブにするチエツク手段（チエツク回
路）６とを具備するモジユール１(i)とから構成さ
れている。
内の構成概要と、共通バス１との関連を示し、そ
の構成は、 アドレスフイールド１１に2n組の情報送出先モ
ジユール群を指定するｎビツトのオフセツトフイ
ールド１１１と、 オフセツトフイールド１１１で指定された該モ
ジユール群の中のｍ個のモジユールをビツト対応
で指定するｍビツトのアドレスベクタフイールド
１１２とからなるアドレスフイールド１１及びデ
ータを転送するビツトフイールド１２とを有する
共通バス１と、 所定ビツトのアドレスを発生するアドレスレジ
スタ３と、 アドレスレジスタ３から送出される上位複数ビ
ツト３１と、オフセツトフイールド１１１の内容
とを比較する比較手段（比較回路）４と、 アドレスレジスタ３から送出される下位ｍビツ
ト３２をデコードしてｍ本の出力信号の中の所定
のデコード信号５１をアクテイブにするデコード
手段（デコード回路）５と、 アドレスベクタフイールド１１２の内容に対応
するデコード手段（デコード回路）５との出力５
１がアクテイブでしかも比較手段（比較回路）４
の出力４１がアクテイブの場合、当該モジユール
がアドレス指定されたことを表すセレクト信号６
１をアクテイブにするチエツク手段（チエツク回
路）６とを具備するモジユール１(i)とから構成さ
れている。
共通バス１に2n組のモジユール群を同時指定す
るオフセツトフイールド１１１と、指定された複
数モジユール群の中の複数モジユール（最大ｍ個
を選択可能）を任意に選択指定するアドレスベク
タフイールド１１２とからなるアドレスフイール
ド１１を構成し、このオフセツトフイールド１１
１とアドレスベクタフイールド１１２を通じて送
られるアドレス指定を有効化する手段として、該
モジユール内のアドレスレジスタ３の上位ビツト
３２と、該アドレスフイールド１１の上記オフセ
ツトフイールド１１１とを比較する比較手段（比
較回路）４と、該アドレスレジスタ３から送出さ
れている下位の複数ビツト３２をデコードしたデ
コード信号５１と、該アドレスフイールド１１の
上記アドレスベクタフイールド１１２の各ビツト
とをビツト対応で論理積をとるAND６２(1)〜
AND６２(m)と、上記比較手段４の出力がアクテ
イブで、上記論理積手段AND６２(1)〜AND６２
(m)の内の１つが選択されたとき、当該モジユール
がアドレス指定されたことを示すセレクト信号６
１をアクテイブにするチエツク手段（チエツク回
路）６を各モジユール内に設け、（ｎ＋ｍ）本の
信号線で2n×ｍ個の範囲のモジユールのアドレス
指定と、更に最大ｍ個のモジユールの同時指定が
可能となることにより、アドレス指定処理時間が
短縮され、共通バスの占有回数及び時間の減少が
可能となる。
るオフセツトフイールド１１１と、指定された複
数モジユール群の中の複数モジユール（最大ｍ個
を選択可能）を任意に選択指定するアドレスベク
タフイールド１１２とからなるアドレスフイール
ド１１を構成し、このオフセツトフイールド１１
１とアドレスベクタフイールド１１２を通じて送
られるアドレス指定を有効化する手段として、該
モジユール内のアドレスレジスタ３の上位ビツト
３２と、該アドレスフイールド１１の上記オフセ
ツトフイールド１１１とを比較する比較手段（比
較回路）４と、該アドレスレジスタ３から送出さ
れている下位の複数ビツト３２をデコードしたデ
コード信号５１と、該アドレスフイールド１１の
上記アドレスベクタフイールド１１２の各ビツト
とをビツト対応で論理積をとるAND６２(1)〜
AND６２(m)と、上記比較手段４の出力がアクテ
イブで、上記論理積手段AND６２(1)〜AND６２
(m)の内の１つが選択されたとき、当該モジユール
がアドレス指定されたことを示すセレクト信号６
１をアクテイブにするチエツク手段（チエツク回
路）６を各モジユール内に設け、（ｎ＋ｍ）本の
信号線で2n×ｍ個の範囲のモジユールのアドレス
指定と、更に最大ｍ個のモジユールの同時指定が
可能となることにより、アドレス指定処理時間が
短縮され、共通バスの占有回数及び時間の減少が
可能となる。
以下本発明の要旨を第２図、第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明の実施例を説明するブロツク
図、第３図は本発明の実施例におけるモジユール
指定状況を説明する図をそれぞれ示す。尚、全図
を通じて同一符号は同一対象物を示す。
図、第３図は本発明の実施例におけるモジユール
指定状況を説明する図をそれぞれ示す。尚、全図
を通じて同一符号は同一対象物を示す。
先ず、各モジユール(i)に設けられているアドレ
スレジスタ３は、前述のように、ｎ＋Log2mビ
ツトで構成されており、各モジユール(i)の固有な
アドレスが設定されている。
スレジスタ３は、前述のように、ｎ＋Log2mビ
ツトで構成されており、各モジユール(i)の固有な
アドレスが設定されている。
又、アドレスバス１１は、ｎビツトのオフセツ
トフイールド１１１と、ｍビツトのアドレスベク
タフイールド１１２とから構成されている。
トフイールド１１１と、ｍビツトのアドレスベク
タフイールド１１２とから構成されている。
そこで、他のモジユール(j)から送出されてきた
アドレスは、該アドレスフイールド１１の内、上
記オフセツトフイールド１１１と、各モジユール
(i)のアドレスレジスタ３の上記ｎビツト３１とが
比較回路４で比較され、一致信号４１が出力され
ることにより、該モジユール(i)が2n個のモジユー
ル群の一つの群として選択され、本発明のチエツ
ク回路６に出力される。
アドレスは、該アドレスフイールド１１の内、上
記オフセツトフイールド１１１と、各モジユール
(i)のアドレスレジスタ３の上記ｎビツト３１とが
比較回路４で比較され、一致信号４１が出力され
ることにより、該モジユール(i)が2n個のモジユー
ル群の一つの群として選択され、本発明のチエツ
ク回路６に出力される。
本実施例のモジユール１(i)におけるチエツク回
路６は、アドレスベクタフイールド１１２で指定
するビツト対応のアドレス数（本実施例ではｍ個
とする）に対応する数設置されており、アドレス
ベクタフイールド１１２からの各ビツトとデコー
ド回路５からの出力信号５１との論理積を取る
AND６２(1)〜AND６２(m)と、 各AND６２(1)〜AND６２(m)の出力の論理和を
取るOR６３と、 比較回路４の出力信号４１と、OR６３の出力
との論理積を取るAND６４とから構成されてい
る。
路６は、アドレスベクタフイールド１１２で指定
するビツト対応のアドレス数（本実施例ではｍ個
とする）に対応する数設置されており、アドレス
ベクタフイールド１１２からの各ビツトとデコー
ド回路５からの出力信号５１との論理積を取る
AND６２(1)〜AND６２(m)と、 各AND６２(1)〜AND６２(m)の出力の論理和を
取るOR６３と、 比較回路４の出力信号４１と、OR６３の出力
との論理積を取るAND６４とから構成されてい
る。
アドレスレジスタ３は（ｎ＋Log2m）ビツト
のレジスタであり、各モジユール１(i)の固有アド
レスが格納されている。
のレジスタであり、各モジユール１(i)の固有アド
レスが格納されている。
このアドレスの上位ｎビツト３１は比較回路４
へ送出され、オフセツトフイールド１１１のアド
レス内容と比較され、条件が一致するとコンペア
信号４１がアクテイブとなり、チエツク回路６内
AND６４の一方の入力端子に送出される。
へ送出され、オフセツトフイールド１１１のアド
レス内容と比較され、条件が一致するとコンペア
信号４１がアクテイブとなり、チエツク回路６内
AND６４の一方の入力端子に送出される。
又、アドレスレジスタ３の下位Log2mビツト
３２はデコード回路５に送出され、ｍ本のデコー
ド信号５１の内、１本がアクテイブとなりチエツ
ク回路６の対応するAND６２(1)〜AND６２(m)の
入力端子に送出される。
３２はデコード回路５に送出され、ｍ本のデコー
ド信号５１の内、１本がアクテイブとなりチエツ
ク回路６の対応するAND６２(1)〜AND６２(m)の
入力端子に送出される。
例えば、AND６２(1)に入力するデコード信号
５１(1)がアクテイブとなり、これに対応するアド
レスベクタフイールド１１２のビツト１１２(1)が
アクテイブで、上記比較回路４からのコンペア信
号４１がアクテイブで、前述のように、当該モジ
ユール(i)が2n個のモジユール群の一つの群として
選択されいた場合、当該モジユール(i)は、該2n個
のモジユール群であつて、且つ、上記アドレスフ
イールド１１のオフセツトフイールド１１２が指
定したモジユール(i)であることを表すセレクト信
号６１がアクテイブとなる。
５１(1)がアクテイブとなり、これに対応するアド
レスベクタフイールド１１２のビツト１１２(1)が
アクテイブで、上記比較回路４からのコンペア信
号４１がアクテイブで、前述のように、当該モジ
ユール(i)が2n個のモジユール群の一つの群として
選択されいた場合、当該モジユール(i)は、該2n個
のモジユール群であつて、且つ、上記アドレスフ
イールド１１のオフセツトフイールド１１２が指
定したモジユール(i)であることを表すセレクト信
号６１がアクテイブとなる。
即ち、アドレスフイールド１１のオフセツトフ
イールド１１１で、（2n×ｍ）個で構成されるモ
ジユールの内、2n個のモジユール群の一つが選択
され、該アドレスフイールド１１のアドレスベク
タフイールド（ｍビツトで構成されている）１１
２で、該選択されているモジユール群の内の一つ
のモジユールが選択されることで、本発明の所期
の目的である指定されたモジユール群の中の任意
のモジユールを、最大ｍ個、同時に選択する（こ
の場合、該ｍビツトからなるアドレスベクタフイ
ールド１１２を、全て、アクテイブする）ことが
できる。
イールド１１１で、（2n×ｍ）個で構成されるモ
ジユールの内、2n個のモジユール群の一つが選択
され、該アドレスフイールド１１のアドレスベク
タフイールド（ｍビツトで構成されている）１１
２で、該選択されているモジユール群の内の一つ
のモジユールが選択されることで、本発明の所期
の目的である指定されたモジユール群の中の任意
のモジユールを、最大ｍ個、同時に選択する（こ
の場合、該ｍビツトからなるアドレスベクタフイ
ールド１１２を、全て、アクテイブする）ことが
できる。
第３図は、上記モジユール１(i)の指定・選択の
状況を示した図である。
状況を示した図である。
先ず、第図３Ａは、ｎ＋ｍビツトのアドレスフ
イールド１１で選択することができる当該共通バ
ス１に接続されているモジユールの数を示してお
り、図示されている如くに、2n×ｍ個である。
イールド１１で選択することができる当該共通バ
ス１に接続されているモジユールの数を示してお
り、図示されている如くに、2n×ｍ個である。
即ち、ｍ個からなるモジユール群が2n個あるこ
とになる。
とになる。
あるモジユール(j)から送出されるアドレスフイ
ールド１１のｎビツトからなるオフセツトフイー
ルド１１１に基づいて、上記2n×ｍ個で構成され
るモジユールの内、該オフセツトフイールド１１
１が指示するモジユール群（前述のように、ｍ個
からなる）が選択される。この選択は、第２図の
比較回路４で、各モジユール(i)のアドレスレジス
タ３の上位のｎビツトと、該アドレスフイールド
１１のｎビツトが比較され、一致信号４１が得ら
れることで行われる。第３図Ｂは、該ｍ個からな
るモジユール群が選択された状況を示している。
ールド１１のｎビツトからなるオフセツトフイー
ルド１１１に基づいて、上記2n×ｍ個で構成され
るモジユールの内、該オフセツトフイールド１１
１が指示するモジユール群（前述のように、ｍ個
からなる）が選択される。この選択は、第２図の
比較回路４で、各モジユール(i)のアドレスレジス
タ３の上位のｎビツトと、該アドレスフイールド
１１のｎビツトが比較され、一致信号４１が得ら
れることで行われる。第３図Ｂは、該ｍ個からな
るモジユール群が選択された状況を示している。
次に、該アドレスフイールド１１の中のアドレ
スベクタフイールド１１２のｍビツトで、上記ｍ
個からなるモジユール群の一つ一つが、最大ｍ個
（該ｍビツトを、全てアクテイブにしたとき）、同
時に選択される。第３図ｃは、上記最大ｍ個のモ
ジユールが選択された場合を示している。このモ
ジユール選択は、第２図のチエツク回路６におい
て、上記比較回路４からの一致信号４１が得ら
れ、AND６４の一方の入力がアクテイブになつ
ている時、上記アドレスベクタフイールド１１２
のｍビツトがアクテイブになつているビツトに対
応するAND６２(1)〜AND６２(m)の一つ一つが、
それぞれのモジユールのアドレスレジスタ３の下
位のｍビツトをデコードして得られているデコー
ド信号５１と一致のとれた時にアクテイブになる
ことにより、最大ｍ個のモジユールが同時に選択
されることになる。
スベクタフイールド１１２のｍビツトで、上記ｍ
個からなるモジユール群の一つ一つが、最大ｍ個
（該ｍビツトを、全てアクテイブにしたとき）、同
時に選択される。第３図ｃは、上記最大ｍ個のモ
ジユールが選択された場合を示している。このモ
ジユール選択は、第２図のチエツク回路６におい
て、上記比較回路４からの一致信号４１が得ら
れ、AND６４の一方の入力がアクテイブになつ
ている時、上記アドレスベクタフイールド１１２
のｍビツトがアクテイブになつているビツトに対
応するAND６２(1)〜AND６２(m)の一つ一つが、
それぞれのモジユールのアドレスレジスタ３の下
位のｍビツトをデコードして得られているデコー
ド信号５１と一致のとれた時にアクテイブになる
ことにより、最大ｍ個のモジユールが同時に選択
されることになる。
上記のようにして、（ｎ＋ｍ）本の信号線で構
成されるアドレスフイールド１１で、（2n×ｍ）
個の範囲のモジユールに対するアドレス指定がで
き、更に、最大、ｍ個の任意のモジユールを同時
に指定することが可能になる。
成されるアドレスフイールド１１で、（2n×ｍ）
個の範囲のモジユールに対するアドレス指定がで
き、更に、最大、ｍ個の任意のモジユールを同時
に指定することが可能になる。
以上のような本発明によれば、アドレス指定処
理時間が短縮され、１つのアドレス指定処理によ
る共通バスの占有時間を減少出来ると言う効果が
ある。
理時間が短縮され、１つのアドレス指定処理によ
る共通バスの占有時間を減少出来ると言う効果が
ある。
第１図は本発明の原理を説明するブロツク図、
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例におけるモジユール指定
状況を説明する図、第４図は従来例を説明するブ
ロツク図、をそれぞれ示す。 図において、１（０）〜１(i)〜１(n)はモジユー
ル、３はアドレスレジスタ、４は比較回路、５は
デコード回路、６はチエツク回路、６２(1)〜６２
(m)，６４はAND、６３はOR、をそれぞれ示す。
第２図は本発明の実施例を説明するブロツク図、
第３図は本発明の実施例におけるモジユール指定
状況を説明する図、第４図は従来例を説明するブ
ロツク図、をそれぞれ示す。 図において、１（０）〜１(i)〜１(n)はモジユー
ル、３はアドレスレジスタ、４は比較回路、５は
デコード回路、６はチエツク回路、６２(1)〜６２
(m)，６４はAND、６３はOR、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 複数モジユールを結合する共通バス（１１，
１２）上で情報交換を行う時、所定モジユール１
(i)を指定するアドレスフイールド（１１）を備え
ると共に、前記複数モジユールのそれぞれが異な
つた固有アドレスを有するデータ処理システムに
おいて、 前記アドレスフイールド（１１）に2n組の情報
送出先モジユール群を指定するｎビツトのオフセ
ツトフイールド（１１１）と、 前記オフセツトフイールド（１１１）で指定さ
れた該モジユール群の中のｍ個のモジユールをビ
ツト対応で指定するｍビツトのアドレスベクタフ
イールド（１１２）とを設け、 更に、各モジユール内に、ｎ＋Log2mビツト
のアドレスを発生するアドレスレジスタ３と、 前記アドレスレジスタ３から送出される上位ｎ
ビツト（３１）と、前記オフセツトフイールド
（１１１）の内容とを比較する比較手段４と、 前記アドレスレジスタ３から送出される下位の
Log2mビツト（３２）をデコードして、ｍ本の
出力信号の中の所定のデコード信号（５１）をア
クテイブにするデコード手段５と、 前記ｍビツトからなるアドレスベクタフイール
ド（１１２）の内容に対応する前記デコード手段
５の出力（５１）がアクテイブで、しかも前記比
較手段４の出力（４１）がアクテイブの場合、当
該モジユール（１(i)）がアドレス指定されたこと
を表すセレクト信号（６１）をアクテイブにする
チエツク手段６とを設け、 前記アドレスフイールド（１１）を有する前記
共通バス（１１，１２）に接続される複数のモジ
ユールのアドレス指定に当たつて、前記オフセツ
トフイールド（１１１）で、上記2n組のモジユー
ル群の中から、所定のモジユール群を選択し、前
記アドレスベクタフイールド（１１２）で、該選
択されたモジユール群の中の、任意のモジユール
を、最大ｍ個選択して、同時に複数のモジユール
のアドレス指定を行うことを特徴とする共通バス
アドレス指定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037586A JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037586A JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326752A JPS6326752A (ja) | 1988-02-04 |
| JPH0578861B2 true JPH0578861B2 (ja) | 1993-10-29 |
Family
ID=15903771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17037586A Granted JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326752A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3525771B2 (ja) * | 1998-11-30 | 2004-05-10 | 日本電気株式会社 | バス・スヌープ制御回路 |
-
1986
- 1986-07-18 JP JP17037586A patent/JPS6326752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326752A (ja) | 1988-02-04 |
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