JPH06259352A

JPH06259352A - データ端末装置を通信回路網に接続する装置

Info

Publication number: JPH06259352A
Application number: JP5335288A
Authority: JP
Inventors: Dale R Chamberlain; ディル・ロバート・チャンバーレイン; Joseph K Lee; ヨセフ・キンマン・リー; David W Lowther; ディビッド・ウィリアム・ロウザー; Gregory A Mirek; グレゴリィ・アンソニィ・ミレック; Vernon R Norman; バーモン・ロバーツ・ノーマン; Lee A Sendelbach; リー・アントン・センデルバッハ; Scott Tippens; スコット・チッピンズ; Anthony D Walker; アンソニィ・ジーン・ウォーカー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-03-01
Filing date: 1993-12-28
Publication date: 1994-09-16
Anticipated expiration: 2011-01-10
Also published as: JPH081623B2; US5537623A

Abstract

(57)【要約】【目的】本発明の目的は、従来可能であったよりも更
に効率的なアドレス識別機能を達成することである。【構成】コンピュータ、ワークステーション等をＬＡ
Ｎに接続する回路網インターフェイス装置は、受け取ら
れたフレームのアドレス・フィールドのアドレスの第１
部分の選択されたビットがこの装置に記憶されているビ
ットと一致したか否かの結果を示す装置を含み、そして
インデックスＲＡＭの或る特定なアドレスに記憶されて
いるコード・ワードの少なくとも一つのビットは予定の
ステートにセットされている。インデックスＲＡＭの特
定なアドレスは、受け取られたフレームのアドレスの第
２部分によりアクセスされる。識別されるアドレスのレ
ンジは、この装置に結合される内容アドレス・メモリに
より拡張される。内容アドレス・メモリは、入力アドレ
ス及びこれの内容とを並列的に比較し、そして一致を検
出すると一致信号を出力する。プログラマブル制御レジ
スタが、内容アドレス・メモリ若しくは装置を付勢若し
くは滅勢するために使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ端末装置（ＤＴ
Ｅ）を通信回路網にインターフェイスする装置に関す
る。更に具体的にいうならば、本発明は、回路網のフレ
ームがその宛先に到達したか否かを調べるためにデータ
端末装置において処理される速度及びアドレスの数を改
善する回路配列に関する。

【０００２】

【従来の技術】例えばコンピュータ、ワード・プロセッ
サ等のデータ端末装置を相互接続するためのローカル・
エリア・ネット・ワーク（ＬＡＮ）は周知である。標準
的なＬＡＮは、複数個のデータ端末装置を相互接続する
ための伝送媒体を含む。アダプタとも呼ばれるネットワ
ーク・インターフェイス・カードがデータ端末装置のそ
れぞれに装着されそして各データ端末装置を伝送媒体に
結合する。このアダプタは、データ端末装置（ステーシ
ョンとも呼ばれる）がメッセージを交換するのに必要な
機能を達成する。

【０００３】アダプタは、各メッセージをフレームに組
み込み、そしてこのフレームが伝送媒体に伝送される。
各フレームは宛先アドレスを含み、そしてこのアドレス
に受信ステーションの識別コードが挿入される。アダプ
タが行う多くの機能のうちの一つがアドレス識別機能
（ＡＲＦ）である。アダプタは、アドレス識別機能を用
いてフレームがその宛先に到達したか否かを調べる。ア
ドレス識別機能を最も簡単に実現する方法は、これ自身
に割り当てられたアドレスを入来する宛先アドレスと比
較する回路をアダプタに設けることである。もしも両ア
ドレスが一致すると、フレームがコピーされる。もしも
両アドレスが一致しないならば、フレームはコピーされ
ない。アドレス識別機能は通常ＶＬＳＩチップの一部分
として組み込まれる。チップに組み込まれる機能が非常
に多いので、チップのスペース（表面積）が貴重にな
る。この結果これに割り当てられる表面積が小さくな
り、或る制限された数の（通常２）比較的短い（２バイ
ト以下）アドレスのみを識別する回路しか組み込むこと
が出来なくなる。これの代わりに、アドレス識別機能に
対して大きなスペースを割り当てると、今度は他の機能
に割り当てられるスペースが小さくなる。

【０００４】

【発明が解決しようとする課題】米国特許第４、８６
６、４２１号は、制限されたアドレスを識別する回路を
有するアダプタを示している。制限されたアドレスの識
別は、ＶＬＳＩチップのプロトコル・ハンドラでなされ
る。更に、拡張されたアドレスの識別を行うために外部
回路が使用される。この特許の解決策は正しい方向を向
いているけれども、これは、多数グループのアドレス識
別には向かないので、現在及び将来のＬＡＮの要求を満
たさないという欠点を有する。更に、これは、拡張アド
レスに対するアドレス識別が出来ない。一般に、拡張ア
ドレスとは、３２ビットよりも多いアドレスを言う。

【０００５】

【課題を解決するための手段】本発明の目的は、従来可
能であったよりも更に効率的なアドレス識別機能を達成
することである。本発明の他の目的は、多数（multipl
e）グループ・アドレス識別のためのアドレス識別機能
を提供することである。本発明の他の目的は、拡張アド
レスに対するアドレス識別機能を提供することである。
この改善されたアドレス識別機能は、少なくとも４８ビ
ットの拡張アドレスを有する多重グループ・アドレスを
識別することが出来る。コンピュータ、ワークステーシ
ョン等をＬＡＮに接続する回路網インターフェイス装置
は、受け取られたフレームのアドレス・フィールドのア
ドレスの第１部分の選択されたビットがこの装置に記憶
されているビットと一致したか否かの結果を示す装置を
含み、そしてインデックスＲＡＭの或る特定なアドレス
に記憶されているコード・ワードの少なくとも一つのビ
ットは予定のステートにセットされている。インデック
スＲＡＭの特定なアドレスは、受け取られたフレームの
アドレスの第２部分によりアクセスされる。識別される
アドレスのレンジは、この装置に結合される内容アドレ
ス・メモリにより拡張される。内容アドレス・メモリ
は、入力アドレス及びこれの内容とを並列的に比較し、
そして一致を検出すると一致信号を出力する。プログラ
マブル制御レジスタが、内容アドレス・メモリ若しくは
装置を付勢若しくは滅勢するために使用される。

【０００６】アドレス識別機能は、プログラムド・マイ
クロプロセッサを及び回路配列含む生成装置即ちジェネ
レータにより生成される。回路配列は、ＶＬＳＩチップ
の形で製造されるのが望ましい複数個のレジスタを含
み、そして各レジスタは複数個のグループ・アドレスの
一つを記憶する。インターフェイス回路は、複数個のレ
ジスタを、外部インデックスＲＡＭ及び内容アドレス
（Content Addressable）メモリ（ＣＡＭ）モジュール
に結合する。アドレス識別は、内容アドレス・メモリ及
びレジスタ／インデックスＲＡＭの組み合わせ内で同時
に若しくは逐次的に達成される。逐次的動作に対して
は、内容アドレス・メモリ若しくはレジスタ／インデッ
クスＲＡＭの組み合わせが選択される。この選択は、ア
ドレス識別機能論理装置の制御レジスタにある選択され
たビットをセットすることにより行われる。

【０００７】もしもレジスタ／インデックスＲＡＭの組
み合わせが選択される場合には、レジスタの一つに記憶
されているアドレスが、受け取られたアドレスの第１部
分に一致し、そしてこの受け取られたアドレスの第２部
分により選択されたインデックスＲＡＭのアドレスにあ
る予定のビットが第１ステートにセットされている時
に、アドレスの一致が生じる。数学的に説明すると、も
しも（Ｓ）ＤＡ_n（０：３５）＝ＲＤＡ（０：３５）
及び外部ＤＡビット＝”１”（”１”はインデックスＲ
ＡＭの選択された位置に記憶されている）ならば一致が
生じる。

【０００８】ここで、ｎ＝０，１，２，・・・（Ｓ）ＤＡは、比較レジスタに記憶されている宛先アド
レスを表す。（Ｒ）ＤＡは、受け取られたメッセージ内
の宛先アドレスを表す。ＤＡは、宛先アドレスを表す。
０：３５はビット０乃至３５を表す。もしもＣＡＭが選
択されると、比較は内部的に行われそして一致若しくは
非一致信号が出力される。

【０００９】

【実施例】本発明は、或る特定なアイテムの集合のメン
バーであるこれらアイテムを識別するために使用される
ことが出来る。本発明は、トークン・リング通信回路網
の於いて、多重グループ・アドレスのメンバーであるア
ドレスを識別する（以下多重アドレス識別と呼ぶ）にお
いて有用であり、そしてこれについて説明するが、本発
明はこの特定な回路網以外の分野でも使用されうること
は当業者により明かである。

【００１０】図１は、本発明が使用されうるシリアル・
ループ通信システムを示す。このシリアル・リング通信
システムは、閉ざされた一方向性の伝送媒体１０を含
む。この閉ざされた一方向性のループ伝送媒体は、複数
個のデータ端末装置（ＤＴＥ）若しくはデータ端末ユニ
ット（ＤＴＵ）１２、１４、・・・、ｉ，ｉ＋１、・・
・ｎ−１及びＮを相互接続する。各データ端末ユニット
は、例えば表示端末装置、マイクロプロセッサ、データ
収集装置、ワード・プロセッサ・ユニット、電話型装置
等の装置を一つ以上含む。このシステムの機能は、これ
らの装置相互間でデータを交換即ち配布することであ
る。このシステム内でのデータ電送は、一方向性であ
り、そして例えば矢印１６で示す方向で行われる。デー
タ端末装置は、リング・アダプタ（ＲＡ）１８、２０、
２２、２４、２６及び２８によりそれぞれリングに接続
されている。リング・アダプタの構造及び機能は同じで
あるので、一つのリング・アダプタについて説明する。
リング・アダプタの目的は、リングからデータを受け取
りそしてリングにデータを送ることである。このため
に、リング・アダプタは、データ端末装置のデザインに
影響を与えることなくリング上でデータを自由に移動さ
せるリング・プロトコル機能を達成する。

【００１１】更に図１を参照すると、各データ端末装置
は、リング・アダプタを介してリングに接続されてい
る。前述のように、データ端末装置からのデータ及びデ
ータ端末装置へのデータは、リング・アダプタによりリ
ングに送り込まれそしてリングから取り出される。リン
グ・アダプタ内に組み込まれたいるのは、本発明のアド
レス識別機能である。このアドレス識別機能の詳細につ
いては後述するが、概略的に述べると、アドレス識別機
能は、比較的多数のアドレスを記憶し、そして或るアド
レスがループから受け取られる毎に、アドレス識別機能
は、既に記憶されているアドレスに対してこの受け取ら
れたアドレスを関連づけそして一致が生じると信号を出
力する。

【００１２】更に図１を参照すると、リング・アダプタ
及びこれに接続されているデータ端末装置をステーショ
ンと呼ぶ。例えば、ステーション１は、データ端末装置
１２及びリング・アダプタ即ちアタッチメント１８を含
む。同様に、ステーション２は、データ端末装置１４及
びリング・アダプタ２０を含む。そして以下同様であ
る。図１においては、リング・アダプタは、データ端末
装置から分離された別個のユニットとして示されている
が、実際においては、リングに接続するデータ端末装置
のハウジングの拡張スロットに通常アダプタがプラグに
より接続される。例えば、ＩＢＭトークン・リングネッ
トワークＰＣアダプタ・カードが、ＩＢＭＰＣの拡張ス
ロットにプラグ・インされ、そしてＰＣを伝送媒体に接
続する。

【００１３】図３は、本発明の技術を実現するアダプタ
のブロック・ダイアグラムを示す。このアダプタは、リ
ング・アタッチメント・モジュール３０、プロトコル・
ハンドラ及びアドレス一致機能手段３２、システム・ア
タッチメント・モジュール３４、制御装置３６を有し、
更に制御装置３６には内部制御バス（ＩＮＴ．ＣＴＲＬ
ＢＵＳ）３８が接続され、そしてこのバスには内容ア
ドレス・メモリ（ＣＡＭ）４０及びインデックスＲＡＭ
４２が接続される。本発明の好適な実施例では、制御装
置は、プログラムド・マイクロプロセッサであり、そし
て内部制御バス３８は、マイクロプロセッサ・バスであ
る。

【００１４】更に図３を参照すると、リング・アタッチ
メント・モジュール３０はプロトコル・ハンドラ及びア
ドレス一致機能手段３２に接続され、そしてこのアダプ
タをトークン・リングに接続する。同様に、システム・
アタッチ・モジュール３４は、プロトコル・ハンドラ及
びアドレス一致機能手段３２に接続されそしてこのアダ
プタが装着されている装置（図示せず）のシステム・バ
ス４４にこのアダプタを接続する。リング・アタッチメ
ント・モジュール３０は、リング上で電送されようとし
ているデータ及びリングから受け取られるデータ等を電
気的信号に変換する機能を行う標準型の一群の電子的回
路である。このリング・アタッチメント・モジュール
は、フロント・エンド・モジュールとも呼ばれ、そして
変調及び復調を含む信号変換のような機能を達成する。
リング・アタッチメント・モジュール３０は、リングか
ら受け取られるマンチェスタ符号化データからクロック
信号を取り出す位相同期ループ（ＰＬＬ）を含む。アダ
プタを通るデータをネイティブ・デバイス・システム・
バス若しくはＩ／Ｏチャネル４４に再クロックするため
に回復クロックが使用される。又回復クロックはデータ
をリングに再電送するためにデータを再クロックするの
に使用される。

【００１５】プロトコル・ハンドラ及びアドレス一致機
能手段３２は、内部制御バス３８に接続され、そしてビ
ット及びバイト・レベルの幾つかの機能を与える。これ
らの機能は、データを変調及び復調すること、IEEE８０
２．５及び８０２．２に従ってトークン・プロトコルを
取り扱うこと、区切りを発生しそして検出すること、巡
回冗長検査（ＣＲＣ）を発生しそしてチェックするこ
と、アドレスを解読すること等である。プロトコル・ハ
ンドラ及びアドレス一致機能手段３２のうちのアドレス
一致機能は、本発明に従って構成されこれについては後
述する。

【００１６】システム・アタッチメント・モジュール３
４は、プロトコル・ハンドラ及びアドレス一致機能手段
３２から受け取られたデータをこのアダプタが装着され
ているシステムのフォーマットに合うように処理し、そ
してシステムから受け取られたデータをプロトコル・ハ
ンドラ及びアドレス一致機能機能手段３２に合うフォー
マットに変換する。制御装置即ちマイクロプロセッサ装
置３６はアダプタに対する制御装置である。このため、
この制御装置は、マイクロプロセッサを制御するプログ
ラムを記憶するためのＲＡＭ（図示せず）及びＲＯＭ
（図示せず）を有する。インデックスＲＡＭ４２及びＣ
ＡＭ（内容アドレス・メモリ）４０は、アドレス識別機
能のための装置であり、これについては後述する。

【００１７】図２を参照すると、代表的なＬＡＮのフレ
ームが示されている。一般的に、ＬＡＮで伝送されそし
て受け取られるデータはパケットとして構成される。パ
ケットは、フレームとして知られており、そして幾つか
のフィールドから構成される。

【００１８】説明の便宜上、本発明に関連するパケット
のフィールドのみについて説明する。これらのフィール
ドは、開始の区切り、宛先アドレス、発信元アドレス及
び終了の区切りである。開始の区切りは、フレームの開
始を表す。宛先アドレスは、フレームが送られようとし
ている相手のデータ端末装置を示す。発信元アドレス
は、フレームを送り出したデータ端末装置を示す。終了
の区切りはこのフレームの終了を示す。アドレス識別機
能は、後述するように、宛先アドレス・フィールドのア
ドレスを関連づけしそしてこのアドレスが、アダプタに
記憶されているアドレスと一致するか否かを調べる。

【００１９】図４は、アドレス識別機能装置のブロック
・ダイアグラムである。説明を簡単にするために、前述
と同じ参照番号が付けられている。アドレス識別機能装
置は、アドレス一致機能手段３２、インデックスＲＡＭ
４２、内容アドレス・メモリ４０及びマイクロプロセッ
サ装置３６を含む。これらの装置は、マイクロプロセッ
サ・バス３８に接続されている。更に、内容アドレス・
メモリ４０は、単信（simplex）線４８を介してマイク
ロプロセッサ装置３６に接続されている。フレームの宛
先アドレス・フィールドからのアドレスは、アドレス・
イン線（ＡＤＤＲＩＮＬＩＮＥ）５０を介してマイ
クロプロセッサ装置３６に送られる。アドレス一致機能
手段３２は、選択されたアドレスを記憶する複数個のレ
ジスタ、バス３８上のアドレスをレジスタ内の固定され
たアドレスと比較する組み合わせ／論理回路、及び一致
を示す信号を生じる出力部分を有する。一致を示す信号
を発生する出力部分は、インデックスＲＡＭ４２のの情
報から得られる。

【００２０】同様に、内容アドレス・メモリ４０は、複
数個のアドレスを記憶する商業的に入手できる通常のモ
ジュールである。これはマイクロプロセッサ・バス３８
からのアドレスを受け取り、このアドレスを既に記憶さ
れているアドレスと比較し、そして一致が生じた時に、
マイクロプロセッサ装置３６への線４６を介して信号を
出力する。機能的には、この内容アドレス・メモリ４０
は基本的には大きな比較器である。一般的にはこれは２
５６ｘ４８ビットのアレイである。これは、それぞれ４
８アドレス・ビットを有する２５６個の独立的なアドレ
スが、この内容アドレスメモリ４０に記憶されることを
意味する。例えば，代表的なＬＡＮフレームからの宛先
アドレスのような或るアドレスが内容アドレス・メモリ
４０に送られると、この内容アドレス・メモリ４０は４
８ビット・アドレスを２５６個の既に記憶されているア
ドレスと比較し、そして一致が生じる時に出力信号を発
生する。本発明の実施に際して使用可能な内容アドレス
メモリの例は、Advance Micro Device (AMD)社により販
売されているＡｍ９９Ｃ１０Ａモジュールである。上述
のように、マイクロプロセッサ装置３６は、マイクロプ
ロセッサ、ＲＯＭ及びＲＡＭを含む。マイクロプロセッ
サは、アドレス識別機能装置の動作を制御するために使
用される幾つかの制御レジスタ（後述する）を割り当て
る。制御レジスタに適切なビットをセットすることによ
り、内容アドレスメモリ若しくはレジスタ／インデック
スＲＡＭの組み合わせは、アドレスの一致を調べるため
に別々に若しくは逐次的に選択されることが出来る。

【００２１】図５は、アドレス識別機能装置の回路ダイ
アグラムである。簡略化のために、内容アドレス・メモ
リは示されておらず、そしてマイクロプロセッサ装置３
６からの制御レジスタ５２及び５４のみが示されてい
る。アドレス一致機能手段３２は、別々の出力により比
較論理回路手段５０に接続された複数個のレジスタを有
する。比較論理回路手段５０の出力は、個々の比較線を
介して論理アンド・ゲートに接続される。各レジスタは
アドレスのベース・アドレス部分を記憶する。これらの
ベース・アドレス部分は、比較論理回路手段５０によ
り、マイクロプロセッサの制御レジスタ５２に記憶され
ているベース部分と比較される。もしも一致が生じる
と、比較論理回路手段５０は、一致を表す信号を、比較
０、比較１、比較２、・・・とラベル付けされている線
の一つに出力する。この比較論理回路手段５０は、複数
個の排他的オア・ブロック及びアンド論理回路から構成
された商業的に入手可能な比較器である。この標準的な
比較論理回路手段の比較機能はこの分野で周知であるの
で、これについての詳細な説明は行わない。もしもＤＡ
（宛先アドレス）レジスタ０のアドレス及び制御レジス
タ５２内の”受信ＤＡ”とラベル付けされたビットが一
致するならば、比較器は”比較０”とラベル付けされた
線を付勢し、ＤＡレジスタ１及び制御レジスタ５２のベ
ース部分の”受信ＤＡ”とラベル付けされたビットの一
致を示す信号が”比較１”とラベル付けされた線に出力
され、そして以下同様である。

【００２２】図５を参照すると、本発明の好適な実施例
では、アドレスインデックス（Address Indexing）ＲＡ
Ｍは４Ｋｘ９のＲＡＭである。このＲＡＭは、マイクロ
プロセッサ・バス３８を介してマイクロプロセッサに接
続されている。ベース・アドレスの一部として使用され
ないマイクロプロセッサ制御レジスタ５２のビットの数
は、ＲＡＭをアクセスするために使用される。この結
果、複数個のアドレスがＲＡＭにおいて選択されること
が出来、そしてそれぞれは、受信アドレスの最後のセク
ションに依存して異なる。この手順のインデックス特性
に基づき、このＲＡＭは、”インデックスＲＡＭ”と呼
ばれる。本発明の一つの実施例では、ＲＡＭは、アドレ
ス・ヘキサ（０）からヘキサ（ＦＦＦ）を有する９ビッ
ト幅である。ビット７及び６はリザーブされ、そしてビ
ット０ー５はＤＡレジスタを記憶し、そしてビットＰは
パリティを記憶する。ＲＡＭからの出力は、各線を介し
て保持レジスタ５４の選択された部分に送られる。この
保持レジスタはマイクロプロセッサの制御レジスタの一
つである。保持レジスタ５４は、インデックスＲＡＭを
アクセスするのに使用されたアドレスに関連する、イン
デックスＲＡＭ内のビットのステートを表すビットを記
憶するビット位置を有する。例えば、もしもインデック
スＲＡＭの選択されたアドレスにあるビットが論理”
１”であるならば、レジスタ５４の対応する位置は論
理”１”にセットされる。

【００２３】上述のように、内部ベース・レジスタのう
ちの一つのレジスタの内容と受信されたアドレスの一部
分との一致から発生される比較の結果は、受信されたア
ドレスとアダプタに記憶されている複数個のアドレスの
一つとの一致を示す答えの一部分のみを構成する。一致
に対する最終的な確証は、外部的な４ｋｘ９のＲＡＭ
（図５）から得られる結果に基づく。両方の結果、即ち
比較器からの結果及び保持レジスタ５４の一つのステー
ジからの結果は、各アンド回路に送られ、そしてこの選
択されたアンド回路からの出力が、一致として識別す
る。ＲＡＭは、０乃至ＦＦＦとラベル付けされた複数個
のアドレス及びＰ乃至７とラベル付けされた複数個のセ
クションを有する。リザーブ済みとラベル付けされてい
る垂直方向のセクション７及び６は、本発明の実施にお
いて使用されない。ＤＡ０乃至ＤＡ５とラベル付けされ
ているセクションは、同じ参照番号を有するＤＡレジス
タのそれぞれに対応する。Ｐは各アドレスのパリティを
示す。

【００２４】上述のように、リングから受信された宛先
アドレス（ＤＡ）は制御レジスタ５２に記憶される。受
信ＤＡとラベル付けされたアドレスの一部分は、ＤＡレ
ジスタ内の情報と比較されそして一致を示す第１部分を
生じる。受信アドレスの残りのビットは、インデックス
バス３８を介してＲＡＭへのアドレス即ちインデックス
となる。ＤＡ０、ＤＡ１、ＤＡ２、・・とラベル付けさ
れたＲＡＭの列（column）は、これらの位置から検索さ
れたビットが、これらのＤＡアドレスが一致したという
内部的な結果を確証するために使用されることを示す。
本発明の好適な実施例では、ベース・アドレスは３６ビ
ットであり、一方ＲＡＭへ送られるインデックスは、ア
ドレスのうちの最後の１２ビットである。

【００２５】次に、このシステムが如何に動作するかに
ついて説明する。送られてくるアドレスが４８ビットで
あるとする。もしも入力ＤＡフィールドの最初の３６ビ
ットがＤＡレジスタ２（図５）に記憶されているアドレ
スと一致するならば、これは、部分的一致を与える。こ
の部分的一致は、比較論理回路手段５０からの”比較２
”とラベル付けされた線に出力される。次いで、残り
の１２ビットがアドレスとしてバス３８を介して外部イ
ンデックスＲＡＭに送られる。このアドレスが１６進
値”１００”を有すると仮定する。１６進値をＸで表
す。ＲＡＭの読み出しが開始され、この位置からの全て
のＤＡビットが検索される。これらのビットは、このシ
ステムが初期設定される時に、認識されるべきアドレス
のレンジに応じて記憶されることに注目されたい。そし
てこの初期設定が行われると適切なビットがＲＡＭに記
憶される。もしもＤＡ２とラベル付けされた列のアドレ
ス”１００”Ｘのビットがオンであるならば、保持レジ
スタ５４の適切なビットがオン状態にセットされる。こ
の様な他の部分的一致状態はこの保持レジスタの位置か
ら対応するアンド回路に送られ、そしてこのアダプタの
アドレスが、リングから受け取られたフレームの宛先ア
ドレスに一致したことを示す出力を生じる。この例から
明らかなように、ＲＡＭに送られるどの１２ビットも同
じ結果を生じる。即ち、ＤＡ２ビットはオンである。従
って、４Ｋ領域内のどのＤＡアドレスも、一致の確認を
与える。これはアドレス・インデクシングである。内容
アドレスメモリ（ＣＡＭ）及び外部ＲＡＭを使用するこ
とにより、アダプタでのアドレス・レンジが非常に拡大
されることに注目されたい。マイクロプロセッサの制御
レジスタの適切なビットをセットすることにより、シス
テム・ユーザはアドレス識別機能で使用される外部オプ
ション（即ちインデックスＲＡＭ、内容アドレス・メモ
リ）のどれをもターン・オンしなかったり、一部をター
ン・オンしたり若しくは全てをターン・オンすることが
出来ることに注目されたい。

【００２６】図１１は、アドレス及び適切なビットの設
定がなされたインデックスＲＡＭの１つのセクションを
示す。このテーブルはインデックスＲＡＭの構造を理解
する助けとなる。このインデックスＲＡＭの各エレメン
トは、一つのベース・レジスタ及び関連するビットのア
レイから成る。アレイの各ビットは個々のアドレスを表
す。個々のビットに対応するグループ・アドレス値を計
算するために、ビット・オフセット（”未使用”とラベ
ル付けされている）が、ベース・レジスタ値（”ベース
値”とラベル付けされている）に加えられている。ビッ
ト・アレイのサイズ及びベース・レジスタの数は可変で
あるが、一つの好適なデザインでは、４Ｋビット・アレ
イを有する６つのベース・レジスタが使用される。イン
デックスＲＡＭ構造は、多数のアドレスへのアクセスを
与えるが、これらのアドレスは、同じグループ・ベース
値を共用（share）しなければならない。これは、イン
デックスＲＡＭに対してアドレスを割り当てる時に、考
慮されねばならない。他の重要な項目はベース値であ
る。本明細書で用いるベース・グループは、単一のベー
ス・レジスタに関連する全てのグループ・アドレスを意
味する。好適なデザインにおいては、ベース・グループ
は、１乃至４０９６のグループ・アドレスから選択され
た。

【００２７】動作において、フレームの宛先フィールド
内のアドレスが図５の制御レジスタ５２に送られる。本
発明の好適な実施例では、アドレスは４８ビット（０ー
４７）である。最初の３６ビット（０ー３５）は、ＤＡ
レジスタ０ー５に記憶されている３６ビットのアドレス
と比較される。もしも両者の一致が生じると、この一致
を表す信号が、比較論理回路手段５０（図５）からこれ
の出力線の一つに発生される。アドレスの残りの１２ビ
ットは、バス３８を介してインデックスＲＡＭ４２に送
られてこれをアドレスする。もしもインデックスＲＡＭ
の対応するアドレス内のビットが第１の値（即ち論理
１）にセットされているならば、この出力は、保持レジ
スタ５４（図５）の対応するビット位置に送られる。適
切なレジスタ位置の内容がアンド回路の一つの入力に送
られ、そしてアンド回路の両入力がオン状態であるなら
ば、このアンド回路の出力は上昇レベルとなり、一致を
示す。

【００２８】今まで、アドレス識別機能をハード・ウエ
アで実現した例を説明したが、以下にマイクロプロセッ
サで実行されるソフトウエアについて説明する。アドレ
ス識別機能装置の利用度を最大とするために、マイクロ
プロセッサ装置はこのアダプタがＬＡＮに取り付けてい
るシステムによりシステム・バス４４（図３）に出力さ
れる或るアドレス・レンジ値を受け取る。マイクロプロ
セッサは次いでこのアドレス・レンジ値を使用して、最
大数のアドレスが記憶され得るように、適切な値をベー
ス・レジスタにセットしそしてインデックスＲＡＭ及び
内容アドレス・メモリの内容を調整する。上述のよう
に、マイクロプロセッサは、最適な数のアドレスがアダ
プタに記憶され得るようにＲＡＭに記憶されるアドレス
を配置する。説明の便宜上、グループ・アドレスをアダ
プタに提示するのに２つの方法が使用される。一つの方
法は、一時に一つのグループ・アドレスをアダプタに与
える。他の方法は、逐次的なグループ・アドレスであ
り、これらは多数の逐次的なアドレスが後に続く個別の
グループ・アドレスをして表される。例えば、内容アド
レス・メモリ若しくはＲＡＭのベース・アドレス・テー
ブル（以下に説明する）が、或るエントリィＧＡ＝Ｘ’
Ｅ２ＡＢ８Ｃ３４０００４’／ＮＵＭ＝２を示すとす
る。これはアドレスＸ’Ｅ２ＡＢ８Ｃ３４０００４’及
びＸ’Ｅ２ＡＢ８Ｃ３４０００５’を表す。

【００２９】図６は、内容アドレス・メモリに記憶され
ているグループ・アドレス及び関連する内容アドレス・
メモリ（ＣＡＭ）のベース・アドレス・テーブルを示
す。ＣＡＭのベース・アドレス・テーブルは、ＣＡＭに
記憶されているアドレスのマップであることに注目され
たい。テーブルのベース・アドレス・セクションはＣＡ
Ｍに記憶されているベース・グループ・アドレスを識別
し、そしてベース・グループ・カウントは或る特定なベ
ース・グループ・アドレスがＣＡＭ内で見いだされた回
数を示す。ＣＡＭのベース・アドレス・テーブルは、マ
イクロプロセッサ装置に配置されることが望ましい。但
し、このテーブルは本発明の範囲から離れなければ何処
に配置されても良い。図６を参照すると、ベース・アド
レスの１６進値Ｅ２ＡＢ８Ｃ３４Ｆは２つのアドレスに
関連づけられている。言い換えると、Ｘ’Ｅ２ＡＢ８Ｃ
３４Ｆ’は、ＣＡＭの２つのアドレスで見いだされる。
同様に、２番目のベース・エントリィは１つのアドレス
に関連づけられ、そして３番目のベース・エントリィは
３つのアドレスに関連づけられている。言い換えると、
ＣＡＭベース・アドレス・テーブルは、ＣＡＭ内のベー
ス・アドレス及び各ベース・アドレスに関連づけされて
いるアドレスの数を示す。かくして、ＣＡＭベース・ア
ドレス・テーブルは、ＣＡＭのマップとして視覚化され
ることが出来る。

【００３０】図７は、インデックスＲＡＭ及びこれの関
連するＲＡＭベース・アドレス・テーブルを示す。ＣＡ
Ｍの場合と同じように、ＲＡＭベース・アドレス・テー
ブルは、このＲＡＭのベース・アドレスを表すベース・
アドレス・セクションを含む。ベース・グループ・カウ
ントは、或る選択されたベース・アドレスに関連づけさ
れるアドレスの数を示す。例として、Ａは、このベース
・アドレスに２つのアドレスが関連づけされていること
を示す。Ｂは、このベース・アドレスに１つのアドレス
が関連づけされていることを示し、そしてＣは、このベ
ース・アドレスに３つのアドレスが関連づけされている
ことを示す。

【００３１】システム・バスに出力されるグループ・ア
ドレスをモニタし、そして後述するプログラムを実行す
ることにより、マイクロプロセッサはベース・レジス
タ、インデックスＲＡＭ及びＣＡＭに適切な値をロード
し、そして或る新たなグループ・アドレスがシステム・
バスに出力される毎にこの値を更新する。本発明の改善
されたアドレス識別装置を組み込むことにより、システ
ムのマイクロプロセッサは、アダプタを干渉することな
く又アドレス・グループを処理することなく、アダプタ
にモニタさせたいアドレス・グループのみを発生すれば
よい。これは、システム・プロセッサを解放して他の機
能をさせることが出来、そしてアダプタに更に効率的な
高速処理をさせることが出来る。

【００３２】ＣＡＭ及び／若しくはＲＡＭの内容をロー
ドし又は更新するために使用されるルーチンを理解する
ために、幾つかの新たな語をここで規定する。語”新た
なベース・グループ”は、新たな幾つかのアドレスが属
する全体のベース・グループを意味する。もしもＣＡＭ
が新たなベース・グループの一部であるアドレスを含む
ならば、これらはＣＡＭから論理的に除去されそしてこ
れらが新たなものとして取り扱われる。前述のように、
新たなベース・グループはシステム・ユニットからアダ
プタに与えられる。この除去は計算を最適化するために
必要である。

【００３３】図８を参照すると、最適化プログラム即ち
アルゴリズムの最初の部分が示されている。このアルゴ
リズムの最初の部分は、新たなグループ・アドレスが現
存するインデックスＲＡＭベース・グループに入らなけ
れば、新たなベース・グループをセット・アップする
（ブロックＡ）。新たなグループ・アドレスは、取り付
けられている装置からこれのシステム・バスに与えられ
ることに注目されたい。もしも新たなグループ・アドレ
スが現存するインデックスＲＡＭベース・グループに属
するならば、これらの新たなグループ・アドレスはイン
デックスＲＡＭに追加される（ブロックＢ）。新たなグ
ループ・アドレスが、現存するインデックスＲＡＭベー
ス・グループに入れなければ、プログラムはブロックＣ
に進み、そしてここで、新たなグループ・アドレスが現
存するＣＡＭベース・グループに属するか否かが調べら
れる。もしもそうであるならば、プログラムはブロック
Ｄ及びブロックＥにおいて、利用可能なＣＡＭスペース
がどのぐらい残っているかをそして新たなベース・グル
ープのサイズを調べる。ブロックＤ及びブロックＥにお
ける計算は新たなベース・グループをＣＡＭから論理的
に分離することに注目されたい。次いでアルゴリズムは
ブロックＦに進み、ここでインデックスＲＡＭに空のベ
ース・レジスタがあるか否かを調べる。即ち、アルゴリ
ズムは、ブロックＦにおいてインデックスＲＡＭのベー
ス・レジスタが一杯であるか否かに応じて２つの処理を
選択する。もしもインデックスＲＡＭのベース・レジス
タが一杯でなければ、プログラムなブロックＧに進む。
このブロックのサブ・ルーチンは図９を参照して説明す
る。もしもインデックスＲＡＭのベース・レジスタが一
杯であるならば、プログラムはブロックＨに進む。この
ブロックＨのサブ・ルーチンは図１０を参照して説明す
る。

【００３４】図９は、インデックスＲＡＭに空のベース
・レジスタがある場合にマイクロプロセッサが実行する
ルーチンを示す。小さなベース・グループ（即ち、ベー
ス・グループ・カウントが小さいベース・グループ）
が、インデックスＲＡＭにつけ加えられるのを防ぐため
に、閾値がセットされる。閾値は、ベース・アドレスが
ＲＡＭに入れられる前のこれの最小発生回数を示す。言
い換えると、発生回数が閾値よりも小さいベース・アド
レスはＣＡＭに記憶され、一方閾値よりも発生回数が大
きいベース・アドレスはＲＡＭに記憶される。図９を再
び参照すると、プログラムの最初のステップはブロック
Ｉであり、ここで新たなベース・グループのサイズが現
在の閾値よりも大きいか否かを調べる。好適な実施例で
は閾値は７にセットされる。もしも新たなベース・グル
ープのサイズが現在の閾値よりも大きいならば、この新
たなベース・グループはインデックスＲＡＭに移され
る。もしも新たなベース・グループ・アドレスがＣＡＭ
から除去されるならば、ＣＡＭのベース・アドレス・テ
ーブルが更新される（ブロックＪ）。もしも新たなベー
ス・グループのサイズが現在の閾値よりも小さいなら
ば、プログラムはブロックＫに進み、そしてここで、新
たなベース・グループが、利用可能なＣＡＭのスペース
に入るか否かが調べられる。ＣＡＭの利用可能なスペー
スが図８で計算される。これは、空のＣＡＭのスペース
（追加／除去がなされるにつれて確認される）と、新た
なベース・グループに関連するアドレスの論理的な除去
により利用可能となったＣＡＭのスペースとの和であ
る。

【００３５】利用可能なＣＡＭのスペースは、新たなグ
ループがＣＡＭの利用可能なスペースに入るか否かを調
べるために、新たなベース・グループのサイズと比較さ
れうる。もしも新たなグループがＣＡＭの利用可能なス
ペースに入るならば、これがＣＡＭに加えられ、そして
ＣＡＭのベース・アドレス・テーブルが更新される（ブ
ロックＭ）。もしも新たなベース・グループがＣＡＭの
利用可能なスペースに入らなければ、プログラムはブロ
ックＮに進み、そしてここで、新たなベース・グループ
をインデックスＲＡＭに移し、もしも新たなベース・グ
ループ・アドレスがＣＡＭから除去されるならば、ＣＡ
Ｍのベース・アドレス・テーブルを更新する。

【００３６】もしもインデックスＲＡＭのベース・レジ
スタが一杯ならば（図８のブロックＨ），マイクロプロ
セッサは図１０のサブ・ルーチンを実行する。このサブ
・ルーチンでは、最も小さいベース・グループがＣＡＭ
内に入るか否かに応じてアルゴリズムは２つの処理のう
ちの一つを選択する。最も小さいベース・グループを調
べるために、インデックスＲＡＭのベース及び新たなベ
ース・グループが調べられる。これが調べられると、動
作は次に依存して行われる。

【００３７】（ａ）最も小さいベース・グループがＣＡ
Ｍに入る：最も小さいベース・グループをＣＡＭに入れ
る。もしも最も小さいベース・グループが新たなベース
・グループでないならば、新たなベース・グループをイ
ンデックスＲＡＭに置く。

【００３８】（ｂ）最も小さいベース・グループがＣＡ
Ｍに入らない：これらのステップの前にＣＡＭが一杯で
ありそして全てのインデックスＲＡＭのベース・レジス
タが使用中であるかを調べる。ＣＡＭ及びインデックス
ＲＡＭの間でベース・グループをスワッピングすること
により新たなベース・グループに対する空いたスペース
を確保しようとする。もしも最も小さいインデックスＲ
ＡＭベース・グループよりも大きいベース・グループを
ＣＡＭが含むならば、これらはＣＡＭに空きスペースを
作るためにスワップされうる。このサイクルは、最も小
さいベース・グループに対する充分なスペースがＣＡＭ
内で空とされるまで繰り返される。もしも必要とされる
量のスペースが空にされないと、エラーが報告される。
アダプタに於ける不必要な動作（ワーク）を排除するた
めに、ＣＡＭ内に特別のスペースを生成するために必要
なＲＡＭ／ＣＡＭのスワップを行う前に、グループ・ア
ドレス記憶装置が空にされたか否かを計算により調べる
ことが望ましい。

【００３９】ＣＡＭのベース・アドレス・テーブルはグ
ループ・アドレス記憶装置の最適化を達成するための能
力を与えるけれども、これはかなり大きい。例えば、２
５６Ｘ４８ビットのエントリィを考える。これは最悪の
場合、１５３６バイト（２５６Ｘ６）を必要とする。こ
の様な小さいテーブルは、次世代のトークン・リング・
アダプタがわずか２ＫＸのＲＡＭを含むようになるま
で、余り重要でないと思われる。テーブルのサイズを減
少するために、ＣＡＭアドレスを使用する。現在、テー
ブル・エントリィは、グループ・ベース・アドレス及び
これに続くこのベース・アドレスに関連するアドレスの
数を有する。もしもベース・アドレスを記憶する代わり
に、このベース・グループからの任意のアドレスのＣＡ
Ｍアドレスを記憶するならば、ＣＡＭのロケーション
が、ベース・アドレスを調べるために読みとられうる。
これは本発明のテーブルを、処理し易い５１２バイトま
で減少する。各テーブル・エントリィは２バイトにし、
ＣＡＭアドレスに対して１バイトそしてカウントに対し
て１バイトにすることが望ましい。

【００４０】特に図１０のブロックＯを参照すると、イ
ンデックス／新たなベース・グループのうち最も小さい
ベース・グループが調べられる。次いでプログラムは、
ブロックＰに進み、ここでこの最小のベース・グループ
がＣＡＭの利用可能なスペース内に入るか否かが調べら
れる。もしも入るならば、プログラムはブロックＱに進
み、そしてここで最小のベース・グループをＣＡＭに移
し、そしてＣＡＭのベース・アドレス・テーブルを更新
する。次いでプログラムはブロックＲに進み、そしてこ
こで新たなベース・グループが、もしもこれらが最小の
ベース・グループでないならば、インデックスＲＡＭに
移される。ブロックＰに戻ると、もしも最小のベース・
グループがＣＡＭの利用可能なスペースに入らなけれ
ば、プログラムはブロックＳに進み、そしてここで最小
のＲＡＭベース・グループが、ＣＡＭの最大のベース・
グループよりも大きいか否かを調べる。もしもそうであ
るならば、プログラムはブロックＴに進みそしてエラー
状態をフラグする。これは、この新たなベース・グルー
プを収容するグループ・アドレスの記憶装置がアダプタ
にないことを意味する。もしも最小のベースＲＡＭグル
ープが最大のＣＡＭベース・グループよりも大きくなけ
れば（ブロックＳ）、プログラムはブロックＵに進み、
そしてここで最大のＣＡＭベース・グループと最小のＲ
ＡＭベース・グループをスワップしそしてＣＡＭのベー
ス・アドレス・テーブルを更新する。

【００４１】

【発明の効果】本発明は、従来可能であったよりも更に
効率的なアドレス識別機能を実現する。

【００４２】

【図面の簡単な説明】

【図１】本発明が使用されうる通信回路網のブロック・
ダイアグラムを示す図である。

【図２】代表的なＬＡＮを概略的に示す図である。

【図３】本発明に従うアダプタの機能的なブロック・ダ
イアグラムを示す図である。

【図４】アドレス識別機能の機能的なブロック・ダイア
グラムを示す図である。

【図５】アドレス識別機能の回路ダイアグラムを示す図
である。

【図６】ＣＡＭに記憶される情報及びこれに関連するＣ
ＡＭアドレス・テーブルを示す図である。

【図７】インデックスＲＡＭ及びこれに関連するインデ
ックスＲＡＭベース・アドレス・テーブルを示す図であ
る。

【図８】最大数のグループ・アドレスをアダプタに記憶
しそして更新するために制御プロセッサ内で実行される
プログラムのフロー・チャートを示す図である。

【図９】最大数のグループ・アドレスをアダプタに記憶
しそして更新するために制御プロセッサ内で実行される
プログラムのフロー・チャートを示す図である。

【図１０】最大数のグループ・アドレスをアダプタに記
憶しそして更新するために制御プロセッサ内で実行され
るプログラムのフロー・チャートを示す図である。

【図１１】インデックスＲＡＭの素子を示す図である。

【符号の説明】

３２・・・アドレス一致機能装置３６・・・マイクロプロセッサ４０・・・ＣＡＭ４２・・・インデックスＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ヨセフ・キンマン・リーアメリカ合衆国ノースカロライナ州、ラレイ、メーバン・コート 7304番地 (72)発明者ディビッド・ウィリアム・ロウザーアメリカ合衆国ノースカロライナ州、ケアリィ、ウッドヒュー・レーン 104番地 (72)発明者グレゴリィ・アンソニィ・ミレックアメリカ合衆国ノースカロライナ州、ラレイ、パーノッド・ウェイ 6428番地 (72)発明者バーモン・ロバーツ・ノーマンアメリカ合衆国ノースカロライナ州、ケアリィ、サマーウインズ・ドライブ 821番地 (72)発明者リー・アントン・センデルバッハアメリカ合衆国ミネソタ州、ロチェスター、ビオラ・ハイツ・レーン、ノース・イースト 1807番地 (72)発明者スコット・チッピンズアメリカ合衆国ジョージア州、パウダー・スプリングス、プリチェッツ・ドライブ 6149番地 (72)発明者アンソニィ・ジーン・ウォーカーアメリカ合衆国ノースカロライナ州、ダーハン、コール・ミル・ロード 3305番地

Claims

【特許請求の範囲】

【請求項１】データ端末装置を通信回路網に接続する装
置において、上記通信回路網に接続する第１手段と、該第１手段に接続され、上記通信回路網のプロトコル若
しくはアーキテクチャーに適合するようにデータをフォ
ーマットするプロトコル・ハンドラ手段と、該プロトコル・ハンドラ手段に結合され、上記通信回路
網からの選択されたアドレスを受け取り、該選択された
各アドレスをベース部分及びインデックス部分に分離
し、該ベース部分及びインデックス部分に基づいて少な
くとも２つの論理信号を発生し、該少なくとも２つの論
理信号が同じステートであるならば上記接続装置のアド
レス及び上記受け取られたアドレスの一致を表す信号を
発生するアドレス識別手段と、上記プロトコル・ハンドラ手段及び上記アドレス識別手
段に接続され、上記データ端末装置のＩ／Ｏチャネルに
結合する第２手段とを有する、データ端末装置を通信回
路網に接続する装置。
【請求項２】上記プロトコル・ハンドラ手段及び上記ア
ドレス識別手段に接続され、上記接続装置の回路素子の
動作を制御するマイクロプロセッサを含む第３手段を有
することを特徴とする請求項１のデータ端末装置を通信
回路網に接続する装置。
【請求項３】上記アドレス識別手段は、マイクロプロセ
ッサと、該マイクロプロセッサに結合され、上記インデ
ックス部分によりアクセスされるアドレスに記憶されて
いる、上記少なくとも２つの論理信号のうちの一方の論
理信号を出力するＲＡＭと、上記マイクロプロセッサに
接続され、一組のアドレスを記憶し、該一組のアドレス
に対して上記ベース部分を相関付けし、上記少なくとも
２つの論理信号のうちの他方の論理信号を発生するアダ
プタ一致機能手段とを有することを特徴とする請求項１
のデータ端末装置を通信回路網に接続する装置。
【請求項４】上記アドレス識別手段は、上記マイクロプ
ロセッサに結合された内容アドレスメモリを有すること
を特徴とする請求項３のデータ端末装置を通信回路網に
接続する装置。
【請求項５】通信回路網からこれに接続されたデータ端
末装置に送られたアドレスを識別するアドレス識別装置
において、上記通信回路網からアドレスを受け取り、該アドレスを
ベース・アドレス部分及びインデックス・アドレス部分
に分ける制御手段と、複数個のベース・アドレス及び該複数個のベース・アド
レスのそれぞれに関連するビットを示すステータスを記
憶し、上記インデックス・アドレス部分に応答して該イ
ンデックス・アドレス部分によりアドレスされた位置に
記憶されているステータス表示ビットのステータスを表
す第１制御信号を出力する第１手段と、一組のベース・アドレスを記憶し、上記ベース・アドレ
ス部分に応答して、該ベース・アドレス部分が上記一組
のベース・アドレスの一つのアドレスに一致したことを
検出して第２制御信号を発生する第２手段と、上記第１制御信号及び第２制御信号に応答し、上記通信
回路網からのアドレスと上記データ端末装置に記憶され
ている複数個のアドレスのうちの一つのアドレスとの一
致を示す第３信号を発生する第３手段とを有するアドレ
ス識別装置。
【請求項６】上記制御手段はマイクロプロセッサを含む
ことを特徴とする請求項５のアドレス識別装置。
【請求項７】伝送媒体、該伝送媒体に接続された複数個
のステーション、及び各ステーションに設けられたアド
レス識別装置を含む通信回路網において、上記アドレス識別装置は、上記伝送媒体からアドレスを受け取り該アドレスをベー
ス部分及びインデックス部分に分ける第１手段を含むマ
イクロプロセッサと、該マイクロプロセッサに結合され、一組のベース・アド
レスを記憶し、該一組のベース・アドレスの一つのアド
レスに上記ベース部分が一致したことを検出して第１信
号を発生するアダプタ一致機能手段と、上記マイクロプロセッサに結合され、一組のベース・ア
ドレス及びステータス表示ビットを記憶し、上記インデ
ックス部分により選択されたアドレスに記憶されている
上記ステータス表示ビットを表す第２信号を発生するＲ
ＡＭモジュールと、上記第１制御信号及び第２制御信号に応答し、上記伝送
媒体から受け取ったアドレスと上記ステーションに記憶
されている複数個のアドレスの一つのアドレスとの一致
を示す第３信号を発生する第３手段とを有することを特
徴とする上記通信回路網。
【請求項８】上記アドレス識別装置は、上記マイクロプ
ロセッサに結合され複数個のアドレスを記憶する内容ア
ドレス・メモリを含むことを特徴とする請求項７の通信
回路網。
【請求項９】上記マイクロプロセッサは、上記内容アド
レス・メモリにこれの内容と上記伝送媒体から受け取ら
れたアドレスとの比較をさせ、上記ＲＡＭモジュール及
び上記アダプタ一致機能手段にこれらの機能をさせ、又
は上記内容アドレス・メモリ若しくは上記ＲＡＭモジュ
ール及びアダプタ一致機能手段のいずれかにこれらの機
能をさせる制御ビットを記憶する第２手段を含むことを
特徴とする請求項８の通信回路網。
【請求項１０】上記マイクロプロセッサは、上記ステー
ションのデータ端末装置からグループ・アドレスを受け
取り、該グループ・アドレスを使用して、上記ＲＡＭモ
ジュール若しくは上記内容アドレス・メモリに適切なア
ドレスを詰め込み、上記グループ・アドレスを使用して
上記ＲＡＭモジュール及び上記内容アドレス・メモリの
アドレスを再配列する第３手段を含むことを特徴とする
請求項８の通信回路網。