JPH09160870A - ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置 - Google Patents

ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置

Info

Publication number
JPH09160870A
JPH09160870A JP8195271A JP19527196A JPH09160870A JP H09160870 A JPH09160870 A JP H09160870A JP 8195271 A JP8195271 A JP 8195271A JP 19527196 A JP19527196 A JP 19527196A JP H09160870 A JPH09160870 A JP H09160870A
Authority
JP
Japan
Prior art keywords
data
storage field
storage
item
posting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8195271A
Other languages
English (en)
Inventor
Rasoul M Oskouy
ラソウル・エム・オスコウイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of JPH09160870A publication Critical patent/JPH09160870A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Information Transfer Between Computers (AREA)
  • Information Transfer Systems (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

(57)【要約】 【課題】 ソフトウェアとハードウェアの間でデータ転
送状況の報告方法および装置を提供する。 【解決手段】 ソフトウェアがハードウェアに、転送の
完了更新をポストするための空の記述子を提供する。具
体的には、ソフトウェアは、使用可能な最後の記述子の
番号を、ハードウェアがアクセス可能な記憶場所内の第
１の記憶フィールドに入れる。ハードウェアは、使用し
た記述子の番号を記憶場所内の第２の記憶フィールドに
ポストすることによって、完了更新を報告するために使
用した記述子の番号を示す。使用可能な記述子がそれ以
上あるか否かを判断するために、ハードウェアは第１の
記憶フィールドの内容を第２の記憶フィールドの内容と
比較する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にはコンピュー
タ・システムの分野に係り、特にはコンピュータ・シス
テムにおけるハードウェアとソフトウェアの間でデータ
転送を報告する方法および装置に関する。
【０００２】
【従来の技術】コンピュータ・システム内でのデータ転
送におけるハードウェアとソフトウェアの間の調整は従
来、記述子リングにＯＷＮビットの使用を組み込んでリ
ング上の各記述子の現行所有権を示すセマフォ機構を使
用することで行われている。記述子リングとは、環状に
配置された複数のエントリイすなわち項目（たとえば１
からＮまで）を有するデータ構造体である。記述子リン
グ内の各項目の内容を記述子と呼ぶ。典型的な記述子に
は、セグメント化ページ編成におけるページ・テーブル
・アドレスの基準またはセグメント・レジスタ編成にお
けるブロック基底アドレスを提供する基底アドレス・フ
ィールドが含まれる。各記述子は、項目がハードウェア
によって所有されると「１」に設定され、エントリイす
なわち項目がソフトウェアによって所有されると「０」
に設定されるビットを含む。このビットを「ＯＷＮ」ビ
ットと呼ぶ。記述子の所有者は、記述子を更新すると所
有権を解放する責任を負う。したがって、ソフトウェア
は送信パケットのポストを完了するとＯＷＮビットを１
に設定し、ハードウェアはパケットの送信を完了すると
ＯＷＮビットをクリアする。
【０００３】従来のシステムでは、ハードウェアはホス
ト・メモリ内の完了データ構造体をポーリングして記述
子のＯＷＮビットの状況を判断しなければならない。こ
のタスクを行って、ハードウェアがトランザクション上
の更新を行うために記述子を使用できるか否かを判断す
る。しかし、すべての記述子が使用不能である場合があ
るため、ホスト・メモリへのこのようなアクセスがむだ
になることがある。その結果、ハードウェアは、ソフト
ウェアが送信パケットをポストし、ＯＷＮビットを立て
ることによってそのタスクの完了を知らせるまでメモリ
のポーリングを続けなければならない。かかるポーリン
グの必要のために、それがなければ同じシステムを共用
する他の装置が使用できるはずの入出力システムの帯域
が減少する。
【０００４】
【発明が解決しようとする課題】したがって、当技術分
野では、完了記述子リングの効率的な使用によってコン
ピュータ・システム内のハードウェアとソフトウェアの
間でデータ転送の状況を報告し、状況を報告する前にホ
スト・メモリに対するポーリングを不要にできる方法お
よび装置が必要である。
【０００５】
【課題を解決するための手段】コンピュータ・システム
におけるソフトウェアとハードウェアの間でデータ転送
の状況を報告（レポート）する方法および装置を開示す
る。ソフトウェアは、転送完了更新をポストするために
ハードウェアに空の記述子を提供する。具体的には、ソ
フトウェアは使用可能な最後の記述子の番号を、ハード
ウェアがアクセス可能な記憶場所内の第１の記憶フィー
ルドに入れる。ハードウェアは、使用した記述子の番号
を記憶場所内の第２の記憶フィールドにポストすること
によって完了更新を報告するために使用した記述子の番
号を報告する。使用可能な記述子がそれ以上あるか否か
を判断するために、ハードウェアは第１の記憶フィール
ドの内容を第２の記憶フィールドの内容と比較する。第
１と第２の記憶フィールドの内容が等しい場合、ハード
ウェアは完了リング内の最後の記述子に達したことにな
る。２つのフィールドが等しくない場合は、ハードウェ
アが使用することができる記述子が１つまたは複数あ
る。本発明によって、トランザクションの状況を報告す
るための記述子が使用可能であるか否かを判断するため
にホスト・メモリをポーリングする必要がなくなる。
【０００６】
【発明の実施の形態】図１に、本発明のデータ転送報告
の方法および装置を使用するＡＴＭネットワーク・イン
タフェース回路を組み込んだコンピュータ・システム・
ネットワークの例を示す。このコンピュータ・システム
・ネットワーク１０は、１つまたは複数のＡＴＭネット
ワーク・インタフェース回路（ＮＩＣ）１２を組み込ん
だホスト・コンピュータ・システム（図示せず）を含
む。ＮＩＣ １２は、ローカルＡＴＭ交換機１４を介し
て公衆ＡＴＭ交換機１６に結合され、ネットワーク１０
に結合されたホスト・コンピュータ・システム間でのデ
ータの非同期通信を可能にする。あるいは、ＮＩＣ１２
は公衆ＡＴＭ交換機１６に直接結合することもできる。
図１に示すように、このコンピュータ・システム・ネッ
トワーク１０は、ＡＴＭネットワークをサポート・フレ
ームワークとして使用するイーサネットまたはトークン
・リング・ネットワーク１７などの他のネットワークを
接続する、ゲートウェイとして機能するローカル・エリ
ア・ネットワーク（ＬＡＮ）エミュレーション１５の使
用を組み込んだコンピュータ・システムも含むことがで
きる。
【０００７】図２は、本発明の好ましい実施形態によ
る、データ転送報告の方法および装置を使用するＡＴＭ
ＮＩＣ １２のアーキテクチャを示す略システム図で
ある。このＡＴＭ ＮＩＣ １２は、システム・バス３
８を介して結合されているホスト・コンピュータ・シス
テム４８を、ＡＴＭプロトコルに従って動作するネット
ワーク媒体４０とインタフェースさせる。
【０００８】図のＡＴＭ ＮＩＣ １２は、システム・
バス・インタフェース２０、汎用入出力（ＧＩＯ）イン
タフェース２４、システムおよびＡＴＭ層コア２２、ロ
ーカル・スレーブ・インタフェース２６、送信（ＴＸ）
ＦＩＦＯ ２８、受信（ＲＸ）ＦＩＦＯ ３０、媒体イ
ンタフェース３２、外部バッファ・メモリ・インタフェ
ース３４、およびクロック合成回路３６を備える。
【０００９】ＮＩＣ １２のこれらの要素２０〜３６が
組合わさって協調動作し、ホスト・コンピュータ４８と
ネットワーク内の他のコンピュータの間で、複数の帯域
幅グループの複数の動的割り振り（ｄｙｎａｍｉｃａｌ
ｌｙ ａｌｌｏｃａｔｅｄ）チャネルを介してデータを
転送する。ネットワーク・インタフェース回路１２の要
素は全体として、ホスト・コンピュータ・システム４８
のシステム・バス３８に結合されている多重チャネル・
インテリジェント・ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）コントローラとして機能する。好ましい実施形態
では、複数の送受信チャネルが、全二重１５５／６２２
Ｍｂｐｓ物理リンクを使用する仮想接続として使用され
る。システム・バス３８を経由して外部バッファ・メモ
リ・インタフェース３４を介して外部バッファ・メモリ
４２まで様々なチャネルに加入しているデータの複数の
パケットが、システムおよびＡＴＭ層コア２２によって
送信セルにセグメント化され、媒体インタフェース３２
を介して媒体４０に送信される。コア２２は、受信セル
をパケットに組み立て直すのを容易にする再組み立てロ
ジックも含む。
【００１０】コア２２はさらに、本発明の好ましい実施
形態により、ＡＴＭ ＮＩＣ １２によってサポートさ
れるすべてのチャネルのデータ転送の報告（レポーティ
ング）に使用する第１の記憶場所６０ａと第２の記憶場
所６０ｂを含む記憶ブロック５０を備える。以下で詳述
するように、本発明の教示に従って記憶場所６０ａをデ
ータ送信の報告に使用し、記憶場所６０ｂをデータ受信
の報告に使用することが好ましい。記憶場所６０ａおよ
び６０ｂはそれぞれ第１の記憶フィールド６２と第２の
記憶フィールド６４を含む。各記憶場所６０ａおよび６
０ｂには比較回路６６が結合されている。この比較回路
６６を使用して、第１の記憶フィールド６２と第２の記
憶フィールド６４の内容が比較される。比較回路６６の
一例は、排他的論理和ゲートである。具体的には、記憶
場所６０ａは第１の記憶フィールド６２ａと第２の記憶
フィールド６４ａを含み、記憶場所６０ｂは第１の記憶
フィールド６２ｂと第２の記憶フィールド６４ｂを含
む。記憶場所６０ａには、第１の記憶フィールド６２ａ
と第２の記憶フィールド６４ａの内容を比較する比較回
路６６ａが結合されている。同様に、記憶場所６０ｂに
は比較回路６６ｂが結合され、第１の記憶フィールド６
２ｂの内容と第２の記憶フィールド６４ｂの内容との比
較に使用される。以下の説明では、記憶場所６０ａおよ
び６０ｂ、第１の記憶フィールド６２ａおよび６２ｂ、
第２の記憶フィールド６４ａおよび６４ｂ、比較回路６
６ａおよび６６ｂを、記憶場所６０、第１の記憶フィー
ルド６２、第２の記憶フィールド６４、および、比較回
路６６のように称する。
【００１１】ＴＸ ＦＩＦＯ ２８およびＲＸ ＦＩＦ
Ｏ３０はコア２２と媒体インタフェース３２の間に結合
され、それぞれ送信パケットと受信パケットの送信セル
・ペイロードと受信セル・ペイロードをステージングす
るために使用される。媒体インタフェース３２は、クロ
ック合成回路３６によって供給されるクロック信号によ
って駆動され、ネットワークの媒体４０との間でセルを
送受信する。この媒体と媒体インタフェース３２は、Ａ
ＴＭフォーラム特別仕様に記載されているＵｎｉｖｅｒ
ｓａｌ Ｔｅｓｔ ａｎｄ Ｏｐｅｒａｔｉｏｎｓ Ｐ
ｈｙｓｉｃａｌＩｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ
（ＵＴＯＰＩＡ）標準に準拠していることが好ましい。
ＵＴＯＰＩＡ仕様に準拠するために、クロック合成回路
３６は２０ＭＨｚまたは４０ＭＨｚのクロック信号を供
給して媒体インタフェース３２をイネーブルし、２０Ｍ
Ｈｚで１５５Ｍｂｐｓのバイト・ストリーム、４０ＭＨ
ｚで６２２Ｍｂｐｓのデータ・ストリームをサポートす
る。
【００１２】この実施形態では、媒体インタフェース３
２は、ＴＸ ＦＩＦＯ ２８からそれぞれ４バイトのセ
ル・ヘッダと４８バイトのペイロードを有する５２バイ
トのデータ・セルを受信する。媒体インタフェース３２
は、チェックサムを各データ・セルのセル・ヘッダに５
番目のバイトとして挿入し、５３バイトのデータ・セル
を媒体４０に供給する。逆に、媒体インタフェース３２
が媒体４０からセルを受信するときは、各セルの５番目
のバイトに入っているチェックサムを検査し、チェック
サムが正しいかどうかを判断する。正しい場合、チェッ
クサムを表すバイトをセルから除去してそのセルをＲＸ
ＦＩＦＯ ３０に転送する。正しくない場合はセル全
体を廃棄する。
【００１３】システム・バス・インタフェース２０およ
びＧＩＯ（ｇｅｎｅｒｉｃ Ｉ／Ｏ）インタフェース２
４は、ホスト・コンピュータ・システム４８を媒体４０
への転送の詳細から遮蔽（ｉｎｓｕｌａｔｅ）する。さ
らに、コア２２はシステム・バス３８の詳細とホスト詳
細から遮蔽される。この好ましい実施形態では、システ
ム・バスは電気電子学会（ＩＥＥＥ）標準１４９６仕様
の規定に準拠したＳバスである。システム・バス・イン
タフェース２０は、この例の場合はＳバスであるシステ
ム・バスの仕様に従って通信するように構成される。シ
ステム・バス・インタフェース２０は異なるホスト・コ
ンピュータ・システム・バスに準拠するように構成可能
であることが企図される。また、システム・バス・イン
タフェース２０は、ＧＩＯインタフェース２４によって
指定されたプロトコルに従ってデータを送受信するよう
にも構成される。ＧＩＯインタフェース２４は、コア２
２がホスト・コンピュータと通信するための単一のイン
タフェースを提供する。したがって、コア２２は、様々
なホスト・コンピュータ・システムおよびバスとインタ
フェースするＮＩＣ １２の様々な実施形態について変
わらない。
【００１４】ネットワーク・インタフェース回路１２の
動作には３つのメモリ・サブシステムが関連している。
これらは、ホスト・コンピュータ・システム４８内にあ
るホスト・メモリ４９と、コア２２の外部のローカル・
バッファ・メモリ４２と、コア２２内にある制御記憶ブ
ロック５０である。ＡＴＭインタフェース・ネットワー
ク回路１２は、バッファ・メモリ４２と記憶ブロック５
０という２つのメモリ領域を管理する。バッファ・メモ
リ４２には、ネットワーク・インタフェース回路１２に
よってサポートされるすべての送受信チャネルのための
パケット・データが入れられる。記憶ブロック５０に
は、送受信チャネルのＤＭＡ状態情報と、ＤＭＡ転送を
行うホスト・メモリ４９内のデータ構造体を指すポイン
タが入れられる。記憶ブロック５０には、ホスト４８と
媒体４０の間を移動中のパケットのためにローカル・バ
ッファ・メモリ４２内の複数の送受信バッファを管理す
るデータ構造体詳細も入れられる。
【００１５】ホスト・コンピュータ・システム４８は、
データ・パケットと、送受信するパケットを指すポイン
タが入れられるホスト・メモリ４９を備える。前述のよ
うにＮＩＣ １２は、非同期転送のセル記述詳細を、ホ
スト・コンピュータ・システム４８上で稼動しているア
プリケーションから遮蔽する。この例では、ホスト・コ
ンピュータ・システム４８で稼動しているソフトウェア
は、当技術分野で周知のように、パケット・インタフェ
ースによる環状送受信リングを使用してデータ送受信を
管理するものとする。
【００１６】図３に、本発明の装置および方法によるデ
ータ転送報告に使用するホスト・メモリ４９の好ましい
データ構造体の略ブロック図を示す。ホスト・メモリ４
９は、送信（ＴＸ）完了記述子リング８０と受信（Ｒ
Ｘ）完了記述子リング９０を備える。ＴＸ完了リング８
０は、複数のリング項目（エントリイ）、たとえば項目
８１、８２、８３を有するデータ構造体である。これら
の各リンク項目（エントリイ）８１、８２、８３はソフ
トウェアによって順次に循環方式でアクセスされ、サイ
ズは、トランザクション完了に関連する情報（たとえば
コア２２内のハードウェアすなわち回路がトランザクシ
ョンの完了を報告するために使用可能な記述子の記述子
番号）を有する記述子を収容するのに十分なサイズ（た
とえば６４バイト）である。
【００１７】ＴＸ完了リング８０は、以下で詳述するよ
うに、コア２２内のハードウェアに対して、ハードウェ
アが完了更新をポストするために使用することができる
記述子番号を報告するために使用される。好ましい実施
形態では、ＴＸ完了リング８０は６４Ｋバイトのホスト
・メモリを占め、１，０２４個のリング項目をサポート
する。ＴＸ完了リング８０にはソフトウェアとハードウ
ェアの両方がアクセスすることができる。ＴＸ完了リン
グ８０は各記述子内にＯＷＮビットを有し、このビット
はハードウェアがＴＸ完了リング８０の所有権を持って
いるときにソフトウェアによって設定される。本発明
は、共用記憶場所または資源が特定のプロセッサによっ
て使用されていることを示すセマフォ機構としてＯＷＮ
ビットを使用する。本発明では、各記述子がＯＷＮビッ
トを含み、その項目（エントリイ）がハードウェアによ
って所有されている場合は「１」に設定され、その項目
がソフトウェアによって所有されている場合は「０」に
設定される。記述子の所有者は、記述子を更新したとき
に所有権を解放する責任を負う。したがって、ソフトウ
ェアがハードウェアに対する使用可能記述子のポストを
完了すると、ソフトウェアはＯＷＮビットを１に設定
し、ハードウェアがトランザクション上の更新のポスト
を完了すると、ハードウェアはＯＷＮビットをクリアす
る。
【００１８】ＲＸ完了リング９０は、ＴＸ完了リング８
０と同様に、ホスト・メモリ４９内にあるデータ構造体
であり、複数のリング項目を有する。ＲＸ完了リング９
０は、ハードウェアに対して、ハードウェアが受信完了
更新を提供するために使用することができる記述子を報
告するために使用される。それぞれ１つのＴＸ完了リン
グ８０と１つのＲＸ完了リング９０が、複数チャネルの
送受信状況を報告するために使用される。
【００１９】コア２２内のハードウェアが完了済みトラ
ンザクションを報告するために記述子を使用可能な場
合、ホスト・メモリ上で稼動しているソフトウェアはＮ
ＩＣ１２内のコア２２に対して「キック」コマンドを発
行する。このコマンドは書込み命令であり、以下で詳述
するように、ＴＸデータ・リング番号（０〜１２６）
と、リング内で最後にポストされ、ハードウェアがトラ
ンザクション上の更新をポストするために使用すること
ができる対応する記述子番号とをパラメータとして提供
する。
【００２０】好ましい実施形態では、各「キック」コマ
ンドによって提供されるパラメータは、記憶場所６０内
の第１の記憶フィールド６２に書き込まれる。したがっ
て、ＴＸデータ・リング番号（０〜１２６）および最後
にポストされた記述子の対応する記述子番号が、第１の
記憶フィールド６２に書き込まれる。ＮＩＣ １２上の
データの転送に割り当てられたコア２２内のハードウェ
アは、完了更新をポストするために使用した最後の記述
子をリングによって追跡する。この記述子番号は、記憶
場所６０内の第２の記憶フィールド６４に維持されてい
る。ハードウェアは、使用可能な記述子について完了更
新をポストし、別の完了更新をポストすることができる
ようになったとき、または、「キック」コマンドを受信
したときに第１の記憶フィールド６２と第２の記憶フィ
ールド６４の内容を調べる。これは、第１の記憶フィー
ルド６２の内容を第２の記憶フィールド６４の内容と比
較する比較回路６６を使用して行われる。前述のよう
に、比較回路６６は排他的論理和ゲートを使用して実施
することができる。第１の記憶フィールド６２の内容と
第２の記憶フィールド６４の内容が等しい場合、すなわ
ちハードウェアとソフトウェアの両方の記述子ポインタ
が一致している場合、ハードウェアは使用可能な最後の
記述子を使用したことになる。
【００２１】図４は、本発明の好ましい実施形態による
ソフトウェアによって行われるデータ転送報告の方法の
プロセスの流れを示すフローチャートである。この方法
は、送信完了更新のポストの場合はＴＸ完了記述子リン
グ８０を使用し、受信完了更新のポストの場合はＲＸ完
了記述子リング９０を使用して、状況の更新を提供する
ために使用することができる。この例では、ＴＸ完了記
述子リング８０を使用する送信完了更新のポストのプロ
セスのみについて説明する。開始状態から始まって、プ
ロセスＳ１００は、判断ブロックＳ１０２に示すよう
に、ホスト・メモリ上で稼動しているソフトウェア（Ｓ
Ｗ）がポストするために使用可能な空の記述子がＴＸ完
了リング８０上にあるか否かを照会する。空の記述子が
ない場合、プロセスＳ１００は、判断ブロックＳ１０２
に戻る。空の記述子がある場合、プロセスＳ１００は処
理ブロックＳ１０４に進み、ソフトウェアが空の各記述
子にＯＷＮビットを立ててから、最後の記述子の項目番
号を記憶場所６０の記憶フィールド６２に書き込む。
【００２２】プロセスＳ１００は、このようにして空の
各記述子の項目番号を提供することができるが、プロセ
スＳ１００を最適化することができるように、ソフトウ
ェアが単一のトランザクションによっていくつかの空の
記述子をポストすることが好ましい。したがって、たと
えば、ＴＸ完了記述子＃０〜９９をハードウェアに提供
するようにソフトウェアを作成する場合、ソフトウェア
は１００個の記述子のすべてのＯＷＮビット（すなわち
１００個のＯＷＮビット）を立ててから、記憶場所６０
のＴＸ／ＲＸ記憶フィールド６２に値９９を書き込まな
ければならない。その結果、各「キック」コマンドは、
使用可能な最後の記述子の番号を記憶場所６０内の第１
の記憶フィールド６２に書き込み、ＴＸ完了リング番号
（０〜１２６）と、使用可能な最後の記述子の対応する
番号とを提供する。次に、プロセスＳ１００は判断ブロ
ックＳ１０６に進み、処理を続行すべきか否かを照会す
る。処理を続行する場合、プロセスＳ１００は判断ブロ
ックＳ１０２に進む。処理を続行しない場合、プロセス
Ｓ１００は終了する。
【００２３】図５は、本発明の教示による、ハードウェ
アが更新をポストするプロセスＳ２００を示すフローチ
ャートである。データの転送に割り当てられたＮＩＣ
１２上のハードウェアは、リングによって完了更新をポ
ストするために使用した最後の記述子も追跡する。この
記述子番号は、記憶場所６０内の第２の記憶フィールド
６４で保持される。開始状態から始まって、プロセスＳ
２００は、ハードウェア（ＨＷ）が第１の記憶フィール
ド６２と第２の記憶フィールド６４の内容を調べること
から開始する。
【００２４】判断ブロックＳ１０８に示すように、ハー
ドウェアが使用可能な最後の記述子に達したか否かを判
断するために、ハードウェアは第１の記憶フィールド６
２の内容を第２の記憶フィールド６４の内容と比較す
る。第１の記憶フィールド６２の内容と第２の記憶フィ
ールド６４の内容が等しい場合、ハードウェアはＴＸ完
了リング８０内の使用可能な最後の記述子に達してい
る。その結果、プロセスＳ２００は処理ブロックＳ１１
０に進み、ソフトウェアが「キック」コマンドを介して
使用可能な記述子を送ったか否かを照会する。送った場
合、プロセスＳ２００はブロックＳ１０８に戻る。送っ
ていない場合、処理ブロックＳ１１２に示すように、ハ
ードウェアは別のソフトウェア「キック」コマンドによ
って覚醒するまで操作を停止する。
【００２５】第１の記憶フィールド６２の内容と第２の
記憶フィールド６４の内容が等しくない場合、プロセス
Ｓ２００は処理ブロックＳ１１４に進み、ハードウェア
は使用可能な１つまたは複数の記述子で完了更新をポス
トする。処理ブロックＳ１１４を処理すると、プロセス
Ｓ２００は判断ブロックＳ１１６に進み、ハードウェア
が完了更新のポストを続けるべきか否かを照会する。続
ける場合、プロセスＳ２００は処理ブロックＳ１１８に
進み、次のチャネルで供給された次のパケットまたはデ
ータを処理する。続けない場合、プロセスＳ２００は終
了する。プロセスＳ１００（プロセス・ステップＳ１０
２〜Ｓ１０６を含む）はプロセスＳ２００（プロセス・
ステップＳ１０８〜Ｓ１１８を含む）と共に同期的に行
われる。
【００２６】当業者には明らかなように、プロセスＳ１
００とＳ２００は、ハードウェアによって受信されたデ
ータの状態を報告するように調整することができる。本
発明の使用によって、ハードウェアは完了リング記述子
の可用性を調べるためにホスト・メモリをポーリングす
る必要がなく、オーバーヘッドと処理時間が少なくな
る。
【００２７】当業者は、本発明の真の範囲および精神か
ら逸脱することなく、上記の実施形態の修正および変更
を加えることができる。たとえば、本発明はソフトウェ
アとハードウェアの間でデータ転送の報告を必要とする
どのようなコンピュータ・システムでも実施することが
でき、ＡＴＭプロトコルを使用するデータ転送またはデ
ータ伝送には限定されない。さらに、記憶フィールド６
２は第２の記憶フィールド６４と同じ記憶場所５０にあ
る必要はない。
【００２８】したがって、本発明について特定の好まし
い実施形態によって説明したが、当業者には明らかな他
の実施形態も本発明の範囲内に含まれる。したがって、
本発明の範囲は特許請求の範囲によってのみ規定される
ものである。
【図面の簡単な説明】
【図１】本発明のデータ転送報告の方法および装置を使
用する非同期転送モード・ネットワーク・インタフェー
ス回路を組み込んだコンピュータ・システム・ネットワ
ークの例を示す図である。
【図２】本発明の好ましい実施形態による、データ転送
報告の方法および装置を使用する非同期転送モード・ネ
ットワーク・インタフェース回路のアーキテクチャを示
すシステム全体図である。
【図３】本発明の装置および方法を使用するシステムに
おいて、データ転送のために使用するホスト・メモリの
好ましいデータ構造を示す略ブロック図である。
【図４】本発明の好ましい実施形態による、ハードウェ
アとソフトウェアの間のデータ転送報告の方法のプロセ
スの流れを示すフローチャートである。
【図５】本発明の好ましい実施形態による、ハードウェ
アとソフトウェアの間のデータ転送報告の方法のプロセ
スの流れを示すフローチャートである。
【符号の説明】 １０ コンピュータ・システム・ネットワーク １２ ＡＴＭネットワーク・インタフェース回路 １４ ローカルＡＴＭ交換機 １５ ＬＡＮエミュレーション １６ 公衆ＡＴＭ交換機 ２２ システムおよびＡＴＭ層コア ２０ システム・バス・インタフェース ２４ 汎用入出力インタフェース ２６ ローカル・スレーブ・インタフェース ２８ 送信ＦＩＦＯ ３０ 受信ＦＩＦＯ ３２ 媒体インタフェース ３４ 外部バッファ・メモリ・インタフェース ３６ クロック合成回路 ３８ システム・バス ４０ ネットワーク媒体 ４２ 外部バッファ・メモリ ４８ ホスト・コンピュータ・システム ５０ 記憶ブロック ６０ 記憶場所 ６２ 記憶フィールド ６４ 記憶フィールド ６６ 比較回路 ８０ ＴＸ完了リング ９０ ＲＸ完了リング

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データを転送するコンピュータ・システ
    ムであって、 各項目が項目番号を備え、データをポストするための複
    数の項目を有する少なくとも１つのデータ構造体を有す
    るホスト・メモリを有するホスト装置と、 第１の記憶フィールドがデータのポストに使用可能な項
    目に対応する項目番号を記憶し、第２の記憶フィールド
    がポストされたデータを含む項目に対応する項目番号を
    記憶する、第１の記憶フィールドと第２の記憶フィール
    ドを有する、ホスト装置に結合された記憶場所と、 第１の記憶フィールドの内容を第２の記憶フィールドの
    内容と比較する、記憶場所に結合された回路とを備える
    コンピュータ・システム。
  2. 【請求項２】 比較回路が第１の記憶フィールドの内容
    が第２の記憶フィールドの内容と等しくないと判断した
    場合に機能する、データをポストする第２の回路をさら
    に含む、請求項１に記載のシステム。
  3. 【請求項３】 データのポストに使用可能な項目に対応
    する項目番号が第１の記憶フィールドに記憶されている
    場合に機能する、データをポストする第２の回路をさら
    に含む、請求項１に記載のシステム。
  4. 【請求項４】 ホスト・メモリを有するホスト装置に応
    答する、データの転送回路であって、前記ホスト・メモ
    リはデータをポストする複数の項目を有する少なくとも
    １つのデータ構造体を有し、前記各項目は項目番号を有
    しており、 第１の記憶フィールドがデータのポストに使用可能な項
    目に対応する項目番号を記憶し、第２の記憶フィールド
    がポストされたデータを含む項目に対応する項目番号を
    記憶する、第１の記憶フィールドと第２の記憶フィール
    ドを有する、ホスト装置に結合された記憶場所と、 第１の記憶フィールドの内容を第２の記憶フィールドの
    内容と比較する、記憶場所に結合された回路とを備え
    る、データの転送回路。
  5. 【請求項５】 比較回路が第１の記憶フィールドの内容
    が第２の記憶フィールドの内容と等しくないと判断した
    場合に機能する、比較回路に応答してデータをポストす
    る第２の回路をさらに含む、請求項４に記載の回路。
  6. 【請求項６】 データをポストするために使用可能な項
    目に対応する項目番号が第１の記憶フィールドに格納さ
    れている場合に機能する、データをポストする前記第２
    の回路をさらに含む請求項４に記載の回路。
  7. 【請求項７】 コンピュータにおけるデータ転送を調整
    する方法であって、 第１の項目がデータをポストするために使用可能な記憶
    場所に対応する、第１の記憶フィールドに前記第１の項
    目番号を格納するステップと、 第２の項目番号がポストされたデータが入った記憶場所
    に対応する、第２の記憶フィールドに前記第２の項目番
    号を格納するステップと、 第１の記憶フィールドの内容を第２の記憶フィールドの
    内容と比較するステップと、 第１の記憶フィールドの内容が第２の記憶フィールドの
    内容と等しくない場合は第１の記憶フィールドに格納さ
    れている項目番号に対応する記憶場所にデータをポスト
    し、第１の記憶フィールドの内容が第２の記憶フィール
    ドの内容と等しい場合はデータのポストを終了するステ
    ップを含む方法。
  8. 【請求項８】 第１の項目番号がデータをポストするた
    めに使用可能な記憶場所に対応する場合、第１の記憶フ
    ィールドに格納されている項目に対応する記憶場所にデ
    ータをポストするステップをさらに含む、請求項７に記
    載の方法。
  9. 【請求項９】 第１格納ステップの前に、ホスト・メモ
    リが、データをポストするための複数の項目を有する少
    なくとも１つのデータ構造体を有し、各項目が項目番号
    を備える、ホスト・メモリを有するホスト装置を設ける
    ステップをさらに含む、請求項７に記載の方法。
  10. 【請求項１０】 データ構造体がデータを転送する送信
    チャネルに対応する第１のデータ構造体とデータを受信
    する受信チャネルに対応する第２の構造体であり、第２
    の記憶場所が第３の記憶フィールドと第４の記憶フィー
    ルドを有し、第２のデータ構造体と第２の記憶場所を設
    けるステップをさらに含む、請求項７に記載の方法。
JP8195271A 1995-07-07 1996-07-08 ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置 Pending JPH09160870A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US49928395A 1995-07-07 1995-07-07
US08/499283 1995-07-07

Publications (1)

Publication Number Publication Date
JPH09160870A true JPH09160870A (ja) 1997-06-20

Family

ID=23984634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8195271A Pending JPH09160870A (ja) 1995-07-07 1996-07-08 ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置

Country Status (3)

Country Link
US (1) US5745790A (ja)
EP (1) EP0752664A3 (ja)
JP (1) JPH09160870A (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784559A (en) * 1995-11-06 1998-07-21 Sun Microsystems, Inc. Full duplex flow control for ethernet networks
US5870628A (en) * 1996-06-11 1999-02-09 International Business Machines Corporation Adaptor for receiving and processing asynchronous transfer mode cells within a computer network
KR0169248B1 (ko) * 1996-07-24 1999-02-01 양승택 패킷 상호 연결망에서의 메시지 송신 장치 및 메시지 송신 제어방법
US6070219A (en) * 1996-10-09 2000-05-30 Intel Corporation Hierarchical interrupt structure for event notification on multi-virtual circuit network interface controller
US6081846A (en) * 1997-05-08 2000-06-27 Microsoft Corporation Method and computer program product for reducing intra-system data copying during network packet processing
US6378005B1 (en) * 1998-06-12 2002-04-23 Microsoft Corporation Method, computer program product, and system for separating connection management functionality from a connection-oriented device driver
US6735773B1 (en) 1998-06-27 2004-05-11 Intel Corporation Method and apparatus for issuing commands to a network processor configured to provide a plurality of APIs
US6728249B2 (en) 1998-06-27 2004-04-27 Intel Corporation System and method for performing cut-through forwarding in an ATM network supporting LAN emulation
US6657959B1 (en) 1998-06-27 2003-12-02 Intel Corporation Systems and methods for implementing ABR with guaranteed MCR
US6603768B1 (en) 1998-06-27 2003-08-05 Intel Corporation Multi-protocol conversion assistance method and system for a network accelerator
US6724767B1 (en) * 1998-06-27 2004-04-20 Intel Corporation Two-dimensional queuing/de-queuing methods and systems for implementing the same
US6604136B1 (en) 1998-06-27 2003-08-05 Intel Corporation Application programming interfaces and methods enabling a host to interface with a network processor
US6327615B1 (en) * 1998-09-30 2001-12-04 Stmicroelectronics, Inc. Method and system of controlling transfer of data by updating descriptors in descriptor rings
US6389494B1 (en) * 1998-12-30 2002-05-14 Emc Corporation System for interfacing a data storage system to a host utilizing a plurality of busses for carrying end-user data and a separate bus for carrying interface state data
US7073020B1 (en) 1999-01-04 2006-07-04 Emc Corporation Method for message transfer in computer storage system
US7117275B1 (en) 1999-01-04 2006-10-03 Emc Corporation Data storage system having separate data transfer section and message network
US6360278B1 (en) * 1999-05-27 2002-03-19 3Com Corporation FIFO queued entry point circuit for a network interface card
US6675238B1 (en) * 1999-09-03 2004-01-06 Intel Corporation Each of a plurality of descriptors having a completion indicator and being stored in a cache memory of an input/output processor
US6691178B1 (en) * 2000-02-22 2004-02-10 Stmicroelectronics, Inc. Fencepost descriptor caching mechanism and method therefor
US6993621B1 (en) 2000-03-31 2006-01-31 Emc Corporation Data storage system having separate data transfer section and message network with plural directors on a common printed circuit board and redundant switching networks
US7007194B1 (en) 2000-06-29 2006-02-28 Emc Corporation Data storage system having point-to-point configuration
US7010575B1 (en) 2000-03-31 2006-03-07 Emc Corporation Data storage system having separate data transfer section and message network having bus arbitration
US7003601B1 (en) 2000-03-31 2006-02-21 Emc Corporation Data storage system having separate data transfer section and message network with plural directions on a common printed circuit board
US6779071B1 (en) 2000-04-28 2004-08-17 Emc Corporation Data storage system having separate data transfer section and message network with status register
US6816916B1 (en) * 2000-06-29 2004-11-09 Emc Corporation Data storage system having multi-cast/unicast
US6708258B1 (en) * 2001-06-14 2004-03-16 Cisco Technology, Inc. Computer system for eliminating memory read-modify-write operations during packet transfers
US6963946B1 (en) * 2003-10-01 2005-11-08 Advanced Micro Devices, Inc. Descriptor management systems and methods for transferring data between a host and a peripheral
US7689738B1 (en) 2003-10-01 2010-03-30 Advanced Micro Devices, Inc. Peripheral devices and methods for transferring incoming data status entries from a peripheral to a host
US6981074B2 (en) * 2003-10-14 2005-12-27 Broadcom Corporation Descriptor-based load balancing
US7826614B1 (en) 2003-11-05 2010-11-02 Globalfoundries Inc. Methods and apparatus for passing initialization vector information from software to hardware to perform IPsec encryption operation
US7533154B1 (en) 2004-02-04 2009-05-12 Advanced Micro Devices, Inc. Descriptor management systems and methods for transferring data of multiple priorities between a host and a network
US7831749B2 (en) * 2005-02-03 2010-11-09 Solarflare Communications, Inc. Including descriptor queue empty events in completion events

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916385A (en) * 1973-12-12 1975-10-28 Honeywell Inf Systems Ring checking hardware
USH513H (en) * 1986-06-30 1988-08-02 The United States Of America As Represented By The Secretary Of The Air Force ECM preprocessor or tracker using multi-processor modules
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
US5477541A (en) * 1989-09-29 1995-12-19 White; Richard E. Addressing technique for storing and referencing packet data
US5495482A (en) * 1989-09-29 1996-02-27 Motorola Inc. Packet transmission system and method utilizing both a data bus and dedicated control lines
US5136582A (en) * 1990-05-29 1992-08-04 Advanced Micro Devices, Inc. Memory management system and method for network controller
US5544317A (en) * 1990-11-20 1996-08-06 Berg; David A. Method for continuing transmission of commands for interactive graphics presentation in a computer network
US5287476A (en) * 1991-06-07 1994-02-15 International Business Machines Corp. Personal computer system with storage controller controlling data transfer
US5390299A (en) * 1991-12-27 1995-02-14 Digital Equipment Corporation System for using three different methods to report buffer memory occupancy information regarding fullness-related and/or packet discard-related information
US5299313A (en) * 1992-07-28 1994-03-29 3Com Corporation Network interface with host independent buffer management

Also Published As

Publication number Publication date
EP0752664A2 (en) 1997-01-08
US5745790A (en) 1998-04-28
EP0752664A3 (en) 2006-04-05

Similar Documents

Publication Publication Date Title
JPH09160870A (ja) ハードウェアとソフトウェアの間でデータ転送を報告する方法および装置
US5875352A (en) Method and apparatus for multiple channel direct memory access control
EP0772130B1 (en) Method and apparatus for transmission and processing of virtual commands
US5745684A (en) Apparatus and method for providing a generic interface between a host system and an asynchronous transfer mode core functional block
JP4205181B2 (ja) Ａｔｍパケット・ヘッダおよびデータをホスト・コンピュータ・システムにバースト転送するための方法および装置
US5740448A (en) Method and apparatus for exclusive access to shared data structures through index referenced buffers
US6021446A (en) Network device driver performing initial packet processing within high priority hardware interrupt service routine and then finishing processing within low priority software interrupt service routine
JP3819484B2 (ja) Ｍｐｅｇパケットをパケット化およびセグメント化する装置および方法
JP3336816B2 (ja) マルチメディア通信装置及び方法
US5675829A (en) Method and apparatus for coordinating data transfer between hardware and software by comparing entry number of data to be transferred data to entry number of transferred data
US6438613B1 (en) Method and apparatus for allowing packet data to be separated over multiple bus targets
US20030046457A1 (en) Apparatus and method for an interface unit for data transfer between processing units in the asynchronous transfer mode
US5982772A (en) Cell interface block partitioning for segmentation and re-assembly engine
JPH09128313A (ja) コンピュータ通信システム・インターフェースにおける送信データのバッファリング
JPH09321828A (ja) 保護メモリ・オペレーティング・システムにおけるデータ・コピー・オーバーヘッドを削減する機構
US6516371B1 (en) Network interface device for accessing data stored in buffer memory locations defined by programmable read pointer information
US7949800B2 (en) Method for exchanging information with physical layer component registers
US5680401A (en) Method and apparatus for asynchronously segmenting packets of multiple channels into ATM cells
JP2001521356A (ja) Ｉｅｅｅ１３９４シリアルバスのノード内におけるバスパケットの伝送方向の検出及び制御の方法及び装置
JP2003521156A (ja) 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法
US6178462B1 (en) Protocol for using a PCI interface for connecting networks
US6603768B1 (en) Multi-protocol conversion assistance method and system for a network accelerator
JPH1079744A (ja) 通信装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050222