JP2003521156A - 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法 - Google Patents

単一のリングデータバス接続構成を用いてメモリを共有する装置および方法

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JP2003521156A JP2001553722A JP2001553722A JP2003521156A JP 2003521156 A JP2003521156 A JP 2003521156A JP 2001553722 A JP2001553722 A JP 2001553722A JP 2001553722 A JP2001553722 A JP 2001553722A JP 2003521156 A JP2003521156 A JP 2003521156A
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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    • H04L12/42—Loop networks

Abstract

(57)【要約】 多重ネットワークスイッチが、単一のリングまたは「デイジーチェーン」構成でネットワークスイッチを接続する単方向データバスリングを通じて、区分されたパケットデータを互いに転送するメモリインターフェイスを有するように構成される。メモリインターフェイスはまた、区分されたパケットデータをそれぞれのローカルバッファメモリへ転送して一時的に記憶するように構成される。メモリインターフェイスは所定の順序に従いデータユニットを転送することにより、スイッチを通じて受信および送信される各々の区分されたパケットデータに関して、ローカルバッファメモリからのただ１つの読出動作およびこれへのただ１つの書込動作のみを必要とすることによってメモリ帯域幅を最適化する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、コンピュータネットワークのインターフェイスおよび交換に関し
、特に多数のマルチポートネットワークスイッチの「デイジー・チェーン」構成
内でデータフレームを効率よく記憶しかつ送るための装置および方法に関する。
【０００２】
【背景技術】
パケット交換ネットワーク内のマルチポートネットワークスイッチは、これの
多数のポートを通じネットワーク上のステーションに結合される。ネットワーク
上の１つのステーションによりネットワーク上の１つ以上の他のステーションへ
と送られるデータは、ネットワークスイッチを通じて送られる。データは、たと
えばイーサネット（Ｒ）プロトコル（ＩＥＥＥ規格８０２．３）に従う共有アク
セス媒体を通じてネットワークスイッチに与えられる。ネットワークスイッチは
、これの多数のポートの１つでデータフレームを受信し、データフレームヘッダ
に含まれた情報からデータフレームの宛先ネットワークステーションを決定する
。これに続き、ネットワークスイッチは宛先ネットワークステーションに接続さ
れたポートからデータを送信する。
【０００３】 単一のイーサネット（Ｒ）ネットワークスイッチは、たとえば１２のポートに
等しい数多くの１０／１００Ｍｂ／ｓポートを有し得る。単一のネットワークス
イッチに接続されたエンドステーションの数は、ネットワークスイッチのポート
の数（すなわちポート密度）により制限される。しかしながらネットワーク装置
の利用者は、自分のネットワークに柔軟性および拡張性を求めている。この要求
に応じるために、同一のネットワーク装置またはネットワークスイッチモジュー
ルのカスケードを可能にするモジュール式アーキテクチャが開発された。これら
の装置（または構成要素）をループにおいてカスケードすることにより、高価な
インターフェイスを再設計または開発することなしにポート密度を容易に増加さ
せることができる。
【０００４】 残念ながら、カスケードスイッチの数が増加するにつれて、システム待ち時間
（すなわちスイッチの総処理遅延）もまた増加する。システム待ち時間は、スイ
ッチがメモリでデータフレームを記憶および検索するやり方に一部帰することが
できる。１つの旧来のメモリアーキテクチャは、図１に示すように各々のカスケ
ードされたスイッチに対して個々のローカルメモリを用いる。この例では、３つ
のマルチポートスイッチ１２ａ、１２ｂ、１２ｃをともにカスケードすることに
より、スイッチの任意の１つにより受信されたデータフレームをやり取りするこ
とと、これに続き異なるマルチポートスイッチからデータフレームを送ることと
を可能にする。これらのスイッチ１２ａ、１２ｂおよび１２ｃの各々は、それぞ
れメモリインターフェイス４４ａ、４４ｂおよび４４ｃを有する。これらのメモ
リインターフェイス４４ａ、４４ｂおよび４４ｃによって、スイッチ１２ａ、１
２ｂおよび１２ｃはこれらのそれぞれのメモリ６０１ａ、６０１ｂおよび６０１
ｃにアクセスしてデータフレームを書込みかつ読出すことが可能となる。
【０００５】 説明のために、データフレームはスイッチ１２ａ上のポート（すなわち受信ポ
ート）で受信され、データフレームの宛先は異なるスイッチ１２ｃ上のポートに
付属のノードであると仮定する。スイッチ１２ａはまず、受信されたデータフレ
ームをメモリ６０１ａで記憶し、次に受信されたデータフレームをこれ自身のポ
ートから送るか、それを次のスイッチに順番に送るかどうかを決定する。データ
フレームはスイッチ１２ａのいかなるポートをも宛先としていないので、データ
フレームはメモリ６０１ａから検索されて、スイッチ１２ａのカスケードポート
（すなわち隣のスイッチが接続されているポート）を通じて次のスイッチ１２ｂ
へと送られる。スイッチ１２ｂは、データフレームを受信すると、メモリ６０１
ｂにデータフレームを記憶する。次にスイッチ１２ｂはデータフレームを調べ、
それがスイッチ１２ｃへと送られるべきであると決定する。したがって、スイッ
チ１２ｂは、受信され記憶されたデータフレームをメモリ６０１ｂから読出しか
つこれのカスケードポートからデータフレームを送ることにより、データフレー
ムをスイッチ１２ｃへと送る。データフレームがスイッチ１２ｃに到着すると、
スイッチ１２ｃは、他のスイッチ１２ａおよび１２ｂと同様のやり方でデータフ
レームをこれのメモリ６０１ｃへと書込む。しかしながらこの時点でスイッチ１
２ｃは、これのポートのうちの、宛先ノードに接続されている１つのポートから
データフレームを送るべきであると決定する。こうして、スイッチ１２ｃは記憶
されたデータフレームを読出しそれを適当なポートから送る。この例から明らか
であるように、データフレームは、スイッチからスイッチへと転送される際にそ
れぞれのスイッチのメモリへと何度も記憶されかつ読出される。書込および読出
動作の連続によって交換システムで貴重な時間が浪費され、不都合である。
【０００６】 この待ち時間の問題と取組む１つの従来のアプローチは、さまざまなスイッチ
の間で共通のメモリを採用することである。図２は、スイッチ１２ａ、１２ｂお
よび１２ｃがそれぞれメモリインターフェイス４４ａ、４４ｂおよび４４ｃを通
じてメモリ７０１を共有するそのようなシステムを例示する。このアプローチの
下では、読出および書込アクセスの速度を維持するために、インターフェイス４
４ａ、４４ｂおよび４４ｃは図８の個々のメモリ構成と比べてより広いデータバ
スを有することが必要となる。たとえば、メモリインターフェイス４４ａ、４４
ｂおよび４４ｃのバス幅は１２８ビットへと増加する必要があり得る。共通メモ
リ実行例に関する主要な欠点は、メモリ帯域幅が増加した結果、ピン数もまた比
例して増加してしまうことである。ピンの数の増加は、回路基板上のより大きな
面積を必要とするため、その結果パッケージの費用が増大し、不都合である。
【０００７】
【発明の概要】
メモリ帯域幅を増加させることおよびこれに応じ比例してピン数を増加させる
ことなしに、２つまたはそれ以上のマルチポートネットワークスイッチを互いに
接続してポート密度を増加させる構成が必要とされている。
【０００８】 これおよびその他の要求は、各々が対応するローカルバッファメモリを有する
複数のマルチポートネットワークスイッチを有するマルチポートネットワークス
イッチ構成を提供するこの発明の実施例により満たされる。この構成のネットワ
ークスイッチは、入力ポートで受信された各データフレームを均等の単位セグメ
ントへと区分するように構成され、その結果データフレームはローカルバッファ
メモリの間で均等に分割および記憶され、こうして、本質的に「共有メモリ」構
成を生じさせることができる。
【０００９】 この発明の一局面は、複数のマルチポートネットワークスイッチを有するネッ
トワークスイッチ構成を提供する。この構成には複数のローカルバッファメモリ
が含まれ、複数のローカルバッファメモリの各々は、対応するマルチポートネッ
トワークスイッチと結合される。単方向データバスリングが複数のネットワーク
スイッチの各々に接続され、こうしてスイッチはデータバスリングによって連結
方式で互いに接続される。この構成では、受信されたデータフレームは、データ
フレームを受信する特定のマルチポートネットワークスイッチによって均等の長
さのセグメントへと区分される。特定のスイッチは、少なくとも１つの他のマル
チポートネットワークスイッチのローカルバッファメモリでの記憶のために、単
方向データバスリングを通じて少なくとも１つの他のマルチポートネットワーク
スイッチへと、均等の長さのセグメントの少なくとも１つを送信する。
【００１０】 データフレームセグメントの少なくともいくつかを他のネットワークスイッチ
へ送信することにより、データフレームの記憶があらゆるローカルバッファメモ
リにわたり均等に分配されることが可能となる。こうして、各ローカルバッファ
メモリに必要とされる帯域幅は最小化される。
【００１１】 この発明の別の局面は、ネットワークスイッチ構成でデータフレームを受信お
よび送信する方法を提供する。この方法は、複数のスイッチの第１のスイッチで
データフレームを受信するステップを含む。データフレームは、受信されると、
複数の均等の単位セグメントへと区分される。複数の均等の単位セグメントのう
ちの第１のセグメントは、第１の時間スロット中に複数のスイッチのうちの第１
のスイッチ内に保持される。第２のセグメントが複数のスイッチを接続する単方
向バスリングを通じて複数のスイッチのうちの第２のスイッチへと転送され、第
２のセグメントは次に第２の時間スロット中に第２のスイッチで保持される。第
３の時間スロット中に、第２のセグメントはバスリングを通じて複数のスイッチ
のうちの第３のスイッチへと転送され、第３のセグメントがバスリングを通じて
第２のスイッチへ転送されて第３の時間スロット中に第１のスイッチで保持され
る。第３の時間スロットの終りに、第１、第２および第３のセグメントの各々は
、複数のスイッチの各々に対応するそれぞれのメモリに記憶される。
【００１２】 上記の方法は、スイッチのメモリ間でデータフレームのセグメントを分配する
のに役立つ。こうして、この方法はスイッチメモリの各々に対するより低い帯域
幅の要件を満たす。
【００１３】 この発明のさらなる利点と新規の特徴の一部が、以下の記載で述べられかつ、
以下のものを検討することで当業者に明らかとなり、またはこの発明の実施によ
り習得されるであろう。この発明の利点は、前掲の特許請求の範囲で特に指摘し
た方策および組合せにより、実現および達成され得る。
【００１４】 添付の図面が参照され、同じ参照番号で示された要素は全体を通じて同じ要素
を表わす。
【００１５】
【好ましい実施例の詳細な説明】
スイッチアーキテクチャの概観 図３は、この発明を有利に用いることができる例示的なシステムのブロック図
である。例示のシステム１０は、イーサネット（Ｒ）（ＩＥＥＥ８０２．３）ネ
ットワークなどのパケット交換網である。パケット交換網は、ネットワークステ
ーション間のデータパケットの通信を可能にする集積化されたマルチポートスイ
ッチ（ＩＭＳ）１２を含む。ネットワークは、たとえば秒速１０メガビット（Ｍ
ｂ／ｓ）または１００Ｍｂ／ｓのネットワークデータレートでデータを送受信す
る１２（１２）の１０Ｍｂ／ｓまたは１００Ｍｂ／ｓのネットワークステーショ
ン１４（以下１０／１００Ｍｂ／ｓ）および、１０００Ｍｂ／ｓ（すなわち１Ｇ
ｂ／ｓ）のネットワーク速度でデータパッケージを送受信する１Ｇｂ／ｓネット
ワークノード２２などの、異なる構成を有するネットワークステーションを含み
得る。ギガビットノード２２は、サーバか、高速バックボーンネットワークへの
ゲートウェイかであり得る。こうして、マルチポートスイッチ１２は、ネットワ
ークノード１４または２２から受信されたデータパケットを、イーサネット（Ｒ
）プロトコルに基づき、適当な宛先へと選択的に送る。
【００１６】 各マルチポートスイッチ１２は、ＩＥＥＥ８０２．３ｕプロトコルに従い、そ
れぞれの縮小されたメディア独立インターフェイス（ＲＭＩＩ）１８を通じて、
データパケットを１０／１００Ｍｂ／ｓ物理層（ＰＨＹ）送受信機１６へ送信お
よびこれから受信するメディアアクセスコントロール（ＭＡＣ）モジュール２０
を含む。各マルチポートスイッチ１２はまた、データパケットをギガビットＰＨ
Ｙ２６へ送信またはこれから受信して高速ネットワーク媒体２８を通じギガビッ
トノード２２へ送信するためのギガビットＭＡＣ２４をも含む。
【００１７】 各１０／１００Ｍｂ／ｓネットワークステーション１４は、半二重または全二
重イーサネット（Ｒ）プロトコルに従い、媒体１７を通じてデータパケットを対
応するマルチポートスイッチ１２へ送信およびこれから受信する。イーサネット
（Ｒ）プロトコルＩＳＯ／ＩＥＣ８８０２−３（ＡＮＳＩ／ＩＥＥＥ規格８０２
．３、１９９３年版）は、あらゆるステーション１４が均等にネットワークチャ
ネルにアクセスすることを可能にする半二重メディアアクセス機構を規定する。
半二重の環境における通信量は、媒体１７で識別されない。むしろ各半二重ステ
ーション１４が、衝突検出機能付き搬送波検知多重アクセス方式（ＣＳＭＡ／Ｃ
Ｄ）を用いて媒体上の通信量を調べるイーサネット（Ｒ）インターフェイス装置
を含む。ネットワーク通信量がないことは、媒体上の受信キャリアが表明されて
いないことの検知により検出される。送るべきデータを有するいかなるステーシ
ョン１４も、媒体上の受信キャリアが表明されなくなった後、パケット間空き間
隔（ＩＰＧ）として知られる予め定められた時間を待ってからチャネルへのアク
セスを試みることになる。複数のステーション１４がネットワーク上に送るべき
データを有する場合、ステーションの各々はメディア上の受信キャリアが表明さ
れていないことの検知に応答して、かつＩＰＧ間隔の後に、送信を試み、その結
果ことによると衝突を生じさせることになる。したがって、送信ステーションは
、別のステーションが同時にデータを送ることによる衝突があったかどうかを決
定するために、媒体を監視することになる。衝突が検出された場合、両方のステ
ーションが停止し、任意の時間の間待ってから送信を再試行する。
【００１８】 全二重モードで動作する１０／１００Ｍｂ／ｓネットワークステーション１４
は、イーサネット（Ｒ）規格ＩＥＥＥ８０２．３ｕに従い、データパケットを送
受信する。全二重の環境は、各々のリンクの相手、すなわち１０／１００Ｍｂ／
ｓネットワークステーション１４および対応するマルチポートスイッチ１２の間
で同時にデータパケットを送信および受信することを可能にする、双方向のポイ
ント間通信リンクを提供する。
【００１９】 各マルチポートスイッチ１２は、対応する縮小されたメディア独立インターフ
ェイス（ＲＭＩＩ）１８にわたって、データパケットを対応するマルチポートス
イッチ１２へ送信およびこれから受信するように構成された１０／１００物理層
（ＰＨＹ）送受信機１６に結合される。特定的には、各々の１０／１００ＰＨＹ
送受信機１６は、ＲＭＩＩ１８を通じて、マルチポートスイッチ１２と４（４）
つまでのネットワークステーション１４との間でデータパケットを送受信するよ
うに構成される。磁気トランスフォーマ１９が、ＰＨＹ送受信機１６と、対応す
るネットワーク媒体１７との間の交流結合を与える。こうしてＲＭＩＩ１８は、
データパケットが対応するＰＨＹ送受信機１６へ、ネットワークステーション１
４の各々により同時に送信および受信されることを可能にする十分なデータレー
トで動作する。
【００２０】 各マルチポートスイッチ１２はまた、所定のプロトコルに従い、他のスイッチ
との間でデータを転送するための拡張ポート３０をも含む。各拡張ポート３０は
、多数のマルチポートスイッチ１２を１つの別個のバックボーンネットワークと
してともにカスケードすることを可能にする。
【００２１】 共有メモリ単一リングアーキテクチャ この発明は、必要とされるメモリ帯域幅を最小化する能力を有するネットワー
クスイッチ構成を目指している。多数のネットワークスイッチが、単一のリング
アーキテクチャを通じて連結式に（すなわち「デイジーチェーン式に」）接続さ
れる。このアーキテクチャは、多数のスイッチにわたるメモリの共有を有利に可
能にし、これにより必要なメモリ帯域幅を最小化する利点を有する。このアーキ
テクチャの別の利点は、これがデータをメモリに書込むために単一のメモリアク
セスのみを、かつデータをメモリから読出すために単一のメモリアクセスのみを
必要とすることである。
【００２２】 図４は、この発明の一実施例に従う、図３の交換システムのさらに詳細なブロ
ック図である。図４で示すように、各マルチポートスイッチモジュール１２は、
フレームを均等のセグメントまたはデータユニットへと分割しかつ、データユニ
ットとしての受信されたデータフレームのセグメントをローカルバッファメモリ
（すなわちＳＳＲＡＭ３６）へ向けてデータバス４５に出力するか、または単方
向データバスリング４７へと出力することにより、データユニットを単一の方向
（たとえば図４の矢印で示すように時計回りの方向）に別のバッファメモリ３６
へ転送するための、メモリインターフェイス４４を含む。好ましくは、単方向デ
ータバス４５は１００ＭＨｚで動作する６４ビットデータバスよりなる。
【００２３】 スイッチ１２の各々は、マルチポートスイッチモジュールの各々から受信され
たデータフレームのデータユニットを記憶するように構成された、対応するロー
カルバッファメモリ３６を有する。たとえばＳＳＲＡＭ３６ａは、スイッチモジ
ュール１２ａ、１２ｂおよび１２ｃの各々により受信されたデータフレームに関
するデータユニットとしてのフレームデータを受信するように構成される。図４
の各メモリインターフェイス４４は、フレームデータのデータユニットを保持し
かつ、これを対応するバッファメモリ３６に転送するか、または別のローカルバ
ッファメモリ３６へ転送するために単方向データバスリング４７を通じて別のメ
モリインターフェイス４４に転送するかいずれかを行なうように構成される。
【００２４】 これに加えて、メモリインターフェイス４４の各々はスケジューラ６０を含む
。スケジューラ６０は、下で図６に関して詳細に説明される所定のアクセスプロ
トコルに従い、複数のローカルバッファメモリ３６間でのデータユニットの書込
および読出を制御する。特定的には、各スケジューラ６０は、所与のデータユニ
ットを対応するメモリ３６へ転送すべきか、または別のメモリインターフェイス
４４へ転送すべきかを決定する所定のプロトコルを実行する。
【００２５】 この構成内でバッファアドレス位置を伝達するために、アドレスバスリング４
８は、メモリインタフェース４４が互いにメモリ位置を伝達することを可能にす
る。これに加えて、アドレスバス４９が各メモリインターフェイス４４と各ＳＳ
ＲＡＭ３６との間に位置決めされ、こうしてデータフレームセグメントがローカ
ルバッファメモリ３６に書込まれるか、またはこれから検索されるかいずれかの
場合に、データフレームセグメントのバッファアドレス位置を伝達することがで
きる。好ましくは、アドレスバスは１００ＭＨｚで動作する１８ビットアドレス
バスである。
【００２６】 好ましくは、ネットワークスイッチ１２により受信された各データフレームは
、均等の長さのデータユニットへ区分される。これに加えて、各々の受信された
データフレームに対応するデータユニットの数は、この構成でのネットワークス
イッチの数（たとえば図４に示す構成では、３つのネットワークスイッチ３６ａ
、ｂおよびｃに対応し、３つ）に等しい。図５は、３つの均等のセグメントへ分
割されたデータフレームを例示する。好ましい実施例において、セグメントの長
さは、受信されたフレームの長さに関わりなく、予め定められた長さであり、た
とえば最大フレーム長さ（たとえばＩＥＥＥ８０２．３パケットフォーマット下
では１５２６バイト）をセグメントの数（すなわち好ましい実施例では３つ）で
分割することにより決定される。こうして、最大フレーム長さよりも小さいデー
タフレームが受信される場合、メモリインタフェース４４は予め定められた長さ
に従うセグメント長さを作り出す。残りのセグメントは「ダミー」セグメント（
たとえばＢXX）により満たされ、セグメントの数は、図５に例示するように、各
データフレームに関し同一である。
【００２７】 好ましいネットワークスイッチ構成の動作の例として、データフレームＡが第
１の時間スロット中に、スイッチ１２ａにおけるポート（すなわち２４および３
０）からメモリインターフェイス４４ａにより受信されると仮定する。データフ
レームＡを受信した後、メモリインターフェイス４４ａは、第１の時間スロット
１中にフレームを３つの均等のセグメント（すなわちＡ11、Ａ21およびＡ31）へ
と分割する。スケジューラ６０ａは、均等の長さのセグメントの第１のユニット
Ａ11がローカルバッファメモリ３６ａでの記憶に割当てられることを指定し、図
５で示すように、第１の時間スロットの終りにメモリインタフェース４４ａにあ
る一時バッファ（図示せず）により第１のユニットＡ11が保持されるようにする
。第２の連続時間スロット２中に、スケジューラ６０ａはメモリインターフェイ
ス４４ａがデータフレームの第２のユニットＡ12を単方向バスリング４７を通じ
てスイッチ１２ｃへと転送するよう指示する。スイッチ１２ｃのメモリインター
フェイス４４ｃは、時間スロット２中に第２のユニットＡ21を一時バッファ（図
示せず）で受信および保持する。同時に、スケジューラ６０はフレームＡのため
のメモリアドレスを決定しそれをメモリインターフェイス４４ｃへと送信する。
【００２８】 第３の連続時間スロット３中に、メモリインターフェイス４４ａは第３のデー
タユニットＡ31を、単方向バスリング４７を通じて、スイッチ１２ｃにあるメモ
リインターフェイス４４ｃへと転送する。メモリインターフェイス４４ｃもまた
、インターフェイス４４ｃにある一時バッファにより一時的に保持されていた第
２のデータユニットＡ21をスイッチ１２ｂのメモリインターフェイス４４ｂへ転
送する。時間スロット３の終りに、メモリインターフェイス４４の各々はこれら
が現在保持しているセグメントを、所定のプロトコルに従い、これらの対応する
ローカルバッファメモリ３６内へ、メモリインターフェイス４４ａによりアドレ
スバス４９を通じて伝達されたアドレス位置に書込む。図５で例示するように、
矢印１００が、スイッチ１２ａで受信されたデータフレームに関するローカルバ
ッファメモリへのセグメントの転送を示す。
【００２９】 データフレームがローカルバッファメモリ３６から検索されると、メモリイン
ターフェイス４４の各々はこれの対応するローカルバッファメモリ３６から対応
するデータセグメントを検索する。セグメントの位置は、メモリインターフェイ
ス４４の１つにより他のインターフェイスへ送信されたアドレス位置によって表
される。上で論じた例を用いると、スイッチ１２ａがこれのポート２４のうちの
１つを通じてフレームＡを送信しようとする場合に、フレームのアドレス位置は
メモリインターフェイス４４ａによりアドレスバス４８を通じて他のメモリイン
ターフェイス４４ｂおよび４４ｃへと送信される。所定のプロトコルに従い、メ
モリインターフェイスの各々は、これのそれぞれのローカルバッファメモリ３６
内で、アドレス指定されたメモリ位置にアクセスし、図６で示すように、そこに
含まれたデータを時間スロット７中にメモリインターフェイス４４内へと読出す
。送信スイッチ１２ａが既に第１のデータセグメントＡ11を含むため、このセグ
メントは、これに続く時間スロット８および９中にこれのメモリインターフェイ
ス４４ａにより保持される。次の時間スロット８中にメモリインターフェイス４
４ｂは、データセグメントＡ21をデータバスリング４７を通じて、これがフレー
ムの再組立のために保持されるメモリインターフェイス４４ａへと送信する。同
時にメモリインターフェイス４４ｃは、データセグメントＡ31をメモリインター
フェイス４４ｂへと送信する。時間スロット９で、データセグメントＡ31はメモ
リインターフェイス４４ｂによりメモリインターフェイス４４ａへ転送される。
最後に、フレームＡは、時間スロット９の終わりに再び組立てられ、ポート２４
へ送信されてネットワークにわたり送信される。
【００３０】 この発明の上述の構成は、データフレーム当りただ１つの読出およびだだ１つ
の書込アクセス要求のみを有するシステムを提供する。こうして、ＳＳＲＡＭお
よびデータバスリングのメモリ帯域幅を、帯域幅の増加なしに最大化させること
ができる。たとえば、このシステムの好ましい実施例は、６４ビット幅のＳＳＲ
ＡＭおよびデータバスのみを必要とする。
【００３１】 最も実用的な好ましい実施例と現在見なされるものでこの発明を説明したが、
この発明は開示された実施例に限定されるのではなく、逆に、前掲の特許請求の
範囲の精神および範囲内に含まれるさまざまな変形および均等の配置を含むこと
を意図している。
【図面の簡単な説明】
【図１】 多数のスイッチモジュールをカスケードする従来の交換の構成を
例示するブロック図である。
【図２】 カスケードされた交換モジュールを用いて共通メモリでデータフ
レームを記憶する代替先行技術構成を例示する図である。
【図３】 この発明の一実施例に従う、交換システムを例示する図である。
【図４】 メモリインターフェイスを含む、図３の交換システムのさらに詳
細なブロック図である。
【図５】 この発明の一実施例に従う、メモリインターフェイスにより用い
られる所定のメモリアクセスプロトコルを例示する図である。
【図６】 所定のメモリアクセスプロトコルに従う、異なるバッファへのデ
ータセグメントの転送を例示する図である。
【手続補正書】
【提出日】平成１４年８月８日（２００２．８．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】 この待ち時間の問題と取組む１つの従来のアプローチは、さまざまなスイッチ
の間で共通のメモリを採用することである。図２は、スイッチ１２ａ、１２ｂお
よび１２ｃがそれぞれメモリインターフェイス４４ａ、４４ｂおよび４４ｃを通
じてメモリ７０１を共有するそのようなシステムを例示する。このアプローチの
下では、読出および書込アクセスの速度を維持するために、インターフェイス４
４ａ、４４ｂおよび４４ｃは図１の個々のメモリ構成と比べてより広いデータバ
スを有することが必要となる。たとえば、メモリインターフェイス４４ａ、４４
ｂおよび４４ｃのバス幅は１２８ビットへと増加する必要があり得る。共通メモ
リ実行例に関する主要な欠点は、メモリ帯域幅が増加した結果、ピン数もまた比
例して増加してしまうことである。ピンの数の増加は、回路基板上のより大きな
面積を必要とするため、その結果パッケージの費用が増大し、不都合である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＮ，ＪＰ，Ｋ Ｒ，ＳＧ (72)発明者 サン，ジンクリィー・（チャーリー) アメリカ合衆国、94539 カリフォルニア 州、フリーモント、ビア・サン・ルイ・レ イ、42006 (72)発明者 マーチャント，シャシャンク アメリカ合衆国、94089 カリフォルニア 州、サニィベイル、モース・アベニュ、 1063、ナンバー・11−305 Ｆターム(参考） 5K031 AA04 DB11

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ネットワークスイッチ構成であって、 複数のマルチポートネットワークスイッチと、 複数のローカルバッファメモリとを含み、前記複数のローカルバッファメモリ
    の各々は、対応するマルチポートネットワークスイッチと結合され、前記ネット
    ワークスイッチ構成はさらに 前記複数のネットワークスイッチを連結式に接続する単方向データバスリング
    を含み、各マルチポートネットワークスイッチは、対応する受信されたデータフ
    レームを均等の長さのセグメントへと区分しかつ、前記マルチポートネットワー
    クスイッチの別の少なくとも１つの前記ローカルバッファメモリでの記憶のため
    に、前記単方向データバスリングを通じて前記マルチポートネットワークスイッ
    チの前記別の少なくとも１つへと前記均等の長さのセグメントの少なくとも１つ
    を送信するように構成される、ネットワークスイッチ構成。
  2. 【請求項２】 各々の対応するネットワークスイッチを前記メモリデータバ
    スリングに接続するように構成された対応する外部メモリインターフェイスを有
    する前記複数のネットワークスイッチの各々をさらに含み、各外部メモリインタ
    ーフェイスはまた、対応するネットワークスイッチに関連付けられた各ローカル
    バッファメモリにセグメントを読出しかつ書込むように構成される、請求項１に
    記載のネットワークスイッチ構成。
  3. 【請求項３】 前記複数のネットワークスイッチの各々を接続するアドレス
    バスをさらに含み、前記アドレスバスは、各々の前記複数のローカルバッファメ
    モリ内の特定のメモリ位置を指し示すメモリアドレス位置を送信するように構成
    される、請求項１に記載のネットワークスイッチ構成。
  4. 【請求項４】 前記ローカルバッファメモリ内で前記均等の長さのセグメン
    トを検索および記憶する目的のうち少なくとも１つに関するメモリアドレス位置
    ポインタを送信するように構成されたバス。
  5. 【請求項５】 前記ネットワークスイッチは、セグメントの送信がなされる
    連続時間スロット中に前記データフレームのセグメントを各々保持および送信す
    るように構成される、請求項１に記載のネットワークスイッチ構成。
  6. 【請求項６】 前記単方向データバスリングは６４ビットデータバスである
    、請求項１に記載のネットワークスイッチ構成。
  7. 【請求項７】 前記単方向データバスリングは１００ＭＨｚのクロック速度
    で動作する、請求項１に記載のネットワークスイッチ構成。
  8. 【請求項８】 前記アドレスバスは１８ビットデータバスである、請求項３
    に記載のネットワークスイッチ構成。
  9. 【請求項９】 所定のプロトコルに従い前記単方向データバスリングを通じ
    て前記複数のネットワークスイッチのうちの別のものへの、均等の長さのセグメ
    ントの前記送信を制御するように構成されかつ、前記それぞれのローカルバッフ
    ァメモリにおけるデータセグメントの前記読出および書込を制御するようにもま
    た構成されたスケジューラを有する、前記複数のネットワークスイッチの各々を
    さらに含み、 前記スケジューラは、セグメントが前記それぞれのネットワークスイッチ内に
    保持されるよう指示し、またセグメントが前記所定のプロトコルに従い決定され
    た所定の時間スロット中に前記単方向データバスを通じて送信されるよう指示し
    、前記スケジューラはまた、前記所定のプロトコルに従いローカルバッファメモ
    リへのセグメントの前記書込およびこれからの前記読出を指示する、請求項１に
    記載のネットワークスイッチ構成。
  10. 【請求項１０】 データフレームを受信および送信する方法であって、前記
    方法は 複数のスイッチのうちの第１のスイッチでデータフレームを受信するステップ
    と、 前記データフレームが受信されると、これを複数の均等のデータセグメントへ
    と区分するステップと、 前記複数の均等のデータセグメントのうちの第１のデータセグメントを、第１
    の時間スロット中に前記複数のスイッチのうちの前記第１のスイッチで保持する
    ステップと、 前記複数のスイッチを接続する単方向バスリングを通じて前記複数のスイッチ
    のうちの第２のスイッチへと第２のデータセグメントを転送し、かつ第２の時間
    スロット中に前記第２のデータセグメントを前記第２のスイッチで保持するステ
    ップと、 前記バスリングを通じて前記複数のスイッチのうちの第３のスイッチへ前記第
    ２のデータセグメントを転送し、前記バスリングを通じて前記第２のスイッチへ
    と第３のデータセグメントを転送しかつ前記第３の時間スロット中に前記第１の
    スイッチで前記第３のデータセグメントを保持するステップと、 前記第３の時間スロットの終わりに、前記複数のスイッチに結合されたメモリ
    装置で前記第１、第２および第３のデータセグメントをそれぞれ記憶するステッ
    プとを含む、方法。
  11. 【請求項１１】 第４の時間スロット中に前記それぞれのメモリ装置から前
    記複数の均等の単位セグメントを検索するステップと、 前記第４の時間スロットの後、これに続く連続時間スロット中に前記単方向バ
    スを通じて所定のプロトコルに従い前記複数のスイッチの１つまたはそれ以上へ
    と、前記データフレームを構成する前記検索された単位セグメントのすべてを送
    信するステップと、 前記１つまたはそれ以上の前記複数のスイッチ内のすべての前記セグメントを
    、ネットワークにわたって送信するために前記スイッチ内のポートへと転送する
    ステップとを含む、請求項８に記載の方法。
  12. 【請求項１２】 データフレームを受信および記憶する方法であって、 （ａ） データバスリングに接続されたネットワークスイッチでデータフレー
    ムを受信するステップと、 （ｂ） 前記データフレームを複数の均等のデータセグメントへと分割するス
    テップと、 （ｃ） 前記データセグメントを前記ネットワークスイッチ内に保持すべきか
    または前記データバスリングに接続された１つまたはそれ以上の他のネットワー
    クスイッチへと転送すべきかを、所定のプロトコルに従い前記複数のデータセグ
    メントの各々に関して決定するステップと、 （ｄ） 前記ステップ（ｃ）で転送されるよう決定されたデータセグメントを
    、前記１つまたはそれ以上の他のネットワークスイッチへと送信するステップと
    、 （ｅ） 前記ネットワークスイッチの各々に対応するローカルバッファメモリ
    で、前記複数のデータセグメントのすべてを同時に記憶するステップとを含む、
    方法。
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