JP2000503828A

JP2000503828A - データネットワーク上でデータパケットをスイッチングする方法および装置

Info

Publication number: JP2000503828A
Application number: JP9-530120A
Authority: JP
Inventors: ダイ，ウイリアム
Original assignee: アライドテレシンインターナショナルコーポレイション
Priority date: 1996-02-23
Filing date: 1996-11-08
Publication date: 2000-03-28
Anticipated expiration: 2016-11-08

Abstract

(57)【要約】バックプレーン・セルバス上でセル・スイッチングによるパケット分割および再組み立てを実装するＬＡＮ・スイッチである。複数のパケット処理ユニットはそれぞれバックプレーン・セルバスに接続され、各パケット処理ユニットが複数のＬＡＮポートをホストする。各パケット処理ユニットにはパケット処理ユニットに関係付けをしたポートでシェアーされる単一のパケット・バッファメモリが関係付けしてある。ＬＡＮパケットを固定長セルに分割することによりスイッチに関係付けした各ポートでの専用帯域幅を提供する効率的なＬＡＮスイッチを実装する。高速ネットワーク・インタフェースと通信するためのＬＡＮポートとの接続も用意してある。

Description

【発明の詳細な説明】データネットワーク上でデータパケットをスイッチングする方法および装置発明の背景１．発明の分野本発明は、コンピュータ・ネットワーク上のデータ通信に関する。さらに詳しくは、本発明は、セルベース・アーキテクチャを利用するＬＡＮ（local area n etwork）スイツチング技術に関する。２．背景ＬＡＮは、コンピューティング・マシンを使用する企業では、今日、基本的なツールとなっている。初期のＬＡＮの実装は、種々のプロトコル、例えば、Ethe rnet（IEEE 802.3）か、Token Ring（IEEE 802.5）か、あるいは、その他のプロトコルに従ったバスアーキテクチャに基づいて、行われていた。初期のＬＡＮのバスベースのアーキテクチャは、各ノードをネットワークへ接続するためのシェアード帯域幅バスを利用していた。例えば、初期のEthernetネットワークは合計１０Mbps（メガビット／秒）の利用可能帯域幅を共有する複数のエンドステーション（end-stations）を備えることができた。ＬＡＮでの配線のニ−ズを簡単にするとともに、多くのオフィスビルで既存の配線構造を活用するため、ネットワーク設計者はネットワーク・ハブまたはコンセントレータとして知られる装置を実装していた。最も簡単に言えば、ネットワーク・コンポーネントが接続されるバスが、初期のハブにより、１つのクローゼットに納まるボックス（box）のサイズまで縮小された。ネットワークに接続されている端末またはエンドステーションは、一般的に、既存のビル配線に接続する能力を有する。既存のビル配線は、例えば、中央配線クローゼットに存在する集線ハブに接続するため多くのオフィスビルに見られるＵＴＰ（unshielded twi sted pair）配線である。しかしながら、各種ＬＡＮプロトコルにより使用されるように設計された初期のネットワーク・ハブにより、シェアード帯域幅アーキテクチャが実装された。ユーザの要求が増加したので、現行の多数のＬＡＮのシェアード帯域幅アーキテクチャがその限界に達した。増大した帯域幅に対するプロトコルの技術が数多く研究されている。しかし、今日大量に導入されたＬＡＮ装置およびシステムからなる基盤は、増大した帯域幅のソリューションが近々見いだされた場合には、このソリューションにより専らサーブされることになる装置と互換性を有する。コンピュータ産業で急速に普及した１つの新しい技術として、ＬＡＮスイッチの実装がある。ＬＡＮスイッチは現行ののネットワーク・プロトコル、例えば、 Ethernetと、Token Ringと、ＦＤＤＩに基づくことができ、従って、現行のネットワーク・システムと互換性を有する。スイッチングは非常に効率的にネットワーク・トラフィックを指示する。スイッチングは情報を発出ポートから、直接、宛先ポートのみに送信するので、可能な全ての宛先ポートへのブロードキャストでは、トラフィックは増大されない。スイッチングはネットワーク性能を向上させ、柔軟性を増大し、構成（configulation）変更を容易にする。最も簡単な構成では、ＬＡＮスイッチはＯＳＩ７層ネットワークモデルにおけるデータリンク層レベルのＭＡＣレベル２で動作するファスト・マルチポート・ブリッジ（fast multiport bridge）である。スイッチング技術により、従来のＬＡＮネットワークより優れた主要な成果が幾つか得られる。第１に、１０Mbps （メガビット／秒）または１００Mbpsシェアード・メディアを、コネクションごとに、１０Mbpsまたは１００Mbpsの専用（dedicated）帯域幅に変更することができる。スイッチにより、シェアード・セグメント（ワークグループ）または専用ユーザのいずれかを、各ポートに接続することができる。さらに、このスイッチによる接続は、ワークステーション上で既にランしているソフトウェアまたはハードウェアを変更せずに行うことができる。このため、初期投資分は古いネットワーク技術から失われず、現行のＮＯＳ（network operating system）に対して、ほとんどまたは全く影響を与えない良く知られ、しかも試験済みの技術に基づいたマイグレーション・パスが可能である。ＬＡＮスイッチは最近開発されたものであり、初期の装置は、４ないし８ノードの小さなワークグループを、所定のスイッチに接続することを目標にしているものが多かった。ＬＡＮスイッチの能力を増大させ、専用帯域幅をもっと多数のポートへ、効率的かつスケーラブルなアーキテクチャを利用して、提供することが望ましく、そのことを本発明の目的とする。発明の概要以上の説明から、ＬＡＮに対するスイッチング技術は、現行のネットワーク実装において、増大する帯域幅の要求を取り扱うクリチカルで重要な新規な技術であることは当然のことである。本発明は、Ethernetのセルベースのスイッチの例を説明する。当然、Ethernet以外のプロトコルを用いて本発明を実現できることは明らかであり、しかも、セルスイッチング技術がネットワーク・ワークグループ・スイッチ以外の装置で実装できることは明らかである。本発明は、Ethernetワークグループ・スイッチに組み込まれる典型例で説明する。このワークグループ・スイッチの例では、２４個のEthernetポートが用意され、１つのファスト・ネットワーク・インタフェースが用意されている。２４個のEthernetポートは３つのセットにグループ化され、各セットは８つのポートを有し、各セットにはパケット処理ユニットが関係付けしてある。パケット処理ユニットはEthernetパケットの受信を担当し、固定長セルへの分割を担当し、ワークグループ・スイッチ内部に組み込まれたバックプレーン・セルバスへの固定長セルの伝送を担当している。ワークグループ・スイッチ内の各パケット処理ユニットは、パケット・バッファメモリと関係付けしてある。各パケット処理ユニットはセルバス上のトラフィックを監視しており、パケット・バッファメモリでEthernetパケットに再組み立てするため、セルバス上を伝送された全てのセルを集める。このパケット・バッファメモリは単一のパケット処理ユニットに関係付けしてある８つのポートを有するグループに関係するので、このパケット・バッファメモリはシェアード・メモリである。しかし、このパケット・バッファメモリは各パケット処理ユニット専用であるので、このパケット・バッファメモリは分散型である。受信されたEthernetパケットは、それぞれ、各パケット・バッファメモリで再組み立てされる。というのは、受信されたパケットの宛先ポートが１個または数個のパケット処理ユニットに関係付けしてある１個または数個のポートとすることができるからである。セルバスには、セルバス上のセル・トラフィックを監視するスイッチ・パケット・ルーティング・コントローラも接続してある。スイッチ・パケット・ルーティング・コントローラは、パケットを受信すると、各パケットを分析して、どのポートかを判断し、ポートが判断された場合には、そのポートからそのパケットを出力する。スイッチ・パケット・ルーティング・コントローラはセルバスにコントロールセルを伝搬し、各パケット処理ユニットにより組み立てられている各パケットを、どのように「ルーティング」するかを、各パケット処理ユニットに指示する。スイッチ・パケット・ルーティング・コントローラにはルーティングテーブル・メモリも関係付けしてある。ルーティングテーブル・メモリは各ポートと、各ポートの通信中のアドレスとを関係付けしたルーティングテーブルを作成するため、受信されたパケットに関する情報を集めている。典型的なEthernetワークグループ・スイッチには、高速ネットワーク・インタフェースも含まれている。この高速ネットワーク・インタフェースは、例えば、高速ポート、例えば、ＡＴＭポートまたはその他の高速プロトコル・コネクションで使用することができる。高速ネットワーク・インタフェースはＰＣＩバスのような高速内部バスに結合されている。このＰＣＩバスはバス・ブリッジング・コントローラを介してセルバスと通信している。バス・ブリッジング・コントローラには、パケット・バッファメモリも関係付けしてある。このパケット・バッファメモリは、パケット処理ユニットにそれぞれ関係付けしてあるパケット・バッフアメモリと同様の方法でオペレートする。バックプレーン・コントロールバスは、ポートステータスデータ・カウント情報を収集するＭＩＢ（Management I nformation Base）バスといわれており、このバツクプレーン・コントロールバスが提供されている。特定のパケット処理ユニットに関係付けしてあるポートによりそれぞれ共有されるパケット・バッファメモリに対して用意されているメモリ空間モデルが実装されている。所定のパケット・バッファメモリの各パケットは、各パケットに、パケット処理装置がパケットを出力する数を指定するフィールドを加えて、１回だけ、再組み立てされる。このパケット処理装置には、指定された全ポートに当該パケットが出力されるまで、当該パケットを確実に維持するカウンタ・メカニズムと関係付けしてある。こうすることにより、ブロードキャスト・パケットおよびマルチキャスト・パケットが共に効率良くサポートされる。本発明の他の態様には、調整可能なスイッチング・カットスルー・レイテンシ・コントロール機能が含まれている。このスイッチング・カットスルー・レイテンシ・コントロール機能は、この機能がパケット・バッファメモリのパケット処理ユニットに関係付けをしたポートを介して再伝送開始ができるまでに、このパケット・バッファメモリに何個のパケットを受信して組み立てるかを指定するのに、使用することができる。図面の簡単な説明以下に、本発明を詳細に説明して、本発明の目的、特徴、および効果を明らかにする。図１は本発明によるネットワーク・スイッチの典型例を導入したネットワーク・アーキテクチャの一部を示す図である。図２は本発明の種々の態様を導入した典型的なネットワーク・スイッチング装置のアーキテクチャを示すブロック図である。図３はバックプレーン・セルバスおよびシェアード・パケット・バッファメモリに関係付けしてある、データ・パケットを分割、再組み立てするネットワーク・スイッチング装置の一部をさらに詳細に示すブロック図である。図４はデータパケットを固定長セルに分割してセルバスに伝播することを担当する回路をさらに詳細に示すブロック図である。図５は本発明による固定長データセルに対するビット割り当てを示す図である。図６はパケット処理ユニットでシェアーされるバックプレーン・セルバスへのアクセスタイミングを示すタイミング図である。図７はシェアード・パケット・バッファメモリを利用して、パケット再組み立て、パケット伝送を行う回路を示す図である。図８は本発明によるシェアード・パケット・バッファメモリに対するパケット・バッファメモリ編成を示す図である。図９は本発明の１つの態様によるパケット属性を識別する、パケット・バッファメモリ内の１つのフィールドをさらに詳細に示す図である。図１０はセルベースのコントロールバスを介して、受信アクティビティを示すポート宛に伝送されるセルに対するビット割り当てを示す図である。図１１は受信アクティビティを示すポートに対する本発明によるコントロールバス・セルのフォーマットに対するビット割り当てを示す図である。発明の詳細な説明セルベースのスイッチング・アーキテクチャを実装するネットワーク通信装置の方法ならびに装置が開示されている。本発明の説明は、Ethernetワークグループ・スイッチが、セルベースの技術を利用する典型例において主として行う。本例で開示される概念および方法は、セルベースのスイッチングを実装するのが望ましい他のネットワーク通信装置を包含できるほど広い。本発明は、本例に関連して記載したEthernetの例に限定されるものではなく、実際には、他のネットワーク通信プロトコルに適用することができる。本発明を完全に理解できるように、以下の詳細な説明では、種々の具体的な説明、例えば、パケット・プロトコルや、セル・サイズ等を説明する。しかし、このような具体的な詳細な説明がなくても、本発明を実施することができることは、当業者にとって、当然のことである。他の例では、本発明を不明瞭にしないようにするため、周知の制御構造および回路図は詳細に図示しなかった。多くの場合、本発明を逸脱しないで実装したコンポーネントは、アーキテクチャおよび／または機能レベルで説明してある。本発明に関して記載されたアーキテクチャを、種々の技術、例えば、ＡＳＩＣ（application specific integra ted circuit）か、プログラムドロジックか、マイクロプロセッサやマイクロコントローラ上でランするソフトウェアを利用して、実装することができることは、当業者にとって当然のことである。当業者にとって当然のことであるが、本発明は、特定の実装技術に制限されるものではない。このようなコンポーネントにより実行される機能は、一度、本例で記載されると、当業者は、必要以上に熟練しなくても、種々の技術を用いて、本発明をインプリメントすることができることは、当業者にとって当然のことである。典型的なEthernetワークグループ・スイッチ図１を説明する。図１は、本発明の実施の形態のネットワーク・スイッチング装置を導入したネットワーク・システムの一部を示す。典型的なネットワーク通信装置１００は１０Mbps（メガビット／秒）Ethernetと互換性を有するEthernet ワークグループ・スイッチである。１０Mbps EthernetはＩＥＥＥ８０２．３規格ともいわれる。典型的なEthernetスイッチ１００には、ＤＴＥ（data termina l equipment）１３０および１３２のような個々のＤＴＥか、あるいは、Etherne tネットワーク・セグメント１４０のような追加のネットワーク・セグメントのいずれかに結合する２４個のポート１０１〜１２４が含まれてる。Ethernetネットワーク・セグメント１４０は３台のデータ端末装置１４１，１４２，１４３に結合されている。本発明の実装例である図１のEthernetスイッチには、高速ネットワーク・インタフェース（図には、高速ポート１５０として示してある）が含まれている。この高速ネットワーク・インタフェースはポート１０１〜１２４と、ＡＴＭネットワーク１６０のような高速ネットワークとの間で通信を提供する。高速ネットワーク・インタフェースは、他の高速ネットワーク・プロトコルと通信するのに使用することができるか、２つ以上の装置１００をカスケード接続するのに使用することができる。図１に示したネットワークの部分へ、慣用のリピータに代えて、Ethernetスイッチ１００を導入することにより、ネットワーク効率と速度を増大させることができる。多くのネットワークでは帯域幅不足を経験している。これには幾つかの理由がある。これら幾つかの理由には、ネットワーク化されたユーザ数のずれ量と、クライアント／サーバ・アプリケーション間でトランスポートされるデータの量と、幾つかのネットワークの非効率的なトラフィック・パターンとに起因してトラフィックが増大することが含まれる。スイッチングは、非常に効率的な方法で、ネットワーク・トラフィックを指示する情報を発出ポートから直接宛先ポートのみに送出する。つまり、Ethernetスイッチ１００は１０ MbpsEthernetの実装に導入されるが、Ethernetスイッチ１００に代えてリピータを使用した場合のように、ネットワークのユーザがそれぞれ合計１０Mbps帯域幅をシェアーする必要はない。したがって、図１に１３５、１３６、１３７で示したようなリンクにそれぞれ対応するポート１０１〜１２４には、それぞれ、専用帯域幅１０Mbpsが供給される。ユーザ１４１，１４２，１４３は、ネットワーク・セグメント１４０上で利用可能な帯域幅をシェアーするのが適正であり、「パワーユーザ」の可能性があるネットワークユーザ１３０と１３２は、それぞれ、専用の１０Mbps帯域幅から恩恵を受けることができる。図２を説明する。図２は、本発明の種々の態様を実装するEthernetスイッチ１００の実装例の全体的なアーキテクチャを示すブロック図である。図１に関連して説明したように、Ethernetスイッチ１００には、２４個のEthernetポート１０１〜１２４が含まれている。図２に示したアーキテクチャでは、本実施の形態の Ethernetスイッチの２４個のEthernetポートは、各グループが８つのポートを有するように、３つのグループに分割されている。各グループには単一のパケット処理ユニット２００ａ、２００ｂ、または２００ｃが関係付けしてあり、パケット処理ユニット２００ａ、２００ｂ、または２００ｃには、それぞれ、シェアード・パケット・バッファメモリ２１０ａ、２１０ｂ、または２１０ｃが関係付けしてある。シェアード・パケット・バッファメモリ２１０はそれぞれシェアード・パケット・バッファメモリといわれているが、そういわれるのは、本実施の形態から分かるように、単一のパケット処理ユニット２００によってサービスされるこれら８つのローカルポートが、それぞれ、パケット・バッファメモリ２１０のうちの１つのパケット・バッファメモリによって用いられるからである。パケット処理ユニット２００はそれぞれセルバス２２０を介して接続されている。セルバス２２０には、スイッチ・パケット・ルーティング・コントローラ２３０と、関係付けをしたルーティングテーブル・メモリ２３５も接続されている。最小限機能するEthernetスイッチ・コアは、少なくとも１つのパケット処理ユニット２００と、スイッチ・パケット・ルーティング・コントローラ２３０と、セルバス２２０とを用いるとともに、パケット処理ユニットおよびスイッチ・パケット・ルーティング・コントローラに対して関係付けをしたメモリ２１０と２３５を用いて、組み立てることができる。典型的なEthernetスイッチには、ＰＣＩチップセット２４８を介してＩ／Ｏバス（ＰＣＩバス）２４５と通信するマイクロプロセッサ２４０が導入してある。マイクロプロセッサ２４０はローカル・ストレージ・メモリ２４９によってサービスされる。マイクロプロセッサ２４０はローカルなコンピューティング、例えば、ネットワーク管理（ＳＮＭＰ）等のために用意してある。ＰＣＩバス２４５はＰＣＩ／セルバス・ブリッジング・コントローラ２５０を介してセルバス２２０に結合してあり、ＰＣＩ／セルバス・ブリッジング・コントローラ２５０には、パケット・バッファメモリ２５２が関係付けしてある。図２に示した典型的なEthernetスイッチ１００には、ＭＩＢ（management inf ormation base）バス２６０も導入されている。ＭＩＢバス２６０はスイッチ・ポートＭＩＢ情報を、各パケット処理ユニット２００からスイッチ・ポートＭＩＢカウンタ２６５に搬送するように設計されている。スイッチ・ポートＭＩＢカウンタ２６５はマイクロプロセッサ２４０上でランしているネットワーク管理エージェントのための適正なＭＩＢカウンタ情報をアキュムレート（accumulate）するものである。スイッチ・ポートＭＩＢカウンタ２６５にはＭＩＢカウント・メモリ２６８が関係付けしてある。図１に関連して説明したように、Ethernetスイッチ１００には、ＡＴＭネットワーク１６０のような高速ネットワークと、高速ポート１５０を介して、通信する高速インタフェースが含まれる。つまり、図２に示したアーキテクチャには、 Ethernetスイッチ１００と高速ネットワーク１６０の間のデータフローを制御する高速ネットワーキング・コントローラ２７０が含まれる。Ethernetスイッチング・コントローラ２７０はＰＣＩバス２４５と通信し、パケット・バッファメモリ２７５と関係付けしてある。高速ネットワーク・コントローラ２７０とパケット処理ユニット２００の間のインタラクションは、後程さらに詳細に説明する。パケットの分割と再組み立てデータパケットをハンドルするとともに、パケット処理ユニット２００とセルバス２２０とのインタラクシヨンをハンドルするパケット処理ユニット２００に実装されている回路に、次の情報の多くは関係付けしてある。本発明によるスイッチング・アーキテクチャは、セルベースのアーキテクチャである。Ethernetパケットのようなデータパケットは、パケット処理ユニット２００のうちの１つのパケット処理ユニット２００が有するローカルポートで受信される。データパケットは固定長のセルに分割され、セルバス２２０に伝搬される。セルバス２２０は各パケット処理ユニットに結合してある。パケット処理ユニットは固定長のセルをセルバスから受信し、関係付けしてあるパケット・バッファメモリ２１０でパケット再組み立てを行なう。セルバス２２０に伝送される固定長のセルのフォーマットは、図５と関連させて、後程詳細に説明するが、本発明の実装本体によれば、各セルは６０ビット長となるように定義され、１２ビットはセルのヘッダ情報を備え、４８ビットは、分割されたEthernetパケットから分離されたデータ・ユニット・ペイロードを備えている。図３はパケット処理ユニット２００の一般的なブロック図を示す。図３から分かるように、パケット処理ユニット２００の機能ブロックを、２つの個別の動作部分に分割することができる。ブロック４００は、図４との関連で後程詳細に説明するが、パケット処理ユニット２００に関係付けをしたEthernetポートのうちの１つEthernetポートからEthernetパケットを受信することを担当するとともに、セルバス２２０へ伝送するため、当該パケットを固定長のセルに分割することを担当している。パケット処理ユニット２００の他の主要なコンポーネントは、パケット組み立て伝送コントロール・ロジック７００であって、図７に関連して後程詳細に説明する。パケット組み立て伝送コントロール・ロジック７００はセルバス２２０からセルトラフィックを受信する。このセルトラフィックには、ローカルEthernet ポートのうちの１つのローカルEthernetポートからか、あるいは、高速ネットワーク・インタフェースを介するかのいずれかから受信された分割データパケットが含まれるとともに、スイッチ・パケット・ルーティング・コントローラ２３０によって伝播されたコントロール・セルとが含まれる。ルーティング・コントローラ２３０からのコントロール・パケットに含まれる情報に応答して、パケット組み立て伝送コントロール・ロジック７００は、バッファメモリ２１０の適正なロケーションへのセルトラフィックのストアを指示する、そして、特定のパケット処理ユニット２００に関係付けをしたEthernetポートの１つから、データパケットが再送信される場合には、再送信するため、データパケットの再組み立てを行なう。パケット・バッファメモリ２１０のメモリ空間の構造について、図８に関連して後程詳細に説明する。図４はパケット受信／分割・セル生成論理４００の詳細なブロック図を示す。ローカルポートからパケット処理ユニット２００によってパケットが受信された場合、ＳＦＤチェッカ４１０は、最初に、EthernetパケットのプリアンプルからＳＦＤフィールドを探索して、当該パケットのデータ部分を突き止める。ＳＦＤフィールド・チェッカはそのＦＩＦＯコントローラ部分に指示して、データ・ビット・ストリームを、パケット処理ユニット内部動作と同期されるＦＩＦＯバッファ４１５に書き込む。ＦＩＦＯバッファ４１５が空でない場合、受信データパス・コントローラ４２０はＦＩＦＯコントローラ４１０に指示して、ＦＩＦＯバッファ４１５からデータ・ビット・ストリームを読み出し、そのデータを４８ビットシリアルイン／パラレルアウト（ＳＩＰＯ；ｓｅｒｉａｌ−ｉｎ/paralle l-out）レジスタ４２５へシフトする。データ・ペイロードが分割されると同時に、ＣＲＣチェッカ４３０はデータ・ビット・ストリームからのＣＲＣ情報の計算を開始し、ビットストリームの最後のバイト境界でＣＲＣエラーが発生したかどうかをチェックする。バイト・カウンタ４３５はビットストリームのバイト数をカウントし、同時に、フィールド・クラシファイヤ４４０がビットストリームをセルデータに分割し、得られたセルデータを４つのデータ・タイプ、すなわち、宛先アドレスと、発信元アドレスと、パケットを終了させないセルデータと、パケットの終端（end）にあるセルデータのうちの１つに分類する。何らかの受信エラーがＣＲＣチェッカにより検出された場合は、検出されたエラーはセルヘッダにエラー・ステータスとして示される。ＳＩＰＯレジスタ４２５がフル（full）である場合は、受信データパス・コントローラ４２０はセルデータ・レジスタ４４５に指示して、ＳＩＰＯレジスタ４２５のデータをセルデータ・レジスタ４４５にロードさせることになり、また、セルバス・アクセス・コントローラ４５０に通知して、関係付けをしたローカルポートに代えて、セルバス２２０アクセス要求を生成することになる。一方、受信データパス・コントローラ４２０はセルヘッダ・レジスタ４５５に命令して、ＣＲＣチェッカ４３０と、バイト・カウンタ４３５と、フィールド分類装置４４０からの情報をロードさせ、適正なセルヘッダを生成させる。何らかの受信エラー、例えば、不完全な（runt）パケットか、FrameTooLongＣＲＣエラーか、アライメント・エラーが検出された場合は、そのセル・タイプは、フィールド分類装置４４０によって識別されたタイプとしてではなく、受信エラー・タイプとしてマークされる。セルバス・アクセス・コントローラ４５０がセルバス２２０へのアクセスに対する肯定応答を受信した後、セルバス・アクセス・コントローラ４５０は、セルバス２３０へのアクセスを要求した全ポートの中から適正なセルヘッダとセルデータを、セルヘッダ・マルチプレクサ（ＭＵＸ）４６０とセルデータＭＵＸ４６５を介して、選択することになる。適正なヘッダとデータは、２連続クロックサイクルで、完全なセルとしてセルバス２２０に転送される。１クロックサイクル当たり３０ビットが転送される。セルバスへの転送はセル伝送（ＴＸ）ＭＵＸ４６８を介して行なわれる。バス出力レジスタ４７０とトリステート出力バッファ４７５は、セルバス・クロックとデータセル伝送を同期させるのに使用される。一度、セルバス・アクセス・コントローラ４５０によりポート選択が行なわれると、これに対応するバス要求は直ちにクリアされ、バス・アクセスのパイプラインのランを維持する。図５を説明する。図５はセルバス２２０に伝送されるセルのセル定義が示してある。各セルは６０ビットのデータ・ユニットとして定義されている。セルはセルバス２２０に伝送され、セルバス２０に接続されている全ての装置に、パケットデータまたはパケットルーティング制御情報を搬送する。本発明の実装例によれば、データセルをデータバスに送信するのに、まず、ビット５９〜３０を送信し、次に、ビット２９〜０を送信する場合、システム・クロックが２サイクル分必要である。図５に示したセルビット割り当てのフォーマットは、本発明の典型例である。セルに入れて搬送されたパケットデータを受信するローカルポートが、ソースポート番号（ビット５７〜５５）と組み合わされたソースチップ番号（ビット５９〜５８）により指定される。パケット処理ユニットに対して、ソースチップ番号がＢＣＮ構成（configulation）により指定され、ソースチップ番号は「００」か、「０１」か、「１０」のいずれかとなる。ソースチップ番号「ＩＵはブリッジング・コントローラ２５０用に予約済みである。ローカルポート１からローカルポート８までを２進数で表すため、ソースポート番号の範囲は「０００」から「１１１」までである。セルタイプ・フィールド（ビット５４〜５２）により、セルに含まれているフィールドのタイプが指定される。発信元ポート番号「０００」により、当該セルが宛先アドレス情報を含むことが指定される。発信元ポート番号「００１」により、当該セルがパケットの発信元アドレス・フィールドを含むことが指定される。発信元ポート番号「０１０」により、当該セルがパケットを終了しない埋込みデータを含むことが指定される。発信元ポート番号「０１１」により、パケットを終了するデータ・フィールドが指定される。発信元ポート番号「１００」により、パケットルーティング・コントロール情報が指定される。発信元ポート番号「１１１」により、受信エラーが発生したことが指定される。実装例によれば、発信元ポート番号「１０１」と発信元ポート番号「１１０」は、予約済のセルタイプである。パケットデータ・バイト・カウント・フィールド（ビット５１〜４９）により、当該セルにより実際に搬送されるバイト数が指定される。パケットデータ・バイト・カウント・フィールドは「００１」から「１１０」までをとることができる。パケットルーティング・コントロール・セルにとっては、このパケットデータ・バイト・カウント・フィールドは意味がない。セルヘッダ・パリティチェックビット（ビット４８）は、セルのビット５９からビット４９までをプロテクトするのに使用される。セルヘッダ・パリティチェックビットを含めて、１２ビット・ヘッダフィールド内の「１」の個数が偶数になるように、セルヘッダ・パリティチェックビットがセットされる。パケットデータ／ＤＳＴポート指示フィールド（ビット４７〜０）は、当該セルがパケットルーティング・コントロール・セルでない場合に、パケットデータを搬送するための４８ビットを備えている。先に受信されたデータビットほど、高位のビット空間（higher order bit space）に入れられ、後で受信されたデータビットほど、低位のビット空間（lower order bit space）に入れられる。当該セルがパケットルーティング・コントロール・セルである場合、ビット４７により、宛先アドレスが見付かったかどうかを表わす。「１」は宛先アドレスが見付かったことを示し、「０」は宛先アドレスが見付からなかったことを示す。パケットルーティング・コントロール・フィールドは、ビット２６から０までにより、当該パケットを、対応するポートを介して、伝送した方が良いかどうかを示す。ビット２６は高速ネットワークポート用に使用されている。ビット２５と２４は、本発明の実装例によれば、ネットワーク管理ソフトウェアで使用するためか、他の機能のために予約されている。ビット２３〜１６は、ＢＣＮが「１０」であるパケット処理ユニットのローカルポート８〜１に対応する。ビット１５〜８は、ＢＣＮが「０１」であるパケット処理ユニットのローカルポート８〜１に対応し、ビット７〜０は、ＢＣＮが「００」であるパケット処理ユニットのローカルポート８〜１に対応する。所定のビット位置の「１」は、セル宛先アドレスに関係付けをしたパケットを、そのビット位置に対応するローカルポートを介して、伝送した方が良いことを表わしている。所定のビットの位置の１０１は、関係付けをしたポートから伝送されないことを表わしている。つまり、あるパケットが２つ以上のポートから出力されるように宛先を決めることができ、しかも、ある出力ポートを２つ以上のパケット処理ユニット２００に関係付することができることは、明らかである。前述したように、固定長のセルがセルバス２２０を介して伝送される場合は、その伝送は、まず、当該セルの半分を送信し、次に、当該セルの残り半分を送信することにより行なわれている。セルバス２２０は、既に図２に関連して述べたように、スイッチ・パケット・ルーティング・コントローラ２３０との関連で機能するように設計されている。ルーティング・コントローラ２３０はパケットルーティング情報を生成しており、セルバス・サイクルを割り当てることを担当している。既に図２に関連して述べた実装例では、セルバスに接続された全ての装置が、一例では、２０ＭＨｚ（メガヘルツ）で動作するシステム・クロックと同期されている。さらに詳しく述べると、このセルバス上の信号はクロックの立ち上がりエッジでアサートされ、このクロックの立ち上がりエッジで、各装置によりラッチされる。さらに、本実装例によれば、各パケット処理ユニット２００と、ブリッジング・コントローラ２５０と、ルーティング・コントローラ２３０は、１０ＭＨｚのバスサイクルで同期されている。この１０ＭＨｚのバスサイクルは２システム・クロック・サイクルとして定義されている。セルバス２２０に伝送するセルがパケット処理ユニット２００にある場合には、ルーティング・コントローラ２３０へのバス要求信号をアサートする。ルーティング・コントローラ２３０はバスサイクル割り当てアービトレーション・スキームに従って、パケット処理ユニット２００のうちの１つへ肯定応答信号を送り返す。肯定応答を受信すると、直ちに、パケット処理ユニット２００はセルバスにセルを伝送し、そのバス要求信号をデアサートする。ルーティング・コントローラ２３０に導入されているバスサイクル割り当てロジックは、パケット処理ユニット・バスアービトレーション・ロジックと協働して、同期パイプラインを形成して、バスアービトレーションのオーバーヘッドに起因してバスサイクルが失われないようにしなければならない。図６はセルバス・アクセスのパイプライン構造を示す。このパイプラインには、４つのステージ、すなわち、ＲＥＱステージと、ＡＣＫステージと、ＴＸ１ステージと、ＴＸ２ステージがある。各ステージは２０ＭＨｚバスクロックの立ち上がりエッジでトリガされる。時間スケールで、現行のＲＥＱステージとＡＣＫステージは、それぞれ、直前のＴＸ１ステージおよびＴＸ２ステージとオーバーラップしている。ＲＥＱ（ＴＸ１）ステージでは、パケット処理ユニット２００が、１つ以上のセルを、セルバス２２０を介して送信する準備ができた場合には、パケット処理ユニット２００はルーティング・コントローラ２３０内のバスサイクル割り当てロジックへのバス要求信号をアサートする。このバスサイクル割り当てロジックは、受信された全てのバス要求信号を評価し、次のＡＣＫステージで、適正なパケット処理ユニットに送信される適正な肯定応答信号を生成する。一方、前に肯定応答されたバス要求ユニットは、セルの前半分を伝送することになる。ＡＣＫ（ＴＸ２）ステージでは、ルーティング・コントローラ２３０のバスサイクル割り当てロジックは、肯定応答信号を、選択されたバス要求ユニットヘ送信することになる。バス要求ユニットはそれぞれバス要求が肯定応答されたかどうかをチェックし、このバス要求ユニットに、送信されるセルが２つ以上あるかどうかによって、その要求を再評価する。その要求が肯定応答され、しかも、送信の準備ができているセルが１つしかない場合は、次のＴＸ１ステージで、バス要求信号をデアサートする。それ以外の場合は、そのバス要求信号をアサート状態に維持する。これと並行に、前に肯定応答されたユニットは、当該セルの後半分の伝送を完了することになる。ＴＸ１（ＲＥＱ）ステージでは、肯定応答されたユニットは、待機セルの前半分を送信し、一方、ルーティング・コントローラのバスサイクル割り当てロジックは、全てのバス要求ユニットからの次の要求信号を評価し、次のＴＸ２ステージで、適正な肯定応答信号を生成する。どの場合にも、セルバスにカスケード接続された各ユニットは、バスクロックの立ち上がりエッジで、このセルバスからの信号でラッチする。パケット処理ユニット２００と同様に、ルーティング・コントローラ２３０それ自体もセルバス２２０に接続された装置である。ルーティング・コントローラ２３０で、ルーティング・コントローラ２３０がアドレス情報セルを取り出すのは、ルーティングテーブルから宛先ポートを探索するためだけであり、また、これから発信元アドレス情報を学習するために、ルーティングテーブル２３５内のテーブルを保守するためだけである。この情報は、どの発信元アドレスにどのローカルポートが対応するかを示すマップを組み立てるルーティングテーブル・メモリ２３５に保持されることになる。ルーティング・コントローラ２３０に、出力ポート情報とともに送出されるコントロール・セルがある場合には、ルーティング・コントローラ２３０はその割り当てロジックからバスサイクルを要求し、一度、その要求が肯定応答されると、ルーティング・コントロール・セルを送出することになる。図７を説明する。図７は、図３に関連して既に参照したパケット組み立て伝送コントロール・ロジック７００の回路の詳細なブロック図を示してある。セルバス２２０にセル搬送がある場合、セル受信コントロール・ロジック７１０はこのセルバスからのセルをラッチする。セルヘッダ・デコーダ・ロジック７２０はセルヘッダを復号し、パケット組み立てオペレーションを行うため適正な制御信号を生成するために設けてある。パケット組み立てリンクドリスト・コントロール・ロジック７３０は、２４個の１０Mbps低速パケットデータフロー・パケットと、１つの高速パケットデータフローに対して、それぞれ、２５本のパケット組み立てラインを備えている。セルバス２２０からセルを受信した場合、セルヘッダ・デコーダ７２０はセルヘッダの送信元情報に従って、適正なパケット組み立てラインを見つけ出し、そのパケット組み立てラインに指示して、適正なオペレーションを行うことになる。この適正なオペレーションは、既に詳細に説明したセルヘッダに含まれている他の情報に基づいて行われる。パケットのデータセルが受信された場合は、受信されたデータセルに対応するパケット組み立てラインが、その対応するパケット・バッファメモリ２１０からバッファ空間を突き止め、そのデータをストアすることになる。組み立てラインの最後のバッファ・ブロックがフル（full）の場合か、組み立てラインにバッファ・ブロックがない場合は、パケット組み立てリンクドリスト・コントロール・ロジック７３０は、フリーリンクドリスト・コントロール・ロジック７４０に要求して、組み立てラインに接続されるフリー・バッファ・ブロックを割り当てさせる。そして、接続されたばかりのバッファ・ブロックの最初に利用可能なデータワード空間に、当該データがストアされることになる。そうでない場合は、組立てラインの最後のブロックの最初に利用可能なデータワード空間に、当該データがストアされることになる。パケット・バッファメモリ空間モデルについては図８を参照して後程詳しく説明する。あるブロックへのデータストアが終了した後、所定のパケットに対するパケット組み立てラインは、そのブロックデータについての情報と、（そのブロックデータがパケットの最後のブロックではない場合は）次のブロックのポインタとを保持し、ブロック・ヘッダを更新するため、パケット・バッファメモリ２１０へのアクセスをアービトレートする。フリー・リンクドリスト・コントロール・ロジック７４０がフリー・バッファ・ブロックを割り当てできない場合は、パケット組み立てリンクドリスト・コントロール・ロジック７３０は、影響を受けた組み立てラインに対するマークであって、当該バッファがフル（full）であることを表わすマークをセットすることになる。組み立てラインは、対応するポインタをフリー・リンクドリスト・コントロール・ロジック７４０へ開放して、この組み立てラインに接続されたブロック全部を、フリー・ブロック・プールに戻すことになる。この対応するＤＳＴアドレスを有する次のデータセルであって、この特定の組み立てラインに対するデータセルが受信され、あるバッファ・ブロックを割り当てることができるまで、この特定の組み立てラインに対するデータセルの残りは、除去される。上述のマークはリセットされることになる。受信されたセルヘッダが受信エラーを示すとき、組み立てラインで組み立てられているパケットの伝送がまだサブミットされない場合には、この対応するパケット組み立てラインは、組み立てラインにリンクされたメモリ・ブロックの全部を、フリー・リンクドリストに返し、そのパケットを破棄することになる。そうでない場合は、この受信エラー情報は、そのパケットの送出をサブミットした対応する伝送ラインに供給されることになる。ルーティング・コントローラ２３０からのルーティング・コントロール・セルが受信された場合は、このルーティング・コントロール・セルによって識別されたパケット組み立てラインが、ルーティング・コントロール・セルによって供給された情報、例えば、パケットの送信のための種々の宛先ポートと関係付けをされたパケット・バッファメモリにおいて、変更されることになる。パケット送信リンクドリスト・コントロール・ロジック７５０は、パケット処理ユニット２００にそれぞれ関係付けをした８つのローカルポートに対して、それぞれ、８本のパケット伝送ラインを保持している。各パケット伝送ラインは、パケツト伝送ラインと関係付けをしたＭＡＣ（media access cntroller）７６１〜７６８と通信をして、パケット伝送リンクドリスト・コントロール・ロジック７５０によってサブミットされたパケットを伝送する。一度、パケットが各宛先ポートから伝送されると、パケット伝送リンクドリスト・コントロール・ロジック７５０はフリー・リンクドリスト・コントロール・ロジック７４０に信号を供給し、再割り当てのために、パケット・バッファメモリ２１０のメモリ空間を開放する。パケット伝送が成功すると、直ちに、フリー・リンクドリスト・コントロール・ロジック７４０により維持されているフリー・プールに、リンクドリスト・ポインタを戻す。パケット処理ユニット２００に関係付けをしたパケット・バッファメモリ２１０へのアクセスは、既に説明した原理に従ってオペレートするパケット・バッファ・アクセス・コントロール・ロジック７５５によりハンドルされる。パケット・バッファメモリの編成図８を説明する。図８はパケット・バッファメモリ編成の概念図を示す。パケット・バッファメモリ２１０は固定長のブロック８１０に区分されている。典型的な例では、各ブロックのサイズは、３２ワード×４８ビットである。あるブロックの最低位の３ワードは、ブロックヘッダを備えている。残りのワードは、簡単な順位規則、すなわち、先に受信されたデータ・ビットほど高位のメモリ・ビット位置にストアされるという規則に従って、パケットデータをストアするのに使用されている。図８の説明から、３ワードのブロック・ヘッダがコントロール情報のための９つのサブワード情報空間として取り扱われることは、明らかである。第１のサブワード８２０でパケット属性を定義しており、図９と関連して後程詳細に説明する。サブワード８２１ないし８２８は、それぞれ、特定のパケット・バッファメモリ２１０によってサーブされているパケット処理ユニット２００に関係付けをした８つのポートに対応するネクスト・ブロック・ポインタ情報を保持している。データパケットは任意のパケット処理ユニットのために１回だけストアされ、しかも、パケットを２つ以上のポートから伝送させることができるので、複数ポートから伝送させることができるとき、各ポートに対するネクスト・ブロック・ポインタに関する情報が、個別に保持される。可能な各ポートからパケットが伝送される伝送レートが、トラフィック考慮事項（traffic considerations）により影響される可能性があるので、伝送シーケンスのどこに各ポートがあるかを追跡することが必要である。図９はパケット・バッファメモリ２１０のパケット・ブロックにおけるパケット属性部分８２０に対するビット割り当てを示す。パケット属性部分はブロック・ヘッダにおける高位１６ビットの第１ワードにより構成されている。第１ビット（ビット４７）はパリティチェックビットを備えている。パリティチェックビットは後続の１５ビットだけをプロテクトするのに使用されている。パリティチェックビットは、１６ビット・フィールドの「１」の総数が偶数になるようにセットされている。伝送残りカウント（ビット４６〜４４）は何個の余分なポートがパケットを送信しなければならないかを表わすのに使用されている。受信タイムスタンプ（ビット４３〜４０）はパケットを受信した時刻を記録するのに使用されている。ブロックにおける最終ワード位置（ビット３９〜３５）はブロックにおける最終ワードの位置を示すのに使用されている。当該ブロックがあるパケットの最終データ部分を含む場合、このフィールドはデータが占有する実際の最終ワードの位置を含んでいる。そうでない場合には、当該ブロックが、このパケットの最終データ位置ではないデータのフルワードを含むことを示すため、このフィールドには「０００００」がセットされる。最後に、最終ワードでのバイトカウント（ビット３４〜３２）は、最終ブロックのワード・カウントにより示された最終ワードに、何バイトが実際にストアされているのかを示すのに、使用されている。前述したように、パケット属性８２０のうちの伝送残りカウントを構成するビット４６〜４４よりなるフィールドは、パケットを何個のポートから伝送した方が良いかを示すのに使用される。パケットを２つ以上のポートから出力する場合には、伝送残りカウントは、パケットが出力されるポートの数と等しくなっている。ＭＡＣ伝送コントロール・ロジック７６１〜７６８が特定ポートからのパケットの伝送を完了するとき、ＭＡＣ伝送コントロール・ロジック７６１〜７６８は伝送カウントにストアされた値をデクリメントする。一度、最後のポートがパケットの伝送が完了すると、伝送残りカウントはゼロまでデクリメントされており、リンクドリスト・ポインタを開放することができ、当該パケットにより占有されていたメモリ・バッファ空間は、別のパケットに割り当てるのに利用可能になる。本発明に関して前述した典型的なEthernetスイッチは、カットスルー・パケット伝送モードをサポートしている。カットスルー・パケット伝送モードでは、組み立てられているパケットに対する宛先ポートが知られており、しかも、宛先ポートに対する伝送ラインで待機しているパケットがない場合には、パケットがまだ組み立てられている間であっても、対応するパケット伝送ロジックがＭＡＣ（ media access controller）の制御によりパケツト伝送を開始する。現在のパケットがまだ伝送されている間に、同じポートに宛られた別のパケットが組み立てられている場合には、パケット伝送ラインの後部（back）に、そのパケットが連結されることになる。パケット伝送ラインでパケットが待機している場合は、新規に組み立てられたパケットが伝送ラインの後部に連結され、前のカットスルー伝送が完了した後、この伝送ラインの先頭にあるパケットが伝送されることになる。カットスルー・パケット伝送機能の場合は、カットスルー伝送が開始される前に、何個のパケットを受信した方が良いかを示す値を指定することができる。システム構成レジスタのカットスルー最少開始限界値の値であって、ＭＡＣＴｘコントローラが応答する値を変更することにより、最少開始ポイントを調整することができる。この調整により、トラフィック状況に従って最少カットスルー・レイテンシを動的に変更し、不完全な（runt）リークスルー・レート（leak-thr ough rate）を制御するか、最小化することができる。上述した動的に調整可能なカットスルー伝送は、パケット処理ユニットに関係付けをした全てのポートに対するパケット処理ユニットレベルで定義されるが、別の実施の形態では、パケット処理ユニットに関係付けをした各ポートが、各ポートに対する別個のトラフィック条件に従って、異なるカットスルー・レイテンシを有することができるように、個別のレジスタを各ポートに対して定義することができる。パケット伝送を終了すると、直ちに、フリー・リンクドリスト・コントロール・ロジック７４０により管理されているブロック復帰キューの最初と最後のブロック位置に関する情報を用いて、ブロック復帰要求をキューすることにより、パケット伝送ロジックは、丁度伝送されたパケットデータを含むブロックを返すことになる。ブロック復帰ロジックは最初の要求のブロック・ヘッダを読み込んで、伝送残りカウントが「０００」までデクリメントされたかかどうかを調べる。伝送残りカウントが「０００」である場合には、関係付けしてあるブロック・リストを、フリー・リンクドリスト・プールの最後に連結する。そうでない場合には、伝送残りカウントを１だけデクリメントし、ブロック・ヘッダを適正に更新することに責任を持つ。管理情報ベース（ＭＩＢ）バス図２を再度説明する。既に説明したが、典型的なEthernetスイッチ内にセルバス２２０を導入することに加えて、ワークグループ・スイッチ内にコントロール・トラフィックを提供するため、管理情報ベース（ＭＩＢ）バス２６０も用意されている。ＭＩＢバス２６０はコンパニオンＭＩＢカウンタ２６５で機能するように設計されている。コンパニオン（companion）ＭＩＢカウンタ２６５は種々のポートのＭＩＢカウント情報をアキュムレートし、ＭＩＢバスサイクルを割り当てる。典型的な例によれば、ＭＩＢバス２６０に接続された全装置が、２０ＭＨｚでランしているシステム・クロックと同期されている。さらに詳しく述べると、このバス上の全ての信号はクロックの立ち上がりエッジでアサートされ、クロックの立ち上がりエッジで各装置によってラッチされる。さらに、ＭＩＢカウンタは前述のセルバスサイクルと同位相で１０ＭＨｚクロックに同期させた方が良い。このバスアービトレーション・スキームはセルバスで用いられているスキームと同様であるが、アービトレーションはセルバスアービトレーションから独立している。セルバス２２０の場合のように、ＭＩＢバス２６０はセルベースのバスアーキテクチャである。ＭＩＢバス２６０に伝送されたセルは、定義により、２２ビットのデータ・ユニットであって、このセルは各パケット処理ユニットにより転送される。パケット処理ユニットは各ローカルポートに対するＭＩＢ情報を搬送して、種々のＭＩＢカウント情報をアキュムレートするものである。ＭＩＢセルを伝送するには、まず、ビット２１〜１１を伝送し、ついで、ビット１０〜０を伝送するので、２システムクロック・サイクルが必要である。受信アクティビティを表すポートに対するＭＩＢバス上に伝送されたＭＩＢセルのフォーマットが、図１０に示してある。ビット２１〜１７で、パケット処理ユニットと発信元ポートのＩＤを、現在のＭＩＢセルにより記述されている受信アクティビティに供給している。アクティビティ・タイプ（ビット１５）は、このビットが「０」にセットされた場合に、ポート上のアクティビティが受信アクティビティであることを示す。ビット１４が「１」にセットされた場合は、受信フレームがバイト境界で終らないことを示す。ビット１３〜１１は、ポートの受信アクティビティとしてのコードを示す。これら３ビットの値が「１１１」である場合は、フレームが正しく受信されていて、ユニキャスト・タイプであり、スイッチによってフィルタリングされないことを示す。「１１０」がセットされた場合は、フレームが正しく受信されていて、ブロードキャスト・フレームであり、スイッチによってフィルタリングされないことを示す。「１０１」がセットされた場合は、フレームが正しく受信されていて、マルチキャスト・フレームであり、スイッチによってフィルタリングされないことを示す。「１００」がセットされた場合は、フレームが正しく受信されたが、スイッチによってフィルタリングされることを示す。「０１１」がセットされた場合は、有効なフレーム長であるが、ＣＲＣエラーとドリブリング・ビット・エラー（dribbling bit error）があるフレームを受信したことを示す。「０１０」がセットされた場合は、有効フレーム長でフレームを受信したが、ドリブリング・ビット・エラーはないもののＣＲＣエラーがあり、ＣＲＣがバイト境界でチェックされることを示す。「００１」がセットされた場合は、フレームが１５１８バイトを超えるフレーム長で受信されたことを示しており、これは有効なEthernetパケットとしては大き過ぎることを示している。最後に、「０００」がセットされた場合は、フレームが６４ビット未満のフレーム長で受信されたことを示しており、このフレームは不完全な（runt）フレームと呼ばれる。ビット１０〜０はフレームが正しく受信された場合にフレームに含まれるバイト・カウントを示すために使用されている。図１１を説明する。図１１は受信アクティビティを有するポートに対するＭＩＢセルのフォーマットを示してある。ここでも、ビット２１〜１７は、アクティビティが報告される発信元ポートと、発信元パケット処理ユニットとを示す。ビット１５に「１」がセットされた場合は、当該アクティビティが伝送アクティビティであることを示す。ビット１３〜１１は、ポート伝送アクティビティに対するコードを定義する。「１１１」は、コリジョンに起因するバックオフ（backof f）なしに、正しいフレームを有するパケットの伝送が初めて成功したことを示す。「１１０」が設定された場合は、正しいフレーム・フォーマットのパケットの伝送に成功したが、前のバックオフはコリジョン・アクティビティに起因することを示す。「１０１」がセットされた場合は、スイッチにより許容される最大パケット遅延より長く、パケットがパケットバッファに滞留したので、そのパケットが破棄されたことを示す。「１００」がセットされた場合は、当該パケットを伝送しようとしている間に、ＭＡＣ（media access controller）が１６回以上のコリジョンを経験したので、このパケットが破棄されたことを示す。許容されるコリジョン回数は別の構成では変更することができる。「０１１」がセットされた場合は、ポートが６４バイトを超えるデータを伝送した後で、コリジョンが発生したことを示す。「０１０」がセットされた場合は、ポートが６４バイトを超えるデータを伝送する前に、コリジョンが発生したことを示す。「００１」がセットされた場合は、アライメント・エラーか、ＣＲＣエラーか、FrameTooLo ngエラーのあるパケットが伝送されたことを示す。最後に、「０００」がセットされた場合は、フレーム長が６４バイト未満のパケット、すなわち、不完全な（ runt）パケットが伝送されたことを示す。ビット１０〜０の値は、エラーに遭遇しなかったとき、伝送されたパケットに含まれるバイト・カウントを示すのに使用されている。以上、データパケット・トラフィックとルーティング技術とを効率的にハンドルするパケット処理ユニットを実装するEthernetワークグループ・スイッチの典型例を説明した。本発明を典型例および実装例で説明したが、本発明の技術と態様の多くは他のネットワーク通信装置で利用できることは、当業者にとって当然のことである。従って、本発明の精神と範囲は以下の請求項でも勘酌されるべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．到着ネットワーク・データパケットを受信するように結合した第１ポートと、該第１ポートと通信するユニットであって、前記到着データパケットを複数の固定長データセルに分割するデータパケット分割ユニットと、該データパケット分割ユニットと通信するセルバスであって、前記固定長のデータセルを伝送するためのセルバスと、該セルバスと通信するユニットであって、前記データセルを受信し、該データセルをネットワーク・データパケットに再組み立てするデータパケット再組み立てユニットと、該データパケット再組み立てユニットと通信する第２ポートであって、前記データ通信装置から前記ネットワーク・データパケットを伝送するための第２ポートとを備えたことを特徴とするネットワークデータ通信装置。２．請求項１において、前記データパケット分割ユニットと通信する複数のポートであって、複数のネットワーク発信元アドレスからの到着ネットワーク・データパケットを受信するように結合した第１の複数のポートと、前記データパケット再組み立てユニットと通信する複数のポートであって、再組み立てしたデータパケットを複数のネットワーク宛先アドレスに伝送するように結合してある第２の複数のポートとをさらに備えたことを特徴とするネットワークデータ通信装置。３．請求項２において、前記セルバスと通信するルーティング・コントロール・ユニットであって、前記セルバス上のデータセルトラフィックを監視し、ネットワーク・データパケットの出力ポートを決定するルーティング・コントロール・ユニットであり、前記データパケット再組み立てユニットに宛先コントロール・パケットを供給するルーティング・コントロール・ユニットをさらに備えたことを特徴とするネットワークデータ通信装置。４．請求項３において、前記ルーティング・コントロール・ユニットと通信するルーティングテーブル・メモリであって、前記ネットワーク発信元アドレスと、該発信元アドレスに関係付けをしたポートとを有するデータテーブルをストアするためのルーティングテーブル・メモリをさらに備えたことを特徴とするネットワークデータ通信装置。５．請求項４において、前記ネットワークデータ通信装置の前記ポートの全部と通信するコントロールバスであって、前記各ポートに関係付けをしたアクティビティに関するポート・ステータス・データセルを受信するためのコントロールバスと、該コントロールバスに結合したカウンタであって、前記ポート・ステータス・データセルをアキュムレートするポート・ステータス・カウンタとをさらに備えたことを特徴とするネットワークデータ通信装置。６．請求項５において、Ｉ／Ｏバスと、該Ｉ／Ｏバスと前記セルバスの間に結合した回路であって、データ・トラフィックを搬送するバス・ブリッジング回路と、前記Ｉ／Ｏバスに結合した高速ネットワーク・コントローラと、該高速ネットワーク・コントローラに接続したインタフェースであって、前記ネットワークデータ通信装置を高速ネットワークに接続する高速ネットワーク・インタフェースとをさらに備えたことを特徴とするネットワークデータ通信装置。７．請求項６において、前記Ｉ／Ｏバスと通信するマイクロプロセッサであって、前記ネットワークデータ通信装置に対するネットワーク管理プロトコルをハンドルするマイクロプロセッサをさらに備えたことを特徴とするネットワークデータ通信装置。８．請求項１において、前記データパケット分割ユニットは、前記ネットワークデータ通信装置に関係付けしてあるクロック信号に、受信データパケットを同期させるデータパケット同期装置と、前記データパケットを分析するように結合した装置であって、前記データパケットを構成するデータセル用のセルヘッダを生成するセルヘッダ生成装置と、前記データパケットを受信し、受信したデータパケットを前記セルバスに伝送される前記データセルに包含される固定長のセル・ペイロードに分割するように結合したセルペイロード生成装置と、前記ヘッダ生成装置および前記セルペイロード生成装置と通信する装置であって、セルヘッダとセルペイロードとを組み立ててデータセルを生成し、前記セルバスに伝送するセルヘッダ・セルペイロード組み立て装置と、該セルヘッダ・セルペイロード組み立て装置からデータセルを受信するように結合した回路であって、前記セルバスに伝送するセル伝送回路とを備えたことを特徴とするネットワークデータ通信装置。９．請求項８において、前記セルヘッダ生成装置は、フィールド分類装置と、バイト・カウンタと、ＣＲＣチェッカと、前記フィールド分類装置と、前記バイト・カウンタと、前記ＣＲＣチェッカに結合したレジスタであって、前記フィールド分類装置と、前記バイト・カウンタと、ＣＲＣチェッカにそれぞれ応答して、セルヘッダ・ビットをストアするセルヘッダ・レジスタとを備えたことを特徴とするネットワークデータ通信装置。１０．請求項９において、前記セルペイロード生成装置は、前記データパケットのシーケンシャル・ビットをシリアルに受信するレジスタであって、固定長のセルペイロードを出力するためのシリアルイン／パラレルアウト（ＳＩＰＯ）レジスタと、該ＳＩＰＯレジスタに結合したレジスタであって、前記固定長のセルペイロードを受信し保持するセルペイロード・レジスタとを備えたことを特徴とするネットワークデータ通信装置。１１．請求項１０において、前記セルヘッダ・ペイロード合成装置は、前記セルヘッダ・レジスタおよび前記セルペイロード・レジスタに結合したマルチプレクサであって、セルヘッダと、該セルヘッダにに対応するセルペイロードを選択するセル伝送マルチプレクサと、該セル伝送マルチプレクサに結合したレジスタであって、組み立てた固定長のデータセルを前記セルバスに伝送する前に保持するバス出力レジスタとを備えたことを特徴とするネットワークデータ通信装置。１２．請求項１１において、前記セル伝送回路は、セルバス・アクセスを要求するコントローラであって、伝送イネーブル信号を生成するバスアクセス・コントローラと、前記バス出力レジスタに結合した装置であって、前記伝送イネーブル信号に応答して前記データセルを前記セルバスに伝送するバス・ドライバとを備えたことを特徴とするネットワークデータ通信装置。１３．請求項１２において、前記バスドライバは、前記固定長のデータセルの前半と、前記固定長のデータセルの後半とを、前記セルバスに連続して伝送することを特徴とするネットワークデータ通信装置。１４．請求項８において、前記データパケット再組み立てユニットと通信するパケット・バッファメモリをさらに備えたことを特徴とするネットワークデータ通信装置。１５．請求項１４において、前記データパケット再組み立てユニットは、前記データパケットを再組み立てするため、セルデータの前記パケット・バッファメモリへのストアを指示するパケット組み立てリンクドリスト・コントロール・ロジックと、前記データ・パケットをストアするため、前記パケット・バッファメモリのメモリ・ブロックを割り当てるフリーリンクド・リスト・コントロール・ロジックとを備え、所定のデータブロックに対するメモリの最初のブロックが、前記データパケットが伝送される前記パケット・バッファメモリに関係付けをしたポートの個数についての情報をストアすることを特徴とするネットワークデータ通信装置。１６．請求項１５において、前記第２ポートおよび前記パケット再組み立てユニットと通信するロジックであって、前記パケット・バッファメモリから前記ネットワークへの前記データパケットの伝送を指示するメディアアクセス・コントロール伝送ロジックをさらに備え、前記メディアアクセス・コントロール伝送ロジックが、パケット伝送時に、前記フリー・リンクドリスト・ロジックに前記パケット・バッファメモリのメモリ・ブロックを開放するように通知することを特徴とするネットワークデータ通信装置。１７．請求項１６において、前記メディアアクセス・コントロール伝送ロジックは、再組み立て完了前に、動的に構成可能なカットスルー伝送パラメータに従って、データパケットの伝送を開始することを特徴とするネットワークデータ通信装置。１８．ネットワークデータパケットを受信し伝送するための第１の複数のポートと、該第１の複数のポートと通信するユニットであって、該第１の複数のポートから受信したデータパケットを固定長のデータセルに分割するユニットであり、該第１の複数のポートの少なくとも１つから伝送するため、固定長のデータセルをデータパケットに再組み立てする第１パケット処理ユニットと、該第１パケット処理ユニットに結合したバッファメモリであって、データパケットが再組み立てされたとき、該データパケットが前記第１の複数のポートの少なくとも１つから伝送できるようになるまで、ストアするための第１パケット・バッファメモリとを備えたことを特徴とするネットワークスイッチ。１９．請求項１８において、前記第１パケット処理ユニットに結合したセルバスであって、前記データセルを伝送するためのセルバスと、ネットワーク・データパケットを受信し伝送するための第２の複数のポートと、該第２の複数のポートと前記セルバスの間に結合したユニットであって、前記第２の複数のポートの１つで受信したデータパケットを分割するユニットであり、前記第２の複数のポートの少なくとも１つから伝送されるデータパケットを再組み立てする第２パケット処理ユニットとをさらに備えたことを特徴とするネットワークスイッチ。２０．請求項１９において、前記セルバスに結合したユニットであって、前記データパケットを前記第１および第２の複数のポートのいずれかから伝送するかを識別するために、前記パケット処理ユニットにコントロール・セルを伝播するユニットであり、前記セルバス上のデータセル・トラフィックを監視し、ポートとネットワーク・アドレスしを関係付けをするスイッチ・パケット・ルーティング・コントロール・ユニットと、該スイッチ・パケット・ルーティング・コントロール・ユニットに結合したメモリであって、前記第１および第２の複数のポートのそれぞれに関係付けをしたネットワーク・アドレスのテーブルを保持するためのルーティングテーブル・メモリとをさらに備えたことを特徴とするネットワークスイッチ。２１．請求項２０において、Ｉ／Ｏバスと、該Ｉ／Ｏバスと前記セルバスの間に結合した回路であって、データ・トラフィックを伝搬するバス・ブリッジング回路と、前記Ｉ／Ｏバスに結合した高速ネットワーク・コントローラと、該高速ネットワーク・コントローラに結合したインタフェースであって、前記ネットワークデータ通信装置を高速ネットワークに結合する高速ネットワーク・インタフェースとをさらに備えたことを特徴とするネットワークスイッチ。２２．請求項２１において、前記Ｉ／Ｏバスと通信するマイクロプロセッサであって、前記ネットワーク・スイッチに対するネットワーク管理プロトコルを処理するマイクロプロセッサをさらに備えたことを特徴とするネットワークスイッチ。２３．請求項１９において、前記第１および第２のパケット処理ユニットは、それぞれ、データパケットを複数の固定長のデータセルに分割するパケット分割回路と、固定長のデータセルをネットワーク・データパケットに再組み立てするパケット再組み立て回路とを備えたことを特徴とするネットワークスイッチ。２４．複数のネットワークポートに関係付けをしたユニットであって、セルバスによって結合したユニットであり、関係付けをしたネットワークポートを介して受信したデータパケットを、前記セルバスに伝送するため、固定長のセルに分割するユニットであり、関係付けをしたネットワーク・ポートから再伝送するため、前記セルバスからのデータパケットを再組み立てをする複数のパケット処理ユニットを備えたことを特徴とするネットワークスイッチ。２５．請求項２１において、前記セルバスに結合したユニットであって、前記データパケットが前記第１および第２の複数のポートのうちのいずれかから伝送されるかを識別するため、前記パケット処理ユニットにコントロール・セルを伝播するユニットであり、ポートとネットワーク・アドレスとの関係付けをするため、前記セルバス上のデータセルトラフィックを監視するスイッチ・パケット・ルーティング・コントロール・ユニットと、該スイッチ・パケット・ルーティング・コントロール・ユニットに結合したメモリであって、前記第１および第２の複数のポートにそれぞれ関係付けをしたネットワーク・アドレスのテーブルを保持するためのルーティングテーブル・メモリとをさらに備えたことを特徴とするネットワークスイッチ。２６．請求項２５において、Ｉ／Ｏバスと、該Ｉ／Ｏバスと前記セルバスの間に結合した回路であって、データ・トラフィックを伝送するバス・ブリッジング回路と、前記Ｉ／Ｏバスに結合した高速ネットワーク・コントローラと、該高速ネットワーク・コントローラに結合したインタフェースであって、前記ネットワークデータ通信装置を高速ネットワークに結合する高速ネットワーク・インタフェースとをさらに備えたことを特徴とするネットワークスイッチ。２７．請求項２１において、前記Ｉ／Ｏバスと通信するマイクロプロセッサであって、前記ネットワーク・スイッチに対するネットワーク管理プロトコルを処理するマイクロプロセッサをさらに備えたことを特徴とするネットワークスイッチ。２８．ネットワーク上でデータパケットをスイッチングする方法において、第１ネットワーク・ポートでデータパケットを受信するステップと、前記データパケットを複数の固定長のセルに分割するステップと、第２ネットワーク・ポートに関係付けをしたパケット処理ユニットに前記固定長のセルを伝播するステップと、前記固定長のセルを再組み立てネットワーク・データパケットに再組み立てするステップと、前記再組み立てネットワーク・データパケットを前記第２ネットワーク・ポートから伝送するステップとを備えたことを特徴とする方法。２９．請求項２８において、複数のネットワーク・ポートから前記再組み立てネットワーク・データパケットを伝送するステップをさらに備えたことを特徴とする方法。３０．請求項２８において、前記伝播するステップは、セルバスに前記固定長のセルを伝送するステップを備えたことを特徴とする方法。３１．請求項３０において、前記分割するステップは、内部クロック信号と前記データパケットの受信を同期させるステップと、前記データパケットを固定長のセルペイロードに分割するステップと、関係付けをしたセルペイロードに従ってセルヘッダを生成するステップと、セルヘッダと、関係付けをししたセルペイロードとを組み合わせて固定長のセルを組み立てるステップとを備えたことを特徴とする方法。３２．請求項３１において、前記再組み立てステップがデータパケットを構成する前記固定長のセルを受信するステップと、前記データパケットを再組み立てする順番に前記第２のネットワーク・ポートに付属したパケット・バッファメモリへ前記セルをストアするステップとを備えたことを特徴とする請求項３１に記載の方法。３３．請求項３２において、前記ストアするステップは、前記データパケットをストアするのに必要なだけ前記パケット・バッファメモリのブロックを割り当てるステップと、前記パケット・バッファメモリに割り当て可能なフリー・メモリ・ブロックを指し示すポインタにより構成されるフリー・プールを保持するステップと、データパケットを伝送する残りの出力ポートの数を追跡するステップとを備えたことを特徴とする方法。３４．請求項３３において、前記再組み立てネットワーク・データパケットを伝送するステップは、１つのポートからデータパケットが伝送されたときに、直ちに、パケットを伝送する残りのポート数を表すカウンタ値をデクリメントするステップと、前記データパケットが全宛先ポートから伝送された後に、データパケットに関係付けをした前記パケット・バッファメモリのブロックを開放するステップとを備えたことを特徴とする方法。３５．請求項３４において、各ポートがアクティビティ情報を通知するステップと、中央ロケーションにポートアクティビティ情報をアキュムレートするステップとをさらに備えたことを特徴とする方法。