JP2011527146A - ワイヤレス通信ネットワークアナライザ - Google Patents

Abstract

複数の通信チャネルを経由して伝送されるデータパケットを同時に処理するためのパケット制御装置は、複数の信号をそれぞれ受信するための複数の入力部であって、前記複数の信号の各々は前記複数の通信チャネルのそれぞれ１つの上でデータパケットが存在することを示す、複数の入力部と、周期的クロック信号を供給するためのクロック発信部と、前記複数の信号を同時に処理するために前記それぞれ複数の入力部に結合される複数の独立的な処理モジュールであって、前記複数の処理モジュールの他のすべてに独立にそれぞれの信号を処理するように、前記周期的クロック信号によって駆動されるそれぞれのステートマシンを実装する、複数の独立的な処理モジュールと、前記複数の通信チャネルの１つ以上に少なくとも１つのデータパケットが存在することを示す出力信号を伝送するための出力部と、を含む。

Description

関連出願の相互参照
本出願は、２００８年６月２３日付出願の米国仮出願第６１／０７４，９５４号、「Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｎｅｔｗｏｒｋ Ａｎａｌｙｚｅｒ」（弁護士整理番号３１２４４／４３７１４Ｐ）に基づき、これに対する優先権を請求し、参照により本明細書にその開示全体を明示的に組み入れる。

本発明は、概して、ワイヤレス通信に関し、より具体的には、複数のワイヤレス通信チャネルを経由して伝送されるデータをキャプチャおよび解析するための装置に関する。

ＷｉｒｅｌｅｓｓＨＡＲＴ通信プロトコルは、プロセスアプリケーションのためのワイヤレス通信基準を確立する。より具体的には、ＷｉｒｅｌｅｓｓＨＡＲＴは、２．４ＧＨｚ ＩＳＭ 無線帯域において動作するセキュアなワイヤレスメッシュネットワーキング通信技術である。ＷｉｒｅｌｅｓｓＨＡＲＴは、トランザクションベースによるトランザクション上のチャネルホッピング機能を備えた、ＩＥＥＥ ＳＴＤ ８０２．１５．４−２００６ ２．４ＧＨｚ ＤＳＳＳ送受信器を利用する。ＷｉｒｅｌｅｓｓＨＡＲＴ通信は、リンクアクティビティをスケジュールするために、時分割多重アクセス（ＴＤＭＡ）を使用して調整される。全ての通信は専用スロット内で実行され、１つ以上の発信元および１つ以上の宛先の装置が所与のスロット内で通信するようにスケジュールされ得る。このように、スロットは単一の発信元装置からの通信専用であってもよく、またはスロットは複数の装置間の共有通信アクセスをサポートしてもよい。スロット上の発信元装置により伝播されているメッセージは特定の装置宛てに送信されてもよく、またはスロットに割り当てられた宛先装置の各々にブロードキャストされてもよい。

成功するために、ＷｉｒｅｌｅｓｓＨＡＲＴは、統合システムを作成するように、相互操作性をサポートすることと、異なる製造元からの互換性のあるデバイスを同一のネットワーク内に組み合わせることを可能にすることが必要である。ＨＡＲＴ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｆｏｕｎｄａｔｉｏｎ（ＨＣＦ）は、相互操作性の厳密な定義を必ず有してきた。具体的には、ＨＣＦは「相互操作性」を異なる製造元からの同様な装置がシステム内で協働し、かつホストシステムレベルでの機能性を損失することなく相互に代用される能力、と定義している。

互換性を実現するために、ＨＣＦは、ＷｉｒｅｌｅｓｓＨＡＲＴ製品の互換性を確保するように品質保証プログラムを開発してきた。ＷｉｒｅｌｅｓｓＨＡＲＴ品質保証プログラムの目的は、ＨＣＦにより定義された相互操作性および互換性の高い基準を製品が順守するように保証することである。

現在入手可能なネットワークアナライザまたは無線キャプチャツールを使用して、オペレータは、チャネルに関連する無線周波数にネットワークアナライザを調整し、この通信チェンネルを経由して伝送されるデータパケットをキャプチャしようとすることにより、個別の通信チャネルを監視してもよい。別の通信チャネルを監視するには、オペレータは、使用されているネットワークアナライザの周波数設定を調整すること、または別のネットワークアナライザを使用すること、のいずれかが必要である。このように、同時に複数のチャネルを監視するには、オペレータは複数のネットワークアナライザを設定および操作することが必要である。同時に複数のネットワークアナライザを使用することに関連する不便、高コスト、および厳密なキャリブレーション要件に加えて、オペレータは、これらの装置を相互に近接に配置すると、ネットワークアナライザのそれぞれのアンテナ内に望ましくない干渉も生成する場合がある。

例えば、ＩＥＥＥ ８０２．１１または８０２．１５対応の通信ネットワーク内で使用するためのワイヤレス通信ネットワークアナライザは、複数のワイヤレス通信チャネル上で伝送されるデータパケットまたは他のデータユニットをキャプチャおよび処理するための取得エンジンと、データパケットに関する情報を表示し、かつチャネル構成および選択コマンドをサポートするためのユーザインターフェースと、を含む。一部の実施形態において、ワイヤレス通信ネットワークは、プロセス制御環境において動作し、かつＩＥＥＥ ＳＴＤ ８０２．１５．４−２００６ ２．４ＧＨｚチャネル上で通信する、ＷｉｒｅｌｅｓｓＨＡＲＴネットワークである。取得エンジンは、同時に複数の無線チャネル上の通信をキャプチャすることができる無線周波数（ＲＦ）インターフェースと、ＲＦインターフェースからデータパケットおよび関連統計（例えば、受信信号レベル（ＲＳＬ）、リンク品質インジケータ（ＬＱＩ）、巡回冗長検査（ＣＲＣ）ステータス）を受信し、ローカルユーザインターフェースおよび／または１つ以上のクライアントアプリケーションにデータパケットおよび統計を提供し、かつＲＦインターフェースでデータキャプチャを制御するためのパケットサーバと、を含む。

パケットサーバおよびユーザインターフェースは、例えば、Ｌｉｎｕｘ、ＱＮＸ、もしくはＭｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）２０００、ＸＰまたはＶｉｓｔａ等の標準のオペレーティングシステムをサポートするコンピュータホスト上で実行してもよい。ＲＦインターフェースは、ＵＳＢ２．０等のＵＳＢ接続インターフェースを経由して、コンピュータホストにより電力供給されるハードウェアコンポーネントとして実装されてもよい。同じＵＳＢ接続インターフェースは、パケットサーバとＲＦインターフェースとの間の通信もサポートしてもよい。この様式において、取得エンジンは、市販の既製のハードウェアを使用して製造されてもよい。

一部の実施形態において、ネットワークアナライザが動作する通信ネットワークは、２．４ＧＨｚ ＩＥＥＥ標準８０２．１５．４−２００６（以下「標準」）との互換性があり、取得エンジンは、標準により指定される１６チャネル全てで通信をキャプチャすることが可能である。取得エンジンは、プロトコルスタックの全層に関連する情報、つまり最低の物理（以下「ＰＨＹ」）層に関連するプリアンブルおよびヘッダからアプリケーション層の完全なペイロードまでをキャプチャしてもよい。実施形態において、通信ネットワークは、プロセス制御環境において動作するセキュアなメッシュ型ＷｉｒｅｌｅｓｓＨＡＲＴネットワークである。この実施形態において、ネットワークアナライザは、デバイス間の通信を監視する目的のためにデータパケットをスニッフィングすることに加えて、ＷｉｒｅｌｅｓｓＨＡＲＴ製品の適合性試験を実施してもよい。

一部の実施形態において、ＲＦインターフェースは、ネットワークアナライザが動作する全通信チャネルを含むワイヤレス信号を受信する単一のアンテナと、受信された信号の複数のコピーを生成するための少なくとも１台の分割器と、受信された信号のコピーを使用してそれぞれの通信チャネル上で通信を処理するためのいくつかの無線送受信器と、を含む。このように、１つの操作モードにおいて、各無線送受信器は、対応する通信チャネルの周波数に調整される。別の操作モードにおいて、ＲＦインターフェースの全無線送受信器は、通信チャネル上の通信の信頼できる診断を実施するように同じ通信チャネルに調整される。これらの実施形態において、無線送受信器は調整可能である。実施形態において、ユーザは、ネットワークアナライザのユーザインターフェースを経由して適切なコマンドを入力することにより、無線送受信器を調整することができる。

比較的多数の無線受信器で単一のアンテナの使用を可能にするために、ＲＦインターフェースは、分割器が受信された信号を分割するときに発生する出力の損失を補償するように、分割器のアップストリームに配置された低ノイズ増幅器（ＬＮＡ）も含んでもよい。一部の実施形態において、ＬＮＡは、第１段階の分割器を使用する第１段階の分割、および各々が第１段階の分割器のそれぞれの出力部に結合される、いくつかの第２段階の分割器を使用する第２段階の分割を可能にするよう十分な出力補償を提供する。

別の実施形態において、ＲＦインターフェースは、単一のアンテナから信号を受信するバンドパスフィルタと、バンドパスフィルタの出力部に結合される第１段階の増幅器と、第１段階の増幅器の出力部に結合される第１段階の分割器と、第１段階の分割器のそれぞれの出力部に結合されるいくつかの第２段階の増幅器と、各々がそれぞれの第２段階の増幅器に結合される、いくつかの第２段階の分割器と、を含む。このような一実施形態において、第１段階の分割器および第２段階の分割器の各々は、４分割器であり、これにより、１６台の無線送受信器により使用されるための受信された無線信号の１６分割を提供する。

一部の実施形態において、ＲＦインターフェースは、マイクロコントローラ等の中央処理ユニット（ＣＰＵ）と、少なくとも送受信器インターフェース、ＣＰＵインターフェース、およびパケット処理モジュールを備えるパケット制御装置と、をさらに含む。ＣＰＵは、無線送受信器によりキャプチャされたデータパケットをパケットサーバに提供したり、適切な無線送受信器に転送される構成コマンドをユーザインターフェースから受信したり等する。ＣＰＵは、ＲＦインターフェースをコンピュータホストに接続しているＵＳＢインターフェースを経由して構成または制御データを受信し、データパケットおよび関連統計を伝送してもよい。一部の実施形態において、ＣＰＵは、パケット制御装置を含む、ＲＦインターフェースの他のコンポーネントにより使用されるためのクロック信号も提供する。したがって、パケット制御装置のＣＰＵインターフェースは、パケット制御装置の出力キューからのパケットを伝送するための１組のピンと、パケット制御装置の出力キューに１つ以上のデータパケットが存在することを示す信号を出力するためのピンと、制御または構成のために無線送受信器の選択を受信するための１組のピンと、を含むことができる。実施形態の少なくとも一部において、パケット制御装置のＣＰＵインターフェースはまた、クロック信号を受信するためのピンと、周知のシリアルパラレルインターフェースを定義する１組のピンと、を含む。

無線送受信器に対するパケット制御装置の送受信器インターフェースは、各送受信器に個別の接続を提供する。一部の実施形態において、送受信器インターフェースは、１群の組のピンを含み、群の各々の組は、それぞれの送受信器に対するＳＰＩインターフェースを定義する。各送受信器に対して、送受信器インターフェースはまた、送受信器でデータパケットの受信の開始を示す信号を受信するためのピンと、送受信器でデータパケットの受信の終了を示す信号を受信するためのピンと、送受信器からパケット制御装置へのデータパケットの伝送の終了を示す信号を受信するためのピンと、を含んでもよい。パケット制御装置がＣＰＵおよび各送受信器とのＳＰＩインターフェースを有する、これらの実施形態において、パケット制御装置は、ＣＰＵに対してスレーブデバイスとして、および各送受信器に対してマスタデバイスとして、動作するシリアルパケット制御装置（ＳＰＣ）と考えられ得る。

パケット制御装置はさらに、各通信チャネルに対して、つまり、特定の送受信器から受信されたデータパケットに対して、独立的な先入れ先出し（ＦＩＦＯ）バッファリングを提供してもよい。一部の実施形態において、パケット制御装置は、各通信チャネルに対して個別のステートマシンを実装し、かつ、共通のクロック信号を使用して各ステートマシンを並列に駆動する。クロック信号はまた、パケット制御装置がデータパケットをタイムスタンプするために使用してもよい、カウンタも駆動してもよい。この様式において、パケット制御装置は、各パケットに対して非常に正確なタイムスタンプを生成することができるので、それぞれの通信チャネル上で２つの送受信器により同時に検出される（つまり、同じクロックサイクル内の）２つのパケット、ＡおよびＢは同一のタイムスタンプを取得する。このように、パケット制御装置がパケットＡおよびＢをＣＰＵ、そして最終的に、パケットサーバに転送する際、パケットＡはパケットＢの前に転送されてもよく、または逆にパケットＢはパケットＡの前に転送されてもよい。いずれの場合も、パケット制御装置は、それぞれの送受信器でデータパケットが受信された時間を反映するタイムスタンプを必ず生成するため、パケットＡおよびＢは適切に処理され得る。

実施形態において、パケット制御装置は、フィールドプログラム可能フィールド配列（ＦＰＧＡ）として実装されてもよい。ＦＰＧＡは、市販の既製ハードウェアであってもよく、パケット制御装置はファームウェアとして実装されてもよい。他の実施形態において、パケット制御装置は、例えば、ＡＮＤおよびＯＲゲート、または別の種類の特定用途集積回路（ＡＳＩＣ）等の標準コンポーネントを使用して実装されてもよい。クロックは、ネットワークアナライザが動作する通信ネットワークの伝送周期期間を考慮して選択された分解能および正確度を備えた低ドリフト水晶クロックであってもよい。通信ネットワークがＷｉｒｅｌｅｓｓＨＡＲＴネットワークである場合、クロックの分解能および正確度は、ＷｉｒｅｌｅｓｓＨＡＲＴネットワークにより使用されるＴＤＭＡタイムスロット内で信頼性が高い通信分析を提供するように、１マイクロ秒であることが好ましい。

ネットワークアナライザのパケットサーバは、ＵＳＢポートを経由して、取得エンジンから、タイムスタンプされたデータパケットのストリームを受信してもよい。次に、パケットサーバは、例えば、ＴＣＰ／ＩＰまたはＵＤＰ／ＩＰ等の標準ネットワークプロトコルを経由して、データパケットのストリームをユーザインターフェースならびに１つまたは複数のクライアントに提供してもよい。データストリームは、ＡＳＣＩＩテキストとして、１６進法データとして、または他のいずれかの形式に応じて、フォーマットされてもよい。複数のクライアントをサポートすることにより、パケットサーバは、複数のユーザが、例えば、対応する通信ネットワークに対して好都合な場所に配置されるネットワークアナライザに遠隔接続することを可能にする。

パケットクライアントは、テキストのみであっても、または簡便かつ直感的な形式で、複数の通信チャネルからキャプチャされるデータパケットを表示する、グラフィカルアプリケーションであってもよい。少なくとも一部のパケットクライアントアプリケーションは、フィルタリング機能を含んでもよい。一部の実施形態において、パケットクライアントは、特定のネットワークデバイスに向かって、または特定のネットワークデバイスから移動するデータパケットだけを表示するために、デバイス特定フィルタを適用するように適合される。さらに、パケットクライアントは、複数のパケットサーバと通信してもよく、ユーザは、例えば、通信ネットワーク内のいくつかの場所でネットワーク通信を閲覧することができる。一部の実施形態において、パケットクライアントは、自動化またはスクリプト化された試験および／またはフィルタリングをサポートする。

一部の実施形態において、複数の通信チャネル上で通信を同時にキャプチャおよび処理するように適合されたワイヤレス通信ネットワークアナライザは、従来のコンピュータシステム上で実行可能なソフトウェアコンポーネントと、例えば、ＵＳＢなどの標準インターフェースを経由して、ＲＦインターフェースを実装し、かつソフトウェアコンポーネントと通信する、外付け専用ハードウェアコンポーネントと、を含んでもよい。実施形態において、ソフトウェアコンポーネントは、パケットサーバおよびユーザインターフェースの両方を含む。他の実施形態において、ソフトウェアコンポーネントは、パケットサーバを含み、ユーザインターフェースは、ローカルで、またはパケットサーバから遠隔で実行可能な個別のコンポーネントとして提供される。また他の実施形態において、パケットサーバは、単独で、またはユーザインターフェースと組み合わせて、専用ハードウェアコンポーネントとして提供され得る。このような一実施形態において、ＲＦインターフェースは、パケットサーバおよびユーザインターフェースと共に埋め込みシステムに実装される。

実施形態において、複数の通信チャネルを経由して伝送されるデータパケットを同時に処理するためのパケット制御装置は、各々が複数の通信チャネルのそれぞれ１つ上にデータパケットが存在することを示すそれぞれのデータパケット信号を受信する、複数の入力部と、一定のクロックサイクルと関連する周期的クロック信号を連続的に供給するためのクロック発信部と、基準時刻以来発生したクロックサイクルのインスタンスの数として定義されるクロックサイクルカウントを生成するように、クロック発信部に通信可能に結合されるカウンタと、タイムスタンプがクロックサイクルカウントの値を含むように、それぞれのデータパケット信号を受信することに応答してタイムスタンプを生成するために各々がカウンタおよび複数の入力部のそれぞれ１つに結合される、複数の独立したタイムスタンプ生成器と、を含む。任意選択的に、パケット制御装置の複数の入力部は、第１の複数の入力部であって、パケット制御装置はさらに、各々が複数の通信チャネルのそれぞれ１つからデータパケットを受信する、第２の複数の入力部と、先入れ先出し（ＦＩＦＯ）順に複数の通信チャネルに関連するデータを出力するための出力部と、を含む。

別の実施形態において、複数の通信チャネルを並列処理するためのシリアルデータ制御装置は、データをマスタデバイスと交換するためのマスタインターフェースを含み、マスタインターフェースは、マスタ出力部と、マスタデバイスからデータを受信するためのスレーブ入力（ＭＯＳＩ）部と、データをマスタデバイスに伝送するための第１のマスタ入力、スレーブ出力（ＭＩＳＯ）部と、マスタデバイスからマスタクロック信号を受信するためのシリアルクロック入力（ＳＣＬＫ）部と、を含む。シリアルデータ制御装置は、複数のスレーブデバイスの各々が複数の通信チャネルのそれぞれ１つをサービスするように、各々が複数のスレーブデバイスのそれぞれ１つとデータを交換する、複数のスレーブインターフェースをさらに含み、複数のスレーブインターフェースの各々は、複数のスレーブデバイスのそれぞれ１つにデータを伝送するためのＭＯＳＩ部と、複数のスレーブデバイスのそれぞれ１つからデータを受信するためのＭＩＳＯ部と、複数のスレーブデバイスのそれぞれ１つにマスタクロック信号を転送するためのＳＣＬＫ出力部と、をさらに含む。複数のスレーブインターフェースの各々は、複数のスレーブインターフェースに結合される複数の入力部を有するマルチプレクサと、マスタインターフェースに結合される出力部と、をさらに含み、処理モジュールは、複数のスレーブインターフェースの各々から受信したデータを同時に処理し、マスタインターフェースを経由して、マスタデバイスに単一ストリームとしてデータを提供するように、マルチプレクサに結合される。任意選択的に、シリアルデータ制御装置は、シリアルデータ制御装置の操作の少なくとも第１のモードと第２のモードとの間を選択するためのモード選択入力部をさらに含み、第１のモードは、複数のスレーブインターフェースからマスタインターフェースへデータを転送することに関連し、第２のモードは、マスタインターフェースから複数のスレーブインターフェースへデータを転送することに関連する。任意選択的に、シリアルデータ制御装置は、複数のスレーブシリアルインターフェースを経由してデータパケットを受信し、処理モジュールは、周期的クロック信号を供給するためのクロック発信部と、周期的クロック信号のクロックサイクルの数をカウントするようにクロック発信部に結合されるカウンタと、各々が複数のスレーブシリアルインターフェースのそれぞれ１つに対応する、複数の先入れ先出し（ＦＩＦＯ）バッファと、を含む。このため、処理モジュールは、複数のスレーブシリアルインターフェースの１つを経由して受信される各データパケットに対してタイムスタンプを生成し、各データパケットおよび対応するタイムスタンプを複数のＦＩＦＯバッファの１つに配置し、この場合、複数のＦＩＦＯバッファのうちの１つは、複数のスレーブシリアルインターフェースの１つに対応し、タイムスタンプは、周期的クロック信号のクロックサイクルの数を含む。任意選択的に、シリアルデータ制御装置のマスタインターフェースは、複数のスレーブデバイスの間を選択するように、スレーブデバイス選択機能をさらに含む。任意選択的に、ワイヤレス通信ネットワークアナライザは、シリアルパケット制御装置を含み、複数の無線チャネル上でデータパケットを同時にキャプチャするように適合される。ネットワークアナライザはさらに、マスタデバイスを定義するプロセッサと、複数の無線送受信器の各々は複数の無線チャネルのそれぞれ１つに関連する、複数のスレーブデバイスを定義する複数の無線送受信器と、複数の無線チャネル上でキャプチャされたデータパケットを１つ以上のクライアントに伝送するように、一連の命令としてコンピュータ可読メモリに格納され、プロセッサ上で実行するパケットサーバと、を含む。

本開示のワイヤレス通信ネットワークアナライザが作動してもよいワイヤレスネットワーク、およびこれにしたがってデバイスがワイヤレスネットワークにおいて通信する、実施例のスケジュールのフラグメントを模式的に示す図である。 図１のネットワークアナライザのブロック図である。 図１に示されたネットワークアナライザのＲＦインターフェースの回路基板コンポーネント図である。 図３のＲＦインターフェースの信号周辺機器制御装置のブロック図である。 図３の信号周辺機器制御装置の信号図である。 図３のＲＦインターフェースの信号周辺機器制御装置のステートマシン相互作用のブロック図である。 図３のＲＦインターフェースの信号周辺機器制御装置において動作するいくつかの独立的なステートマシンが、特定の通信チャネルをサービスするように実行してもよい、ステート遷移図である。 図３のＲＦインターフェースの信号周辺機器制御装置のシリアル周辺機器インターフェース相互作用のブロック図である。 図１のネットワークアナライザが異なる通信チャネル上でいくつかのデータパケットをキャプチャする、例示的な事例のタイミング図である。 図３のＲＦインターフェースの代替実施形態の場合の受信信号伝送経路のブロック図である。 図３のＲＦインターフェースの多様なコンポーネントの回路図である。 図３のＲＦインターフェースの多様なコンポーネントの回路図である。 図３のＲＦインターフェースの多様なコンポーネントの回路図である。 図３のＲＦインターフェースの多様なコンポーネントの回路図である。 図３のＲＦインターフェースの多様なコンポーネントの回路図である。 図１のネットワークアナライザの複数のパケットサーバと作動するパケットクライアントのブロック図である。

図１は、ワイヤレス通信ネットワークアナライザ２が、デバイスＤ１〜Ｄ８により通信されるデータパケットＰ１〜Ｐ４をキャプチャして処理するために使用されてもよい、例示的なワイヤレスネットワーク１を示す。ワイヤレスネットワーク１は、多種多様なワイヤレスプロトコルに対応する場合もあり、図１に示された実施形態において使用されるネットワークプロトコルは、２．４ＧＨｚ ＩＳＭ無線帯域で作動し、トランザクションごとのベースでチャネルホッピング機能を備えたＩＥＥＥ標準８０２．１５．４−２００６．２．４ＧＨｚ ＤＳＳＳ送受信器を利用し、時分割多重アクセス（ＴＤＭＡ）を使用してリンクアクティビティをスケジュールする、セキュアなワイヤレスメッシュプロトコルである。より具体的には、ワイヤレスネットワーク１で作動するネットワークプロトコルは、ＨＡＲＴ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｆｏｕｎｄａｔｉｏｎ（ＨＣＦ）により公表されたＷｉｒｅｌｅｓｓＨＡＲＴプロトコルであってもよい。したがって、図１の実施形態におけるデバイスＤ１〜Ｄ８は、例えば、１２８バイトを超えない、制限された長さのデータパケットを使用して、キャリア周波数Ｆ_１〜Ｆ_５に対応する複数の通信チャネルに割り当てられた固定長のタイムスロット間に、デジタルデータを通信する。デバイスＤ１〜Ｄ８は、チャネルホッピングをサポートして、周波数ダイバーシティーを提供し、これによって、干渉を最小限に抑制し、マルチパスフェージングの影響を緩和する。

説明を容易にするために、図１は、デバイスＤ１〜Ｄ８のどれがデータパケットＰ１〜Ｐ４を伝送および受信するかにしたがって、ネットワークスケジュールのフラグメント４も模式的に示す。ワイヤレスネットワーク１のスケジュールは概して、特定の組の通信デバイスに対するタイムスロットおよび周波数割当だけを指定してもよいが、フラグメント４は、特定のパケットＰ１〜Ｐ４をワイヤレスネットワーク１の典型的な通信事例に対する（タイムスロット、周波数）組にマッピングする実施例を示す。また、フラグメント４は、５つのそれぞれの通信チャネルを定義する５つの周波数Ｆ_１〜Ｆ_５への割当だけを示すが、ワイヤレスネットワーク１は、これより少ないまたは多い通信チャネルを使用して動作する場合があることもわかるであろう。例えば、ワイヤレスネットワーク１は、２．４ＧＨｚ ＩＥＥＥ標準８０２．１５．４−２００６により指定された１６全ての通信チャネルを利用してもよい。

図１を続けて参照すると、パケットＰ１は、キャリアまたは周波数Ｆ_４上でタイムスロットＴＳ_１の間にデバイスＤ１からデバイスＤ２へ、そして、キャリアＦ_５上でタイムスロットＴＳ_２の間にデバイスＤ２からデバイスＤ７へ、移動してもよい。このように、デバイスＤ１からデバイスＤ７へのパケットＰ１の伝搬を追跡するには、キャリアＦ_４およびＦ_５の両方で通信をキャプチャすることが所望される。別の例として、パケットＰ３も、デバイスＤ１からデバイスＤ７へ移動してもよいが、追加の中間デバイスＤ３を経由する。タイムスロットＴＳ_２の間、パケットＰ３は、キャリアＦ_１上でデバイスＤ１からデバイスＤ３へと移動してもよい。次に、パケットＰ３は、キャリアＦ_２上でタイムスロットＴＳ_３の間にデバイスＤ２へ、さらに、最終的に、キャリアＦ_３上でタイムスロットＴＳ_４の間にデバイスＤ７へと移動してもよい。タイムスロットＴＳ_２の間、パケットＰ１およびＰ３の両方は、デバイスＤ２、Ｄ７およびＤ１、Ｄ３のそれぞれの組の間を移動することがわかるであろう。したがって、複数のキャリア上で同時に通信をキャプチャすることも所望される。

デバイスＤ７に対して「アップストリーム」へ移動するパケットＰ１およびＰ３に加えて、デバイスＤ１〜Ｄ８の一部は、デバイスＤ７から、宛先のデバイスＤ５およびＤ４へそれぞれデータパケットＰ２およびＰ４を「ダウンストリーム」に同様に伝搬してもよい。図１に示されるように、パケットＰ２は、キャリアＦ_３上でタイムスロットＴＳ_１の間にデバイスＤ５へ移動してもよく、一方で、パケットＰ４は、キャリアＦ_５上でタイムスロットＴＳ_３の間にデバイスＤ７とＤ５の間、キャリアＦ_１上でタイムスロットＴＳ_４の間にデバイスＤ７とＤ５との間、およびキャリアＦ_２上でタイムスロットＴＳ_５の間デバイスＤ７とＤ５との間を移動してもよい。

ワイヤレスネットワーク１の動作の間、ネットワークアナライザ２は、デバイスＤ１〜Ｄ８によって使用される全チャネルＦ_１〜Ｆ_５上の通信を連続的かつ同時にキャプチャする。さらに、ネットワークアナライザ２は、タイミング情報をキャプチャおよび維持して、正しいＴＤＭＡ動作を保証する。この目的を達成するために、ネットワークアナライザ２は、共通のクロック発信部を使用して、あらゆるチャネルで発生している通信にタイムスタンプしてもよい。さらにまた、ネットワークアナライザ２は、ワイヤレスネットワーク１により使用されるネットワークプロトコルとの互換性を評価する目的で、ネットワークトラフィックの分析を可能にするように、全通信を記録してもよい。

エンジニア、技術者等のユーザは、ネットワークアナライザ２をローカルで、またはネットワークアナライザ２のネットワークインターフェースを経由して遠隔操作してもよい。所望される場合、ネットワークアナライザ２のいくつかのインスタンスは、プロセス制御プラントのいくつかの場所に配置されてもよく、遠隔場所にいるユーザが、２つ以上のネットワークアナライザ２と通信する単一のクライアントアプリケーションを実行してもよい。逆に、各ネットワークアナライザ２は、例えば、パケットクライアントの各インスタンスに個別のＴＣＰまたはＵＤＰポートを割り当てることにより、複数のクライアントアプリケーションをサポートしてもよい。

図２は、ネットワークアナライザ２の例示的なアーキテクチャ、ならびにネットワークアナライザ２と１つ以上のクライアントアプリケーション（または「パケットクライアント」）との間の相互作用を模式的に示す。ネットワークアナライザ２は、ノートパソコン、別の種類の標準コンピュータシステム、またはネットワークアナライザ２の１つまたは複数のコンポーネントをサポートするように特別に設計された埋め込みコンピュータシステムであり得る、ホストコンピュータ１２上に部分的に存在する取得エンジン１０を含む。取得エンジン１０は、ネットワークアナライザ２のために、データ取得フロントエンドとして動作し、図２に示されるように、ＲＦインターフェース１４と、パケットサーバ１６と、を含む。

ＲＦインターフェース１４は、１つ以上の受信アンテナ１８（好ましくは１つだけ）を含み、例えば、８０２．１５．４準拠の２．４ＧＨｚネットワークプロトコルの全１６チャネル等、ワイヤレスネットワーク１により使用される全通信チャネルでデータパケットを同時に取得する。ＲＦインターフェース１４は、受信時にデータパケットをタイムスタンプし、ネットワークインターフェース２６およびネットワーク２８を経由して、ネットワークアナライザ２および／または１つまたは複数のクライアントアプリケーション２４のユーザインターフェース（ＵＩ）２０に伝達するために、パケットサーバ１６にデータパケットを提供する。好ましくは、タイムスタンプは、±８μＳ（マイクロ秒）未満の誤差で全通信チャネルにわたって同期される。タイムスタンプはまた、少なくとも８μＳの分解能を有することが好ましく、１μＳの分解能を有することが好ましい。実施形態において、タイムスタンプは、ＩＥＥＥ８０２．１５．４ＰＨＹ ＰＤＵ内のデリミタバイトの受信に対応する。代替として、タイムスタンプは、例えば、データパケットの最後の８ビットの受信等、別のイベントに対応してもよい。

ＲＦインターフェース１４とパケットサーバ１６との間の接続は、ホストコンピュータ１２で実行されるが、ＵＳＢ接続ポート２２を使用して実装されてもよく、ＵＳＢフルスピード（１２Ｍビット／秒）または高速（４８０Ｍビット／秒）接続であってもよく、かつ適切なＵＳＢデバイスタイププロフィールに準拠してもよい。ＲＦインターフェース１４は、研究所および危険でないプラントフロアで使用されるために、適切にパッケージされていることが好ましい。パッケージは、ノートパソコンのホストコンピュータにより伴われるために適切でもなければならない。さらに、パッケージは、全１６チャネルが同等の良好度で受信され得ることを保証しなければならない。このように、例えば、１６チャネルのいずれの間にも受信された信号感度に＋３ｄｂｍを超える変化があってはならない。

パケットサーバ１６は、ＲＦインターフェース１４に接続し、かつこれをサポートする、単純なコンソールアプリケーションであってもよい。パケットサーバ１６の基本的な制御は、コマンドラインのオプションから実装されてもよい。起動後、パケットサーバ１６は、ＵＳＢポート２２を経由して指定されたＲＦインターフェース１４に接続し、例えば、既定の制御ポートを経由して、ユーザインターフェース２０がパケットサーバ１６に接続することを待機する。パケットサーバ１６はまた、ユーザインターフェース２０および／またはクライアントアプリケーション２４がＲＦインターフェース１４でキャプチャされたデータを呼び出すように接続してもよい、１つまたは複数のデータポートをサポートしてもよい。代替として、パケットサーバ１６とＵＩとの間の相互作用は、リモートプロシージャコール（ＲＰＣ）またはホスト１２上で稼動しているオペレーティングシステムによりサポートされる他のタスク間通信技法を実装されてもよい。好ましくは、パケットサーバ１６およびユーザインターフェース２０の両方は、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）２０００、ＸＰまたはＶｉｓｔａならびにＬｉｎｕｘ、ＱＮＸ、および他のオペレーティングシステムと互換性がある。

以下に詳細に説明するように、パケットサーバ１６は、ユーザがコマンドラインインターフェースまたはユーザインターフェース２０を経由して直接入力することができる、一連のコマンドをサポートしてもよい。ユーザインターフェース２０がパケットサーバ１６への接続に成功後、ユーザは、ＲＦインターフェース１４からユーザインターフェース２０へのデータの転送を開始するように、「ＳＴＡＲＴ」をパケットサーバ１６に伝送してもよい。データの転送は、パケットサーバ１６が「ＳＴＯＰ」コマンドを受信するまで、またはＵＩアプリケーション２０が切断するまで、続けてもよい。

図２を続けて参照すると、パケットクライアント２４のうちの少なくとも１つは、ＲＦインターフェース１４でキャプチャおよび収集され、パケットサーバ１６により転送された、データパケットおよび統計を表示、フィルタリング、および解析するパケットアナライザであってもよい。好ましくは、パケットアナライザは、ＩＥＥＥ８０２．１５．４およびＷｉｒｅｌｅｓｓＨａｒｔパケット構造の両方を理解する。動作中、パケットアナライザは、データパケットのバイナリフィールドを判読可能な人間可読表示に変換することができる。さらに、パケットアナライザは、キャプチャされたデータパケットを個別のフィールドにパースし、任意選択的にフィールド内に含まれた、またはフィールドに対応するテキストを表示して、デバイスＤ１〜Ｄ８の間の通信の人間の分析および理解を単純化してもよい。

実施形態において、パケットアナライザ２４は、同一のコンピュータホスト１２上で稼動し、パケットサーバ１６にローカル接続してもよい。代替として、パケットアナライザ２４は、別のホスト上で稼動し、図２に示されるように、パケットサーバ１６に遠隔接続してもよい。このように、ＲＦインターフェース１４およびパケットサーバ１６は、プラントの場所に配置されてもよく、パケットアナライザ２４は、サービスセンタからパケットサーバ１６に都合よく接続して、ワイヤレスネットワーク１の動作を遠隔でトラブルシューティングすることが可能である。

上記のように、パケットアナライザ２４は、複数のパケットサーバ１６に同時に接続することも可能である（ネットワークアナライザ２の２つのインスタンスがワイヤレスネットワーク１が動作するプロセスプラント内の２つの異なる場所に配置された図１を参照）。さらに、各パケットサーバ１６は、複数のＲＦインターフェース１４をサポートすることができる。この結果、地理的に分散されたいくつかのＲＦインターフェース１４からのデータを、ワイヤレスネットワーク１により占有されるＲＦスペース全体の包括的な表示を提供するように、１つの画面上に組み合わせることができる。

次に、図３〜図８は、ＲＦインターフェース１４の操作をより理解しやすく説明するために多様な視点から、いくつかの実施形態におけるＲＦインターフェース１４の多様なコンポーネント、ならびに、これらのコンポーネント間の相互作用を示す。特に、図３は、ＲＦインターフェース１４の例示的な回路基板コンポーネント図を示し、図４および図５は、それぞれ、ＲＦインターフェース１４のコンポーネントのうちの１つの高レベル図および信号図を提供し、図６Ａ〜図６Ｂおよび図７は、それぞれ、ステートマシン稼動およびシリアル周辺機器インターフェース（ＳＰＩ）動作の観点から同一のコンポーネントを示し、図８は、ＲＦインターフェース１４の実施形態のうちの１つの例示的な信号伝送経路を示す。

図３を参照すると、ＲＦインターフェース１４は、ＲＦＩ低ノイズ増幅器（ＬＮＡ）３２に結合されるＳＭＡアンテナ接続器３０を含んでもよく、これは、次に４分割信号分割器３４に接続される。信号分割器３４の出力の各々は、１組の４分割信号分割器３６ａ、３６ｂ、３６ｃ、３６ｄのうちの１つに提供される。同様に、信号分割器３６ａ〜３６ｄの各出力は、無線送受信器３８に提供され、各々は、それぞれの周波数Ｆｎに関連する単一の無線チャネルを受信およびデコードする。このように複数の無線送受信器３８は、単一の回路基板上の単一の回路に組み込まれてもよい。さらに、ＣＣ２４２０チップを使用して実装され得る、無線送受信器３８は、デコードされた出力を、Ｘｉｌｉｎｘ ＸＣ３Ｓ１０００−ＦＴ２５６チップであり得る、ＦＰＧＡモジュールを含んでもよいシリアル周辺機器制御装置（ＳＰＣ）４０に提供する。ＳＰＣ４０は、これらのデータストリームを、ＳＰＣ４０内または個別のメモリチップに実装されてもよい、１組の先入れ先出し（ＦＩＦＯ）バッファまたはメモリに格納する。ＲＦインターフェース１４はまた、処理されたデータストリームを受信するようにシリアル周辺機器制御装置４０に接続され、かつこれらのデータストリームをパケットサーバ１６に提供するように動作する、中央処理ユニット（ＣＰＵ）４２も含む（図２を参照）。シリアルブートフラッシュメモリ４４は、電源投入時にＣＰＵ４２を起動するために使用されるブートプログラムを格納してもよく、かつ、ＳＰＣ４０の追加の不揮発性メモリを提供してもよい。

ＣＰＵ４２は、ＵＳＢ接続４６を経由して、ホストコンピュータ１２（図２を参照）に接続されてもよく、かつ、ＲＦインターフェース１４上の診断、ステータス、または操作インターフェースとして機能することができる、１つ以上の発光ダイオード（ＬＥＤ）４８を駆動するように接続されてもよい。ＣＣ２４２０チップとして実装されてもよい、追加の無線送受信器５０は、ＣＰＵ４２およびＳＭＡアンテナコネクタ５２に接続され、伝送無線として使用されてもよい。動作中、受信アンテナ１８（図２を参照）は、コネクタ３０に接続されてもよく、伝送アンテナ（表示せず）は、コネクタ５２に接続されてもよい。これらのアンテナは、例えば、ホイップアンテナであってもよい。ＣＰＵ４２は、無線送受信器５０を駆動して、ＷｉｒｅｌｅｓｓＨＡＲＴネットワークに伝送することができる。しかしながら、所望される場合、無線送受信器５０は、ＳＰＩ接続を経由してシリアル周辺機器制御装置４０に接続されてもよく、無線送受信器５０が追加の受信器として使用されることを可能にする。

図３に示されるように、ＤＣ‐ＤＣ電源５４は、ＵＳＢ接続４６上で電力を受電するようにＵＳＢ接続４６に結合され、ＣＰＵ４２、シリアル周辺機器制御装置４０、無線送受信器３８、５０、ＬＮＡ３２およびＲＦインターフェース１４の他の駆動されるコンポーネントにより必要な電力レベルにＵＳＢ電力を変換するように動作する。図２に示されるように、電源５４は、３．３ボルト、２．５ボルトおよび１．２ボルトの電力信号を提供してもよく、他の電力レベルも、同様に、または代わりに提供されてもよい。さらにまた、ＲＦインターフェース１４は、シリアル周辺機器制御装置４０へのプログラミング、診断または他のアクセスを可能にするように、ＪＴＡＧコネクタ５８を含んでもよい。

概して、ＳＰＣ４０は、無線インターフェース１４においていくつかの機能を実行してもよい。一方、ＳＰＣ４０の目的は、個別のＳＰＩインターフェースを、１６個の８０２．１５．４無線送受信器３８の各々、ならびに送受信器５０に提供することである。ＳＰＣ４０は、送受信器３８および５０に対してＳＰＩマスタデバイスとして、およびＣＰＵ４２に対してスレーブデバイスとして動作してもよい。もう一方で、ＳＰＣ４０のＦＰＧＡは、先入れ先出し（ＦＩＦＯ）バッファリング、チャネル選択、パケットタイムスタンプの開始、およびパケットデータをキャプチャするためのＣＰＵ４２の並列インターフェースも提供する。加えて、ＳＰＣ４０のＦＰＧＡは、必要に応じて、全ての無線および内部ＦＰＧＡレジスタの読み取りおよび書き込みのためのＣＰＵ４０からのインターフェースを含む。

図４を参照すると、一実施形態におけるＳＰＣ４０は、いくつかの無線制御モジュール６４がそれぞれの入力を提供する、マルチプレクサ６０を含むことができる。無線制御モジュール６４の各々は、対応する送受信器３８で受信されるデータパケットを格納するように、個別のＦＩＦＯキューを制御かつ維持することができる。図７を参照しながら詳細を説明するように、無線制御モジュール６４は、ＣＰＵまたは別のクロック発信部により提供される、共通のクロック信号により駆動される独立のステートマシンを実装する。この結果、無線制御モジュール６４は、相互に並列かつ独立的に正確なタイムスタンプを生成することが可能である。無線制御モジュール６４が、マルチプレクサおよび読み取り制御モジュール６６を経由して、ＣＰＵ４２にデータパケットを提供するとき、これらの独立的に生成されたタイムスタンプは、異なるチャネル上で同時またはほとんど同時に受信されたデータパケットが、マルチプレクサ６０からＣＰＵ４２に供給される順序とは無関係に、正確な以降の処理を許可する。１つまたは複数のデータパケットの受信後、読み取り制御モジュール６６は、例えば、ＣＰＵ４２へ１つまたは複数のデータパケットを出力する前に、インタラプトを経由して、ＣＰＵ４２に通知してもよい。加えて、無線制御モジュール６４の各々は、ＳＰＩインターフェースおよびグローバル制御モジュール６８と相互作用して、それぞれの無線送受信器３８に転送される制御または構成データを受信することができる。

図５は、ＳＰＣ４０の信号図を示す。この実施形態において、ＳＰＣ４０は、送受信器インターフェースとＣＰＵインターフェースとを含み、各々はそれぞれ電気信号を受信および伝送するように、１組の入力および出力ピンとして実装されてもよい。図５の図の一部の信号は、物理的チャネル番号を接尾辞として使用して命名される。例えば、ＳＦＤ＿ｎでは、ｎは０から１５までの物理的チャネル番号である。明確化を目的として、これらの信号は、１１から２６までの実際の８０２．１５．４周波数チャネル番号ではなく、物理的チャネル番号を使用して命名される。以下の図５の説明において、「ピン」および「信号」は同義に使用される。

送受信器インターフェース上で、信号ＭＯＳＩ＿ｎ、ＭＩＳＯ＿ｎ、およびＳＣＬＫ＿ｎは、各送受信器３８のＳＰＩアーキテクチャに一致する同期シリアルデータリンクを定義してもよい。信号ＳＦＤ＿ｎ、ＦＩＦＯ＿ｎおよびＦＩＦＯＰ＿ｎは、データパケットのタイムスタンプ、ならびに送受信器３８からのパケットデータ転送を開始および停止する独立したステートマシンを駆動するために使用されてもよい（ステートマシンの実装は図６および図１１を参照して詳細に説明される）。さらに、信号ＸＣＶＲ＿ＣＬＫ＿ｎは、クロック信号を各送受信器３８に転送するために使用されてもよい。さらにまた、送受信器インターフェースは、特定の送受信器３８チップを選択するためのＣＳ＿ｎ信号と、送受信器３８のすべてに送信されてもよい、単一のアウトバウンドリセット信号／ＮＲＥＳＥＴと、を含んでもよい。

ＳＰＣ４０のＣＰＵインターフェースに関して、ＳＲＣ４０内の特定の通信チャネルに関連するＦＩＦＯメモリまたはバッファからＣＰＵ４２にバイトを転送するために８つのＲＸＤＡＴＡピンが使用され、ＲＥＡＤ＿ＤＡＴＡ信号は、次のバイトへ読み出しを進めるために使用され、／ＲＸ＿ＩＮＴ信号は、データがＳＰＣ４０のＦＩＦＯバッファのうちの１つで使用可能であることをＣＰＵ４２に通知する、インタラプトを生成するために使用される。５つのピンＡＤＤＲ［５：０］は、以下により詳細に説明するように、送受信器３８のうちの１つ、またはＳＰＣ４０の内部レジスタのうちの１つを選択するように使用される。ＣＰＵインターフェースに関してさらに、信号ＭＯＳＩ、ＭＩＳＯ、およびＳＣＬＫは、その中でＣＰＵ４２がマスタデバイスとして動作し、ＳＰＣ４０がスレーブデバイスとして動作する、ＳＰＩインターフェースを定義する。またさらに、／ＣＳ＿ＳＰＣ信号は、ＳＰＣ４０内の任意のレジスタへのアクセスをＣＰＵ４２に提供し、／ＬＥＤ１および／ＬＥＤ２信号は、それぞれの発光ダイオードを制御するように使用されて、ネットワークアクティビティまたはエラーを示し、ＣＰＵ４２に接続されてもよいため、ＣＰＵ４２は、ＬＥＤ状態を直接読み取ることができる。／ＣＬＫ＿１６ＭＨＺ信号は、ＣＰＵ４２からのクロック信号を供給するために使用され、ＳＰＣ＿ＣＬＫは、ＳＰＣ４０の内部クロックを監視するために使用され、ＣＰＵ４２からの／ＲＥＳＥＴ＿ＳＰＣ信号は、データおよび／またはＳＰＣ４０の内部状態の全てまたは一部をリセットしてもよい。

概して、ＳＰＣ４０は、ＲＸ＿ＭＯＤＥピンを経由して選択可能な、セットアップモードと受信モードとの２つの基本的なモードのうちの１つで操作することができる。セットアップモードは、無線送受信器３８、５０を起動するためと、試験用のパケットデータを伝送するためと、に使用される一方で、受信モードは、各無線送受信器３８の個別のＳＰＩバスで全１６チャネル上のデータパケットを同時にキャプチャするために使用される。セットアップモードに入るには、ＲＸ＿ＭＯＤＥピンは、例えば、０に設定され得る。

より具体的には、ネットワークアナライザ２は、セットアップモードを使用して各無線送受信器３８を初期にプログラムしてもよい。第１に、１６チャネルのうちの１つが、１組のＡＤＤＲ［３：０］ピンを使用し、かつＡＤＤＲ４ピンをローに設定して選択される。これらの５つのピンは、ＳＰＣ４０がセットアップモードにある場合、ＳＰＣ４０への入力のうちの一部である。次に、ＣＰＵ４２上で稼動するＳＰＩエンジンを使用して、通常のＳＰＩサイクルが実行される。１組の／ＣＳ＿ＳＰＣ、ＭＯＳＩ、ＭＩＳＯおよびＳＣＬＫ信号は、ＳＰＣ４０を通して、アドレスのチャネルに関連する無線送受信器３８へ自動的にルーティングされる。このように、セットアップモードにおいて、ＳＰＣ４０は、ＣＰＵ４２と送受信器３８のうちの選択された１つとの間の標準のＳＰＩ通信に関連する信号を転送することができる。最大の柔軟性のために、／ＣＳ＿ＳＰＣ信号タイミングは、出力モードにおいてＧＰＩＯポートを経由してソフトウェアにより生成される。

セットアップモードにおいて、選択された無線送受信器３８のレジスタの全てがプログラムされ、各送受信器３８は、８０２．１５．４仕様により定義される１６個の周波数チャネルの異なる１つに設定される。セットアップモードで最後のステップが実行されると、ネットワークアナライザ２は、１６チャネルのうちのどの１つが受信モードで実際に有効になるかを示すように、ＳＰＣ４０内の１６ビットチャネルイネーブルレジスタを書き込んでもよい。このステップが完了すると、ＲＸ＿ＭＯＤＥピンは、１に設定されて、受信モードに入る。

ＡＤＤＲ［３：０］ピンを経由して無線送受信器３８のうちの１つを選択し、選択された送受信器３８に制御または構成データを伝送することに加えて、ＣＰＵ４２は、例えば、ＡＤＤＲ４信号をハイに設定することにより、／ＣＳ＿ＳＰＣ信号を経由して、ＳＰＣ４０の内部レジスタに直接アクセスしてもよい。この事例において、ＡＤＤＲ［３：０］ピンは、ＳＰＣ４０の１６個の内部レジスタのうちの１つを選択するために使用されてもよい。一部の実施形態において、内部レジスタは全て１６ビットの幅である。一実施形態におけるＤＰＣ４０のレジスタの正確な機能を以下の表に定義する。

実施形態において、レジスタデータは、ＳＣＬＫ信号のポジティブエッジ上でクロックインされ、ＣＳ＿ＳＰＣがハイになると適切なレジスタに保存される。

受信モードにおいて、ＳＰＣ４０内の独立したステートマシンは、それぞれの送受信器３８からのデータパケットを処理し、各受信されたデータパケットにタイムスタンプを生成する。送受信器３８は、ＰＨＹヘッダおよび可能性としてプリアンブルを含む、キャプチャされたデータパケットの全層をＳＰＣ４０に転送することができる。ＲＸ＿ＭＯＤＥピンが１に設定されると、ＳＰＣ４０は、各有効になった無線送受信器３８（上記の表に説明したようにチャネルイネーブルレジスタ０を使用して識別可能）にコマンド（ＳＲＸ−ＯＮ）を自動的に送信して、受信を開始する。受信モードにおけるＳＰＣ４０、ならびに受信モードで使用されるコンポーネントの動作は、次に、図６Ａおよび図６Ｂ、さらに続けて図５の信号図を参照して説明する。

通常、各無線送受信器３８は、ネットワーク１においてデータパケットを伝送するために使用された１組の通信チャネルのうちの異なる１つに設定される。上記のように、ネットワークアナライザ２は、このように、ネットワーク１の全通信チャネル上で発生している通信をキャプチャすることができる。しかしながら、ネットワークアナライザ２は、ユーザが、ユーザインターフェース２０を経由して無線送受信器３８のいずれかをプログラムして、任意の８０２．１５．４チャネル上で操作することを許可することが好ましい。一実施例として、ユーザは、通信チャネル間のＲＳＳＩ信号強度相違を決定するために、同一チャネル上で通信を受信するように、ＲＦインターフェース１４の全無線送受信器３８を構成してもよい。この操作モードは、以下ではキャリブレーションモードと呼ばれる。

上記のように、ＣＰＵ４２およびＳＰＣ４０は、信号ＲＸＤＡＴＡ［７：０］、ＲＥＡＤ＿ＤＡＴＡおよび／ＲＸ−ＩＮＴを使用して、データパケットをＣＰＵ４２に転送し、特に、ＲＸＤＡＴＡピンは、対応するＦＩＦＯバッファからバイトを読み出すために使用される。受信モードからセットアップモードに戻ると（つまり、ＲＸ−ＭＯＤＥピンがローになる）、ＳＰＣ４０は、受信モードに関する内部状態全てを自動的にクリアしてもよく、ＦＩＦＯバッファを全てフラッシュする。

図６Ａは、ＳＰＣ４０の受信モードで動作する、独立したステートマシン７０に関する信号発信を模式的に示す。ステートマシン７０の各々は、それぞれの無線送受信器３８に接続され、サービスする。図４を再び参照すると、独立的なステートマシン７０は、それぞれの独立した無線制御モジュール５４のコンポーネントであってもよい。具体的には、各独立したステートマシン７０は、データパケットの開始を検出することに応答してタイムスタンプを生成すること、データパケットの終了を検出することに応答して対応する無線送受信器３８からデータパケットの転送を開始すること、およびデータパケット全体が無線送受信器３８からＳＰＣ４０のチャネル特定の内部バッファに転送されたことを検出することに応答してデータ転送を停止することの責任を負う場合がある。一実施形態にしたがう、ステートマシン７０のステート遷移図は、図６Ｂに示され、これを参照しながらより詳細を説明する。

まだ図６Ａを参照すると、クロック発信部７２は、例えば、４０ビット整数カウンタであり得る、カウンタ７４に周期的クロック信号を提供する。クロック発信元７２は、１２．７日よりも大きい間隔にわたって１マイクロ秒の分解能および正確度を有する、正確な低ドリフト水晶であってもよい。所望される場合、クロック発信元７２は、例えば、専用ピンを経由して、クロック信号をＳＰＣ４０に提供するように、ＳＰＣ４０から個別に提供されてもよい。各ステートマシン７０は、カウンタ７４に通信可能に結合されるので、送受信器３８のいずれかから受信されたデータパケットのためのタイムスタンプは、対応する送受信器３８でデータパケットの開始を検出した直後に、他の通信チャネル上で検出されたパケットの数とは無関係に生成されてもよい。各ステートマシン７０は、それぞれのパケットフォーマッタ７６（図４に示された無線制御モジュール５４の別のコンポーネントであり得る）を操作してもよい。パケットフォーマッタ７６は、データパケットを対応するＦＩＦＯキューまたはバッファに追加する前に、カウンタ７４の（タイムスタンプを定義する）現在の値をデータパケットに付加、先頭に追加、あるいはそうでなければ添付することができる。代替として、ＳＰＣ４０は、１つのパケットフォーマッタだけを含んでもよく、ステートマシン７０は、パケットフォーマッタにより後で使用するために、カウンタ７４の現在の値をレジスタまたはバッファに格納させてもよい。概して、データパケットの処理の一部だけは、全通信チャネル上で並列に進めることが必要であることがわかる。また別の代替として、ＳＰＣ４０は、共通のクロック信号により駆動される複数のカウンタ７４を含むことができる。

ステートマシン７０の各々は、図６Ｂに図説された状態遷移図９０に応じて動作してもよい。この実施形態において、状態遷移図９０は、ＳＰＣ４０が、対応する送受信器３８からデータパケットを転送している間でも、送受信機３８での新しいデータパケットの受信を登録している間でもない、アイドル状態を含む。ステートマシン７０は、対応するＳＦＤ＿ｎ信号が０から１になるとき、送受信器３８で受信されている新しいデータパケットの状態９４に遷移してもよい。例えば、通信チャネル３に関連する周波数Ｆ_３（図１を参照）に調整された送受信器３８は、８０２．１５．４プロトコルスタックの物理層上のパケットのプリアンブルに続いて、データパケットの開始を示す開始フレームデリミタ（ＳＦＤ）フィールドを検出してもよい。フレームデリミタの検出後、送受信器３８は、送受信器３８のアウトバウンドＳＦＤピン上で１を直ちに出力してもよい。この実施例の送受信器３８は、通信チャネル３に関連するため、ＳＰＣ４０は、通信チャネル３をサービスするステートマシン７０に結合されるＳＦＤ＿３上で１を受信する。

図６Ｂに使用された表記法において、矢印により示されたトランザクションをトリガするイベントは、フォワードスラッシュの左側にリストされ、新しい状態に入る前のイベントに対応する応答して実行されるアクションは、フォワードスラッシュの右側にリストされる。このように、図６Ｂに示されるように、ステートマシン７０は、対応するＳＦＤ＿ｎ信号が現在１であると検出することに応答して、タイムスタンプを生成してもよい。つまり、ＳＦＤ＿ｎ信号は、対応する通信チャネルに対してパケットのタイムスタンプを「凍結」するために使用される。パケットの最後のバイトが受信されると、送受信器３８は、ＦＩＦＯＰ＿ｎ信号をハイに変更する。この信号は、ステートマシン７０にパケットヘッダを生成させ、無線ＦＩＦＯバッファからデータパケットバイトを読み取るためにＳＰＩ転送を開始し、状態９６に遷移させる。実施形態において、各チャネル特定のＦＩＦＯバッファは、２ｋｂの深さであってもよい。

状態９６のデータパケットを呼び出す前に、ＳＰＣ４０は、データパケットが受信されたチャネルおよび５バイト長のタイムスタンプを特定するヘッダを生成してもよい。ＳＰＣ４０は、状態９６の送受信器３８からデータパケットを呼び出す前に、対応するＦＩＦＯバッファに生成したヘッダを挿入してもよい。一部の実施形態において、パケットヘッダデータの形式は次のように定義されてもよい。

この例示的な形式にしたがい、チャネルバイトの下位ニブルは、パケットの物理チャネルを示すように、０から１５までの範囲にある。ネットワークアナライザ２のソフトウェアは、セットアップモードでこの物理チャネルを８０２．１５．４チャネルにマップすることができる。チャネルバイトの上位ニブルは、上記に定義されたＳＰＣレジスタ＃１からのステータスビットのコピーを運ぶ。タイムスタンプは、ビットあたり１マイクロ秒の分解能を有する４０ビット値であることが好ましい。この分解能によって、ラッピングせずに、１２．７日を超えるパケットキャプチャ期間が可能になる。タイムスタンプカウンタは、ＳＰＣ４０が電源投入時にリセットされると、０に設定される。

状態９６において、ステートマシン７０は、送受信器３８で利用可能なデータパケットを呼び出すことができる。他の実施形態において、ステートマシン７０は、各受信後に遷移の状態９２に戻ることなく、状態９６で複数のデータパケットを読み取ってもよい。しかしながら、タイムスタンプの生成および挿入は、これに応じて調整されることが必要な場合がある。概して、状態９６における転送は、対応するＳＰＩインターフェース（つまり、ＭＩＳＯ＿ｎ、ＭＯＳＩ＿ｎ、およびＳＣＬＫピン）を経由して発生してもよい。

ＷｉｒｅｌｅｓｓＨＡＲＴを実装する例示的なネットワーク１において、パケットデータは長さが１２８バイトまでである。最初のバイトは、パケットの残りのバイトのバイトで長さを示す。ＳＰＣステートマシンは、まず、長さのバイトを読み出し、それを使用してパケットの残りのバイトを読み出す。代替として、ＳＰＣ４０は、ＦＩＦＯ＿ｎピンがこれ以上読み出すバイトがないことを示すローになるまで、無線送受信器３８からバイトを読み出すだけが可能である。

所望される場合、ＳＰＣ４０は、対応するＦＩＦＯに格納されたデータパケットの最後に長さをチェックするバイトを添付してもよい。この追加のバイトは、同期の目的およびパケット境界の検証に使用される。１２７を超える長さのバイトを有するどのパケットも無効と考えられる場合があり、廃棄される可能性がある。廃棄が発生すると、パケット廃棄カウンタが増分されてもよい。有効な長さであるが、周期的冗長性チェック（ＣＲＣ）エラーのあるパケットもキャプチャされる場合がある。パケットの最後のバイトは、パケットがＣＲＣエラーを有したかどうかを示すビットを含んでもよい。

パケットが受信され、タイムスタンプされ、適切なチャネル特定のＦＩＦＯメモリに格納された後、ＳＰＣ４０は、ＣＰＵ４２に、新しいデータがパケットサーバ１６により、かつ最終的にパケットクライアント２４のうちの１つにより（図１を参照）、呼び出すため、およびその後に続く処理のために利用可能であることを通知するように進んでもよい。この目的のために、ＳＰＣ４０は、／ＲＸ−ＩＮＴピンをアサートすることにより、インタラプトを生成する。ＣＰＵ４２は、ＲＸＤＡＴＡ［７：０］ピンを経由してパケットのバイトを読み出し、ＦＩＦＯの読み出しを次のバイトに進めるようにＲＥＡＤ＿ＤＡＴＡピンをトグルし、／ＲＸ＿ＩＮＴピンが依然としてアサートされているかどうかを確認し（つまり、データパケット全体が転送されたかどうかを確認し）、／ＲＸ＿ＩＮＴピンのアサートが解除されるまで、データパケットの個々のバイトを呼び出すように継続することによって、応答することができる。

一部の実施形態において、ＣＰＵ４２が次のインタラプトが発生する前に／ＲＸ−ＩＮＴピンのアサート解除を検出できることを保証するために、ＳＰＣ４０は、ＲＥＡＤ＿ＤＡＴＡ信号がＣＰＵ４２による１つの追加時間をトグルされた後まで、任意の保留インタラプトを発行するのを待機する。

さらに、ＳＰＣ４０は、効率的かつ安全にオーバーフローに対処するように適合されてもよい。ＳＰＣ４０は、正常な状況下ではオーバーフローを回避するように十分高速であることが好ましいが、オーバーフローは、例えば、送受信器３８のうちの１つが１２８バイトの最大長よりも長いデータパケットを受信する場合は依然として発生する場合がある。この場合、オーバーフローは、ＦＩＦＯＰ＿ｎがデータパケットの最後でハイになった後、ＦＩＦＯ＿ｎ信号がローになることにより、示されてもよい。実施形態において、ＳＰＣ４０は、この状況を検出し、対応する送受信器３８にコマンドを発行して、関連するＦＩＦＯメモリをフラッシュし、かつ動作を再開する。この場合、ＦＩＦＯバッファ内の一部のデータが損失され、対応するタイムスタンプは使用されない。この状況は、所望される場合、例えば、ＳＰＣ４０からのピン上のＬＥＤ４８の１つを使用して、レポートされる可能性がある。

ステートマシン７０を駆動するために使用されるクロック信号に関してさらに、クロック発信源７２（図６Ａ０を参照）は、ＣＬＫ−１６ＭＨｚ入力ピンであってもよい。この信号は、非常に正確なクロック（＋−１．５ｐｐｍ）であってもよく、タイムスタンプカウンタ７４およびＸＣＶＲ＿ＣＬＫ［１６：０］信号を駆動するためにも使用されてもよい。この場合、ＳＰＣ４０は、単にＸＣＶＲ＿ＣＬＫ＿ｎ出力のための分散バッファとして使用されてもよい。余分のＸＣＶＲ＿ＣＬＫ１６信号は、所望される場合、無線送受信器５０に到達する場合がある。

さらに、ＳＰＣ＿ＣＬＫ出力ピンは、ステートマシン７０により使用される内部クロックであってもよい。この信号は、ＳＰＣ４０の内部位相ロックループ（ＰＬＬ）により生成された４０ＭＨｚクロックであることが好ましく、このクロック信号は、ＳＰＣ＿ＣＬＫ試験目的のピンでの出力であり得る。

上記に示したように、ＣＰＵ４２は、／ＲＥＳＥＴ＿ＳＰＣ入力上でローパルスを発行することにより、ＳＣＰ４０を完全にリセットしてもよい。この場合、ＳＰＣ４０は、１つ以上のカウンタ７０、内部レジスタ、および内部ＦＩＦＯバッファ全てをゼロに設定してもよい。ＳＰＣ４０は、ステートマシンの全てをアイドル状態にリセットしてもよい。ＳＰＣ４０は、単一／ＮＲＥＳＥＴ信号を送受信機３８の全てに送信してもよい。好ましくは、この信号は、ＳＰＣ４０が／ＲＥＳＥＴ＿ＳＰＣ信号を経由してリセットされると、ローのパルスを発する。

キャリブレーションモードで動作時、ネットワークアナライザ２は、全ての送受信器３８を同一のキャリア周波数に調整してもよい。ＲＦインターフェース１４は、次に、あらゆる通信チャネル上で同一の制御信号を受信し、各通信チャネル上のＲＳＬを測定し、取得されたＲＳＬ測定値を使用して、以降の処理におけるチャネル特定の信号減衰における変動を補償してもよい。つまり、ネットワークアナライザ２は、受信機感度におけるチャネルからチャネルへの変動を軽減または完全に消失させるために、同一の周波数上で送受信器３８を操作してもよく、したがって、ＲＦインターフェース１４を効率的かつ正確にキャリブレーションする。制御信号は、ネットワーク１のデバイスＤ１〜Ｄ７、または制御伝送器からの信号により伝送された実際のデータパケットを含んでいてもよい。一実施形態において、ネットワークアナライザ２は、制御された強度および／または他のパラメータを有する制御信号を生成するように、送受信機５０を使用してもよい。複数の通信チャネルにわたってＲＦインターフェース１４を正確にキャリブレーションすると、ネットワークアナライザ２が、試験中のデバイス（例えば、図１に示されたデバイスＤ１〜Ｄ７のうちの１つ）により放射された信号の強度を推定することが可能になることが理解されるであろう。

次に、図７は、シリアルインターフェース信号発信の観点から、ＣＰＵ４２と、ＳＰＣ４０と、送受信器３８および５０との間の相互作用を図説する。特に、図７は、シリアルインターフェース信号発信に関するピンまたは信号だけを図説し、明確化のために他のピンまたは信号を省略する。図７のＣＰＵ４２は、ＳＰＣ４０に対してマスタデバイスとして動作し、つまり、送受信器３８および５０に対してマスタデバイスとして動作することが理解されるであろう。ＣＰＵ４２は、単一のスレーブデバイス（ＳＰＣ４０）で動作するが、ＳＰＣ４０のＣＰＵインターフェースは、スレーブ選択信号として動作するＡＤＤＲピン（図５を参照）を含む。上記のように、図７に図説された構成は、ＳＰＣ４０が、バッファリング、並列処理、タイムスタンプ、個々のチャネル専用のＦＩＦＯキューの独立した管理等を提供することを有利に許可する。

前述のことから、無線インターフェース１４は概して、およびＳＰＣ４０は特に、クライアントアプリケーション２４（図１を参照）が、ネットワーク１で伝送されたデータパケットのタイミングに関して正確な情報を受信することを許可することが理解されるであろう。従来のプロセッサは、疑似並列手法において、つまり、ＣＰＵ時間を分割することにより、複数のデータストリームをサービスすることだけが可能であるが、ＳＰＣ４０は、真に並列な手法において複数の通信チャネル上でタイムスタンプ等の重要な情報を登録する。周知のように、従来のプロセッサ上の並列処理は、典型的に、利用可能なＣＰＵ時間を並列タスクにより使用するための複数の期間に分割すること、および一部のアルゴリズムまたは選択規則に応じてタスク間でスイッチすること（つまり、「コンテキストスイッチング」）が関与する。この意味において、並列処理は、ＣＰＵが時間内のある時点で１つのタスクだけを実行する、疑似並列に過ぎない。

この手法に関連する利点の一部の説明を助けるために、図８は、ＳＦＤ＿０信号は時間Ｔ１でハイになることによって示されるように、データパケットが通信チャネル０上で時間Ｔ１で受信され、別の２つのデータパケットは、それぞれ通信チャネル１および２上で時間Ｔ２で同時に受信されるタイミング図を図説する。ＳＰＣ４０等のパケットプロセッサが使用される場合、クロック信号の下降エッジで遷移が発生すると、通信チャネル０、１、および２上のデータパケットの到着は、時間Ｔ３で検出され得る。このように、３つのデータパケット全ては、これらの３つのデータパケットがＣＬＫ信号の単一サイクル内に到着する場合でも、同じタイムスタンプを取得することができる。

概して、タイムスタンプの正確度は、ＣＬＫ信号の分解能に限定され得る。通信チャネルＮ上の時間Ｔ４で検出されるデータパケットは、したがって、時間Ｔ３とは異なる時間Ｔ５に関連するタイムスタンプを取得し得、一方で、通信チャネル１および２上で検出されるデータパケットは、時間Ｔ１とＴ２との間の差にもかかわらず、時間Ｔ３での同じタイムスタンプを取得する。

さらに、ＳＰＣ４０は、デリミタフィールドの開始時にタイムスタンプの実行をトリガする必要はないことがわかるであろう。例えば、全てのパケットが、同一形式のＰＨＹプリアンブルおよび／またはヘッダを使用することがわかっている場合、ＳＰＣ４０は、送受信器３８から受信された、他の信号の使用、または同一信号の異なる遷移をトリガしてもよい。例えば、ＳＰＣ４０が時間Ｔ６、Ｔ７、またはＴ９でＳＦＤ＿ｎの遷移をハイからローにトリガするとしたら、タイムスタンプの相対的な正確度は同一であり得る。

次に、図９は、ネットワークアナライザ２で使用され得る、ＲＦ信号発信経路の別の実施形態を図説する。図３の実施形態とは異なるが、図９に示された構成もネットワークアナライザ２が単一アンテナを使用することを可能にする。図３は、単一のバンドパスフィルタおよび高ゲイン増幅器３２が８０２．１５．４スペクトラムで受信されたＲＦ信号を処理するために使用される構成を示すが、図９は、単一のバンドパスフィルタ１００が、ＲＦ入力と、第１の４分割器３４を駆動する第１段階の増幅器１０２との間に配置される、代替のＲＦ信号経路９８を示す。第２段階の増幅器１０４は、次に、分割器３４と４分割器３６ａ〜３６ｄとの間に提供される。しかしながら、図３の単一増幅器３２は、図９に示された５つの別個の増幅器よりもＵＳＢ出力を使用して駆動するほうが容易であるように思われる。さらに、無線３８を少ない部品数でアンテナカプラ自体に結合するためには、バランを使用することが所望される。１つの可能なバランは、７つではなく２つのコンポーネントだけを必要とする。

実施形態において、ＳＰＣ４０は、シリアルスレーブモード構成が実装されている、Ｘｉｌｉｎｘ ＸＣ３Ｓ１０００−ＦＴ２５６ ＦＰＧＡを含むことができる。このモードにおいて、ＣＰＵ４２は、ＦＰＧＡ上のＣＣＬＫ、ＤＩＮ、ＤＯＮＥ、ＩＮＩＴ＿Ｂ＆ＰＲＯＧ＿Ｂピンを経由してＦＰＧＡコードのロードを制御する。コード自体は、ＣＰＵ４２に接続されたシリアルフラッシュ４４に格納される。ＣＰＵ４２は、電源投入時にＦＰＣＡコードをダウンロードするために必要である。マイクロプロセッサを使用して、Ｘｉｌｉｎｘ ＦＰＧＡを構成する詳細は、Ｘｉｌｉｎｘ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ（ＸＡＰＰ５０２）を参照できる場合がある。さらに、無線送受信器３８は、ＴＩ／Ｃｈｉｐｃｏｎ ＣＣ２４２０チップであってもよく、ＦＰＣＡは、この送受信器の信号インターフェースを使用するようにカスタマイズされてもよい。図１０〜図１３は、ＲＦインターフェース１４の多様なコンポーネントの回路図を図説し、この少なくともその一部は、ＣＣ２４２０チップを含む。

前述のことから、図３〜図９を参照して説明された無線インターフェース１４は、例えば、複数の通信チャネル上の通信の同時キャプチャ、キャプチャされたストリームの並列処理（および、具体的には正確なタイムスタンプ）、物理層等を含むデータパケットの全層をキャプチャする能力等を含むいくつかの重要な利点を提供することが理解されるであろう。複数のデータストリームは、同じクロック信号を使用して処理されるため、１６チャンネル全てにわたって時間同期が保証され、ＰＨＹデリミタ受信時に正確なタイムスタンプが生成される。さらに、ＲＦインターフェース１４は、所望される場合、１６の通信チャネルまたはこれ以上でデータパケットを同時にキャプチャするための単一アンテナを使用して動作してもよい。概して、複数のアンテナを使用することも可能で、少なくとも理論的には、チップアンテナ等の別のアンテナは、各通信チャネルに対して提供され得る。しかしながら、試験では、比較的多数のアンテナを各々に近接して配置すると、各々が著しい干渉、場合によっては、ネットワークアナライザ２が時にはパケットをドロップさせるに十分な干渉を生成することが明らかになった。

図２を再び参照すると、ネットワークアナライザ２のアーキテクチャは、タスクを、ハードウェアまたはファームウェアにより最適に実行されるタスクと、ソフトウェアにより最良に実行されるタスクと、に効率的に分ける。このように、パケットアナライザまたは同様なパケットクライアント２４は、データパケットのデコード、ユーザコマンドの処理、データパケットのテキストおよび／またはグラフィック表示等の「重労働」を実行する。さらに、図１のパケットサーバ１６は、データパケットが、ＲＦインターフェース１４からユーザインターフェースアプリケーション２０に伝達され、これに応じてフォーマットされるように設計される。パケットサーバ１６のコマンドライン引数は、次のような場合がある。
−ｐ ｐｏｒｔ
双方向構成を確立し、かつパケットクライアント２４および／またはユーザインターフェース２０への接続を制御するために使用されるサーバポート（デフォルト：１０２４）
−ｌ ｄｅｓｃｒｉｐｔｏｒ
ＩＳＯ６３９指定の言語記述子文字列（デフォルト：「ｅｎ」）
−ｄ
ｓｔｄｉｎからの入力をとり、キャプチャパケットをｓｔｄｏｕｔに送信するデバッグモードで実行。キャプチャは、ｓｔｄｉｎを介して＾Ｃを送信することにより停止される。このオプションが指定されない場合、メッセージサーバは、キャプチャを開始する前に、制御ポート上の制御コマンドを待機する。
−Ｏ ｓｔｄｏｕｔ
ファイル名、任意選択でパスを伴う（デフォルト：「ａｎａｌｙｓａｅｏｕｔ．ｔｘｔ」）
−Ｇ ｓｔｄｌｏｇ
ファイル名、任意選択でパスを伴う（デフォルト：「ａｎａｌｙｓａｅｌｏｇ．ｔｘｔ」）
−Ｅ ｓｔｄｅｒｒ
ファイル名、任意選択でパスを伴う（デフォルト：「ａｎａｌｙｓａｅｅｒｒ．ｔｘｔ」）

ユーザインターフェース２０およびパケットサーバ１６は、相互に通信するためにＴＣＰデータポートおよびＴＣＰ制御ポートを使用することができる。動作において、ユーザインターフェース２０は、まず、アプリケーション構成および制御のための接続ポートを評価することができる。一実施形態において、「ｌｏｃａｌｈｏｓｔ」での制御ポートは、ＴＣＰポート「ＡＮＡＬＹＳ＿ＷＨ＿ＵＩ＿ＣＯＮＮＥＣＴ」である（ｌｏｃａｌｈｏｓｔは、取得エンジン１０が稼動しているホストコンピュータ１２を参照し、ＡＮＡＬＹＳ＿ＷＨ＿ＵＩ＿ＣＯＮＮＥＣＴは、デフォルトのポート番号のコンパイル時定数である）。

ユーザインターフェース２０が、ＡＮＡＬＹＳ＿ＷＨ＿ＵＩ＿ＣＯＮＮＥＣＴポートを経由して取得エンジン１０のパケットサーバ１６に接続した後、他の単方向のデータポート番号は、ＡＳＣＩＩテキスト形式で１０進数として提供され得る。負の数は、ストリーム割当エラーまたは何らかの他のエラー状況を示すことができる。ユーザインターフェース２０は、パケットサーバ１６に付設されたＵＳＢデバイスのリストも表示することができる。

ユーザインターフェース２０は、構成および制御ポートを使用して、構成および制御コマンドをパケットサーバ１６に送信することができる。メッセージサーバ１６がコマンドを受理すると、確認応答で応答することが好ましい。コマンドがエラーを含む場合、またはパケットサーバ１６が何らかの理由でコマンドを完了することが不可能な場合、パケットサーバ１６は、負の確認応答に加えて、理由を指定する文字列を応答することが好ましい。以下の表は、パケットサーバ１６が認識することができる例示的な組の制御ポートコマンドを提供する。

ネットワークアナライザ２の動作中、取得エンジン１０は、いくつかのワイヤレスチャネル上でキャプチャされたデータパケットならびにデバイスおよびネットワーク診断に有用な追加情報を含む、データストリームをユーザインターフェース２０および／またはパケットクライアント２４に提供してもよい。例えば、データストリームは、説明（例えば、「８０２．１５．４−ＤＡＴＡ」）、パケット番号（例えば、各キャプチャされたパケットの追跡を維持するための連続的に増加する３２ビットの数字）、日時、タイムスタンプ、ＲＳＬ、パケットステータス、チャネル、バイトストリーム、ＵＳＢデバイス番号のフィールドの一部または全てを含んでもよい。加えて、データストリームは、その上でパケットがキャプチャされるＵＳＢデバイスを指定するためのＵＳＢデバイス番号のフィールドを含んでもよい。

一部の実施形態において、日時のフィールドは、ＩＳＯ８６０１日付文字列、空白文字、およびＩＳＯ８６０１時刻文字列を含む。秒のフィールドは、そのすぐ後に小数点とミリ秒の数字が続く。この構成は、ミリ秒を追加した「％Ｙ−％ｍ−％ｄ ％Ｈ：％Ｍ：％Ｓ」の書式文字列で起動された標準のＡＮＳＩ Ｃライブラリ関数ｓｔｒｆｔｉｍｅの出力に類似する。一方、経過時間のフィールドは、取得システムが最後にリセットされてからのミリ秒数を含むことができる。経過時間は、８μＳ毎にレポートされ、少なくとも８μＳの正確度を有することができる。時間は、小数点の右側に３桁がある浮動小数点数として表現されることが好ましい。値は、少なくとも４８時間はオーバーフローしない。

ＲＳＬフィールドは、各パケットの受信信号レベルを表してもよく、受信されたパケットの信号の出力レベル（単位ｄＢ）の推定を提供するように含まれる。この値は、−１２８から＋１２７の間の符号付き整数として表現かつ格納され得る。

さらに、パケットステータスは、パケットの符号なしの１６ビットの列挙型ステータスであってもよい。ステータスは、例えば、ビット０−パケットＦＣＳエラー、ビット１−不正受信バイトカウント、ビット２−受信機オーバーフローの値を示してもよい。ビット３〜１５は保留される。

またさらに、フィールドチャネルは、ＩＥＥＥ８０２．１５．４−２００６仕様に基づき小数のチャネル数字を含む。フィールドバイトストリームは、データパケットに受信されたバイト全てを含むことが好ましい。各バイトは、空白文字で区切られ得て、２つの１６進法の文字を含む。

概して、全フィールドは、カンマで区切られたＡＳＣＩＩテキストであってもよく、パケットは改行により終了されることが好ましい。得られるストリームの実施例は、次のようになる。
１，８０２．１５．４−ＤＡＴＡ， １０５２３， ２００７−０７−１６ １４：０４：３１．２６１， ６５８１９７３．９２９， −１４， ０ｘ００００， ２３， ５Ｂ ４１ ８８ ２Ｃ １１ ００・・・
同等）。

図１４は、ネットワークアナライザ２のコンポーネントの有利な構成の別の実施例を提供する。この実施形態において、パケットクライアント２４は、パケットサーバ１６の複数のインスタンスに接続する。各パケットサーバ１６は、データパケットのストリームをパケットクライアント２４に伝送するので、パケットクライアント２４は、複数の物理的場所からの情報を好都合に表示することができる。さらに、一部のパケットサーバ１６は、図１４にも図説されるように、複数のＲＦインターフェースに接続することができる。このように、単一のパケットクライアント２４は、複数の通信チャネルおよび物理的場所に関する比較的大量の情報を収集することができる。

図１４に図説されたパケットクライアント２４は、比較的大量のデータを収集することができるため、特定のデバイスからの送信、または特定のデバイスにおける受信等、多様な条件に基づいてデータパケットを選択するように、フィルタリング機能がさらに提供され得る。図１を再び参照すると、例えば、オペレータは、デバイスＤ２を通過するデータパケット全てを確認したいと考える場合がある。オペレータは、これに応じて、適切なフィルタを選択し、選択したフィルタを適用して、Ｄ２に無関係なパケット全てをブロックし得る。この機能は、ネットワーク１のプロトコル（例えば、ＷｉｒｅｌｅｓｓＨＡＲＴ）への特定のデバイスの準拠を検証する場合に特に有用であり得ると考えられる。

また、ネットワークアナライザ２は、自動化試験の実行ならびに試験注釈にも使用されてもよいと考えられる。具体的には、パケットサーバ１６は、パケットクライアント２４からの対応するコマンドに応じて、既定の試験シナリオを実行するようにプロビジョンされ得る。つまり、ネットワークアナライザ２は、ネットワークアナライザ２自体に宛てて送信されたデータパケットを処理することができる。例えば、パケットは、ネットワークアナライザ２にデータの記録を開始および停止する、データを記録するファイルの名前を指定する、試験中に使用され得る暗号キーを提供する等の命令に使用され得る。ネットワークアナライザ２は、パケットサーバ１６が、特定の試験事例の実行中に収集されたデータパケットを向かわせる得る特定のディレクトリ（例えば、ホスト１２のメモリディスク）を作成することができる。この様式において、人間のオペレータが手動で分析しなければならない情報量が大幅に削減され得る。

上記の文章は、多数の異なる実施形態の詳細な説明を記載したが、本特許の範囲は、本特許の最後に記載された請求項の言葉により定義されることを理解されたい。あらゆる可能な実施形態を記述することは、不可能でない場合でも実際的ではないため、詳細説明は、例示としてのみ解釈されるべきであり、あらゆる可能な実施形態を記述するものではない。現在の技術または本特許の出願日後に開発される技術を使用する、無数の代替の実施形態が実装される可能性があるが、これらは、依然として、特許請求の範囲の範囲内である。

Claims (39)

1. 複数の通信チャネルを経由して伝送されるデータパケットを同時に処理するためのパケット制御装置であって、
   それぞれ複数の信号を受信するための複数の入力部であって、前記複数の信号の各々は、前記複数の通信チャネルのそれぞれ１つにデータパケットが存在することを示す、複数の入力部と、
   周期的クロック信号を供給するためのクロック発信部と、
   前記複数の信号を同時に処理するように前記それぞれ複数の入力部に結合される複数の独立的な処理モジュールであって、その各々は、前記複数の処理モジュールの他すべてとは独立に前記それぞれの信号を処理するように、前記周期的クロック信号により駆動されるそれぞれのステートマシンを実装する、独立的な処理モジュールと、
   前記複数の通信チャネルのうちの１つ以上に少なくとも１つのデータパケットが存在することを示す出力信号を伝送するための出力部と、
   を備える、パケット制御装置。
2. 基準時間以降発生した前記周期的クロック信号のクロックサイクルの数をカウントするように、前記複数の独立的な処理モジュールの各々と、前記クロック発信部とに通信可能に結合されるカウンタをさらに備える、請求項１に記載のパケット制御装置。
3. 前記複数の独立的な処理モジュールの各々は、前記複数の通信チャネルの前記それぞれ１つで検出される各データパケットに対してタイムスタンプを生成するように、前記カウンタを使用する、請求項２に記載のパケット制御装置。
4. 前記クロック発信部は、第１のクロック発信部であり、前記周期的クロック信号は、第１のクロックサイクル期間に関連する第１の周期的クロック信号であり、前記パケット制御装置は、
   前記第１のクロックサイクル期間よりも短い第２のクロックサイクル期間に関連する第２の周期的クロック信号を連続的に供給する第２のクロック発信部と、
   をさらに備え、
   前記第１の周期的クロック信号は、前記複数の独立的な処理モジュールの各々の状態遷移を駆動し、前記第２の周期的クロックは、前記複数の独立的な処理モジュールの各々において命令を実行するために使用される、
   請求項１に記載のパケット制御装置。
5. 前記複数の入力部は、第１の複数の入力部であり、前記複数の信号は、それぞれ複数の送受信器からの複数のデータパケット開始信号であって、前記複数のデータパケット開始信号の各々は、前記複数の通信チャネルの前記それぞれ１つで前記複数の送受信器のそれぞれ１つによるデータパケットの受信の開始を示す、請求項１に記載のパケット制御装置。
6. 前記それぞれ複数の送受信器からそれぞれ複数のデータパケット終了信号を受信するための第２の複数の入力部をさらに備え、
   前記複数のデータパケット終了信号の各々は、前記複数の通信チャネルの前記それぞれ１つで前記複数の送受信器の前記それぞれ１つにより前記データパケットの受信の終了を示す、
   請求項５に記載のパケット制御装置。
7. 前記それぞれ複数の送受信器からそれぞれ複数のデータパケット信号を受信するための第２の複数の入力部であって、前記複数のデータパケット信号の各々は、前記複数の通信チャネルの前記それぞれ１つで前記複数の送受信器の前記それぞれ１つにより受信される前記データパケットを伝達する、第２の複数の入力部と、
   前記複数の独立的な処理モジュールに結合されるマルチプレクサと、
   前記複数の通信チャネル上で受信されたデータパケットを伝送するように前記マルチプレクサに結合される出力部と、
   をさらに備える、請求項５に記載のパケット制御装置。
8. プロセッサとデータを交換するように結合されるマスタシリアルパラレルインターフェース（ＳＰＩ）であって、
   前記プロセッサから送受信器制御データを受信するためのマスタ出力、スレーブ入力（ＭＯＳＩ）部と、
   データパケットを前記プロセッサに伝送するためのマスタ入力、スレーブ出力（ＭＩＳＯ）部と、
   前記プロセッサからマスタクロック信号を受信するためのシリアルクロック入力（ＳＣＬＫ）部と、を含む、マスタＳＰＩと、
   前記それぞれの複数の送受信器に結合される複数のスレーブＳＰＩであって、その１つずつは、
   前記複数の送受信器のそれぞれ１つから、前記データパケットを受信するためのＭＩＳＯ部と、
   前記複数の送受信器の前記それぞれ１つに、前記送受信器制御データを転送するためのＭＯＳＩ部と、
   前記複数の送受信器の前記それぞれ１つに、前記マスタクロック信号を転送するためのシリアルクロック入力部（ＳＣＬＫ）と、を含む、複数のスレーブＳＰＩと、
   をさらに備える、請求項５に記載のパケット制御装置。
9. 前記パケット制御装置の操作のうちの少なくとも受信モードと制御モードとの間を選択するように、プロセッサから選択信号を受信するためのモード選択入力部を、さらに備え、
   前記受信モードは、前記複数の送受信器からデータパケットを受信すること、および前記受信したデータパケットを前記プロセッサに転送することに対応し、前記制御モードは、前記プロセッサから制御データを受信すること、および前記受信した制御データを前記複数の送受信器のうちの指定された１つに転送することに対応する、請求項５に記載のパケット制御装置。
10. 前記複数の信号は、複数の送受信器からの複数の信号であって、各々は前記複数の通信チャネルのそれぞれ１つに関連付けられ、
    前記複数の送受信器に対する制御データを受信するための制御データ入力部と、
    前記複数の送受信器のうちの１つの選択を受信するための選択入力部と、
    をさらに備え、前記パケット制御装置は、前記制御データを前記複数の送受信器のうちの選択された１つに転送する、
    請求項１に記載のパケット制御装置。
11. 複数の通信チャネルを経由して伝送されるデータパケットの同時処理のためのパケット制御装置であって、
    各々が前記複数の通信チャネルのそれぞれ１つにデータパケットが存在することを示すそれぞれのデータパケット信号を受信する、複数の入力部と、
    特定のクロックサイクルに関連する周期的なクロック信号を連続的に供給するためのクロック発信部と、
    基準時間以降に発生したクロックサイクルのインスタンス数として定義されるクロックサイクルカウントを生成するように、前記クロック発信部に通信可能に結合されるカウンタと、
    前記それぞれのデータパケット信号を受信することに応答してタイムスタンプを生成するように、各々が前記カウンタおよび前記複数の入力部のそれぞれ１つに結合され、前記タイムスタンプは前記クロックサイクルカウントの値を含む、複数の独立したタイムスタンプ生成器と、
    を備える、パケット制御装置。
12. 前記複数の入力部は、第１の複数の入力部であって、
    各々は前記複数の通信チャネルのそれぞれ１つからデータパケットを受信する、第２の複数の入力部と、
    先入れ、先出し（ＦＩＦＯ）順に前記複数の通信チャネルに関連するデータを出力するための出力部と、をさらに備える、請求項１に記載のパケット制御装置。
13. 複数の通信チャネルの並列処理のためのシリアルデータ制御装置であって、
    マスタデバイスとデータを交換するためのマスタインターフェースであって、
    前記マスタデバイスからデータを受信するためのマスタ出力、スレーブ入力（ＭＯＳＩ）部と、
    前記マスタデバイスにデータを伝送するための第１のマスタ入力、スレーブ出力（ＭＩＳＯ）部と、
    前記マスタデバイスからマスタクロック信号を受信するためのシリアルクロック入力（ＳＣＬＫ）部と、を含む、マスタインターフェースと、
    複数のスレーブインターフェースであって、各々は複数のスレーブデバイスのうちのそれぞれ１つとデータを交換し、前記複数のスレーブデバイスの各々は、前記複数の通信チャネルのうちのそれぞれ１つにサービスし、前記複数のスレーブインターフェースの各々は、
    前記複数のスレーブデバイスの前記それぞれ１つにデータを転送するためのＭＯＳＩ部と、
    前記複数のスレーブデバイスの前記それぞれ１つからデータを受信するためのＭＩＳＯ部と、
    前記マスタクロック信号を前記複数のスレーブデバイスの前記それぞれ１つに転送するためのＳＣＬＫ出力部と、を含み、
    前記複数のスレーブインターフェースに結合される複数の入力部と、前記マスタインターフェースに結合される出力部と、を有するマルチプレクサと、
    前記複数のスレーブインターフェースの各々から受信されたデータを同時に処理するように、かつ前記マスタインターフェースを経由して単一のストリームとして前記マスタデバイスに前記データを提供するように前記マルチプレクサに結合される、処理モジュールと、
    を備える、シリアルデータ制御装置。
14. 前記シリアルデータ制御装置の操作の少なくとも第１のモードと第２のモードとの間で選択するためのモード選択入力部と、
    をさらに備え、
    前記第１のモードは、前記複数のスレーブインターフェースから前記マスタインターフェースへデータを転送することに関連し、前記第２のモードは、前記マスタインターフェースから前記複数のスレーブインターフェースへデータを転送することに関連する、
    請求項１３に記載のシリアルデータ制御装置。
15. 前記シリアルデータ制御装置は、前記複数のスレーブシリアルインターフェースを経由してデータパケットを受信し、前記処理モジュールは、
    周期的クロック信号を供給するためのクロック発信部と、
    前記周期的クロック信号のクロックサイクルの数をカウントするように前記クロック発信部に結合されるカウンタと、
    各々が前記複数のスレーブシリアルインターフェースのそれぞれ１つに対応する、複数の先入れ先出し（ＦＩＦＯ）バッファと、を含み、
    前記処理モジュールは、前記複数のスレーブシリアルインターフェースのうちの１つを経由して受信された各々のデータパケットに対してタイムスタンプを生成し、かつ各データパケットおよび前記対応するタイムスタンプを前記複数のＦＩＦＯバッファのうちの１つに配置し、前記複数のＦＩＦＯバッファのうちの前記１つは、前記複数のスレーブシリアルインターフェースのうちの前記１つに対応し、前記タイムスタンプは、前記周期的クロック信号のクロックサイクルの数を含む、
    請求項１３に記載のシリアルデータ制御装置。
16. 前記マスタインターフェースは、前記複数のスレーブデバイスの間で選択するためのスレーブデバイス選択機能をさらに含む、請求項１３に記載のシリアルパケット制御装置。
17. 請求項１３に記載のシリアルパケット制御装置を含むワイヤレス通信ネットワークアナライザであって、前記ネットワークアナライザは、複数の無線チャネル上のデータパケットを同時にキャプチャするように適合され、
    前記マスタデバイスを定義するプロセッサと、
    前記複数のスレーブデバイスを定義する複数の無線送受信器であって、その各々は前記複数の無線チャネルのそれぞれ１つに関連する、複数の無線送受信器と、
    前記複数の無線チャネル上でキャプチャされた前記データパケットを１つ以上のクライアントに伝送するように、一連の命令としてコンピュータ可読メモリに格納され、前記プロセッサ上で実行する、パケットサーバと、
    をさらに含む、ネットワークアナライザ。
18. 複数のワイヤレス通信チャネルを有する通信リンク上でデータパケットを監視する方法であって、
    それぞれ複数の電気信号を生成するように、各々が前記複数のワイヤレス通信チャネルのそれぞれ１つに関連付けられる、複数のワイヤレス信号を同時にキャプチャすることと、
    前記複数の電気信号を並列に処理することであって、
    周期的クロック信号を取得することと、
    前記複数のワイヤレス通信チャネルを経由して伝送されたデータパケットを呼び出すように、前記周期的クロック信号を使用して複数のステートマシンを同時に駆動することであって、前記複数のステートマシンの各々は、前記複数のワイヤレス通信チャネルのそれぞれ１つに対応し、前記複数の電気信号のそれぞれ１つを使用する、駆動することと、
    以降の処理のために前記呼び出されたデータパケットを含むデータストリームを生成することと、
    を含む、方法。
19. 前記複数のワイヤレス信号を同時にキャプチャすることは、
    単一のアンテナを使用して、前記複数のワイヤレス信号を含む、ワイヤレス信号をキャプチャすることと、
    前記キャプチャされたワイヤレス信号を前記キャプチャされたワイヤレス信号の複数のコピーに分割することと、
    多重の電気信号を生成するように、前記キャプチャされたワイヤレス信号の前記複数のコピーを、複数のワイヤレス送受信器に供給することと、
    を含む、請求項１８に記載の方法。
20. 前記キャプチャされたワイヤレス信号を分割することの前に、前記キャプチャされたワイヤレス信号を増幅することをさらに含む、請求項１９に記載の方法。
21. 前記複数のワイヤレス送受信器の各々は、前記複数の通信チャネルのうちの対応する１つに関連する周波数に調整される、請求項１９に記載の方法。
22. 前記複数のワイヤレス送受信器の各々は、前記複数の通信チャネルのうちの対応する１つに対して、データパケットの開始を示すパケット開始信号、およびデータパケットの終了を示すパケット終了信号を生成する、請求項１９に記載の方法。
23. 前記複数のチャネル特定の信号を並列に処理することは、前記周期的クロック信号の同一サイクル内の２つの個別のワイヤレス通信チャネルでキャプチャされた２つのデータパケットに対して、等しいタイムスタンプを生成することを含んだ、各キャプチャされたデータパケットに対してタイムスタンプを生成する、ことをさらに含む、請求項１８に記載の方法。
24. 前記複数の電気信号を並列で処理することは、前記複数の電気信号の各々に対して、独立的な先入れ先出し（ＦＩＦＯ）メモリバッファを維持する、ことをさらに含む、請求項１８に記載の方法。
25. コンピュータシステム上で実行しているユーザインターフェースに前記データストリームを伝送することと、前記ユーザインターフェースに前記データストリームを表示することと、をさらに含む、請求項１８に記載の方法。
26. 複数のＲＦキャリア上で通信を同時にキャプチャする、ワイヤレス通信ネットワークアナライザにおいて使用するための無線インターフェース回路であって、
    前記複数のＲＦキャリアに関連する信号をアンテナから受信するためのＲＦ入力部と、
    前記受信された信号を複数の信号に分割するように、前記ＲＦ入力部に通信可能に結合される分割モジュールであって、前記分割モジュールが前記それぞれの複数の信号を出力する、複数の出力部を含む、分割モジュールと、
    前記複数の信号を並列に処理し、それぞれの複数のデータストリームを生成するように、前記複数の出力部のそれぞれ１つに各々結合される、複数の無線送受信器と、
    前記複数のデータストリームに関連するデータを処理するように、前記複数の無線送受信器に通信可能に結合される処理ユニットと、
    を備える、無線インターフェース回路。
27. 前記分割器で前記受信された信号を分割することの前に、前記受信された信号を増幅するように、前記ＲＦ入力部のダウンストリームで、かつ前記分割モジュールのアップストリームに配置される増幅器をさらに備える、請求項２６に記載の無線インターフェース回路。
28. 前記分割モジュールは、
    前記ＲＦ入力部に結合される入力部と、多重の出力部とを有する、第１段階の分割器と、
    各々が前記第１段階の分割器の前記多重の出力部のそれぞれ１つに結合される入力部と、複数の出力部とを有する、多重の第２段階の分割器と、を含み、
    前記多重の第２段階の分割器の前記複数の出力部は、前記分割モジュールの前記複数の出力部を定義する、
    請求項２６に記載の無線インターフェース回路。
29. 前記分割モジュールは、各々が前記多重の出力部のそれぞれ１つと、前記多重の第２段階の分割器のそれぞれ１つとの間に配置される、多重の第２段階の増幅器をさらに含む、請求項２８に記載の無線インターフェース回路。
30. に結合されるパケット制御装置をさらに備える、請求項２６に記載の無線インターフェース回路。
31. クロック信号を生成し、かつ前記クロック信号を前記複数の無線送受信器の各々に提供するように、クロック発信部をさらに備える、請求項２６に記載の無線インターフェース回路。
32. 各々が前記複数の無線送受信器のそれぞれ１つに結合される、複数の入力部と、
    周期的クロック信号を供給するためのクロック発信部と、
    前記複数のデータストリームのそれぞれ１つを同時に処理するように、各々が、前記周期的クロック信号により駆動され、前記複数の入力部のそれぞれ１つに結合される、複数の独立的なステートマシンと、
    前記複数のデータストリームからデータパケットを含む出力データストリームを提供するように、前記複数の独立的なステートマシンに結合されるマルチプレクサと、を含むパケット制御装置と、
    をさらに備え、
    前記出力データストリームは、前記処理ユニットに提供される、
    請求項２６に記載の無線インターフェース回路。
33. 複数の無線周波数（ＲＦ）キャリアを経由して伝送されるデータパケットをキャプチャするためのワイヤレス通信ネットワークアナライザであって、
    データパケットストリームを受信し、前記データパケットストリームを少なくとも１つのクライアントアプリケーションに供給するように、一連の命令として実装され、かつコンピュータホスト上で実行するパケットサーバと、
    前記複数のＲＦキャリア上でデータパケットを同時にキャプチャし、前記データパケットストリームを生成するためのＲＦインターフェースであって、少なくとも１つのプロセッサ上で前記コンピュータホストとは独立して作動する、ＲＦインターフェースと、
    前記コンピュータホストを前記ＲＦインターフェースに通信可能に結合する通信リンクと、
    を備える、ネットワークアナライザ。
34. 前記通信リンクは、ＵＳＢリンクを含み、前記ＲＦインターフェースは、前記ＲＦインターフェースへの電力を取得する、請求項３３に記載のネットワークアナライザ。
35. 前記ＲＦインターフェースは、
    前記複数のＲＦキャリアに関連する少なくとも１つの信号を受信し、各々が前記複数のＲＦキャリアのそれぞれ１つに対応する、複数のデータストリームを生成するための第１の処理段階と、
    前記複数のデータストリームを処理し、出力データパケットストリームを生成するように、前記第１の処理段階に通信可能に結合される第２の処理段階と、を含み、前記第２の処理段階は、前記複数のデータストリームの他のすべてと並列に前記複数のデータストリームの各々を処理する、
    請求項３３に記載のネットワークアナライザ。
36. 前記ＲＦインターフェースは、
    前記少なくとも１つの信号を受信し、データ信号を生成するためのアンテナと、
    前記データ信号を複数のデータ信号に分割するための分割器と、
    各々が前記複数のデータ信号のそれぞれ１つを受信する、複数の送受信器と、を含み、前記複数の送受信器の各々は、前記複数の送受信器の残りと同時に動作する、
    請求項３３に記載のネットワークアナライザ。
37. 前記ＲＦインターフェースは、前記データ信号を増幅するように、前記アンテナに結合される増幅器を含む、請求項３６に記載のネットワークアナライザ。
38. 前記ＲＦインターフェースは、複数の調整可能受信器を含み、前記ＲＦインターフェースは、前記複数の調整可能受信器のうちの１つの選択とキャリア周波数とを受信し、前記キャリア周波数を前記複数の調整可能受信器のうちの前記選択された１つに割り当てる、請求項３３に記載のネットワークアナライザ。
39. 前記ＲＦインターフェースは、前記ネットワークアナライザのキャリブレーションモードにおいて試験キャリア周波数に関連する試験信号を生成するための伝送器をさらに含み、前記ＲＦインターフェースは、前記ネットワークアナライザの前記キャリブレーションモードにおいて、前記複数の調整可能な受信器の各々に前記試験キャリア周波数を割り当てる、請求項３３に記載のネットワークアナライザ。

Images