JP2002514367A - 管理情報ベース（ｍｉｂ）インターフェイス一次ストレージを有する統合マルチポートスイッチ - Google Patents

Abstract

(57)【要約】 各ポートのＭＡＣとＭＩＢレポートバスとの間に接続されたインターフェイスを有し、それによって複数のスイッチポートについてのＭＩＢレポートは、時間共有ベースでＭＩＢレポートバスによって供給されるスイッチＭＩＢエンジンに個別に送信される、統合マルチポートスイッチを提供する。このインターフェイスはＭＩＢレポートのＭＩＢエンジンへの送信をそれぞれのポートに関連する送信特性に従って優先させる。インターフェイスのＦＩＦＯストレージバッファは、優先順位の高いポートからのＭＩＢレポートデータがＭＩＢレポートバスへの出力に対して優先されている時間中、クロック信号に同期化された時間スロット割当シーケンスにおいて低い優先順位のポートから受信されたＭＩＢレポートデータを一時的に保持する。

Description

【発明の詳細な説明】 管理情報ベース（ＭＩＢ）インターフェイス一次ストレージ を有する統合マルチポートスイッチ技術分野 この発明はネットワーク交換に関し、より具体的には、データネットワークス イッチ論理チップ上で管理情報ベースオブジェクト（ＭＩＢ）を累積することに 関する。背景技術 データネットワークスイッチは、ローカルエリアネットワーク内の複数のメデ ィアステーション間のデータ通信を可能にする。データフレーム、またはパケッ トは、各スイッチポートでネットワークインターフェースカードまたは回路を可 能化するデータネットワークスイッチ媒体アクセス制御（ＭＡＣ）によってステ ーション間で転送される。ＭＡＣは、ポートからネットワークへのデータトラヒ ックの送信と、ポートにおけるネットワークからのデータトラヒックの受信を管 理し、衝突を回避するためにポートでのデータトラヒックを調停ずる。ネットワ ークスイッチは送信ステーションから受けたデータフレームを、受信データフレ ームのヘッダ情報に基づいて宛先ステーションへ伝達する。各ポートの送信およ び受信バッファがＭＡＣに結合される。動作モードによって、一時的にポート受 信バッファに保持される入力パケットを、後からの送信のためにスイッチ外部の メモリへ移動されることもあり、またはネットワークへすぐに送信するために適 切なポートの送信バッファに配してもよい。 パケット送信イベントは、典型的には、各データネットワークスイッチポート に関するネットワーク動作の統計的分析の基礎を提供するために追跡される。た とえば送信パケット、受信パケット、および送信衝突の数などは、定期的に計数 されて集計される。統計カウンタを用いることによって、たとえばパケット損失 などの不適切な装置動作の判定がなされ得る。典型的には、各ＭＡＣユニットは 、それぞれのスイッチポートを通過する各フレームについての少数の送信イベン トパラメータを計数するための、容量が制限された内部カウンタを有する、受信 ス テートマシンおよび送信ステートマシンを含み得る。特定のパラメータ専用のフ リップフロップが、そのフレーム内の項目が識別されるたびにそれぞれ増分され る。各入力フレームに関しては、これらは受信ＦＩＦＯバッファ内に一時的にス トアされてもいいが、受信ステートマシンのそれぞれのフリップフロップが読出 され、その結果生じるデータがフレームに添付される。出力フレームについても 、同様の処理が行なわれる。こうして、送信ＦＩＦＯバッファに一時的にストア された出力フレームは、受信動作および送信動作に関する添付データを含む。送 信動作データは、フレームが送信ＦＩＦＯバッファから送信されるときに付加さ れる。 データネットワークがよりロバストになりデータトラヒックが増加すると、さ らなる演算パラメータが重要になる。たとえば、ポートは、種々のデータ速度お よび半二重または全二重プロトコルなどの種々の送信特性で動作することができ る。すべての重要なパラメータを追跡することが必要になると、ＭＡＣはますま す複雑になりどうしても困難が生じてしまう。この複雑さとは、より多くのレジ スタを提供し、論理要素を供給し、またより大きなバッファ容量が必要になるこ とを含む。各ＭＡＣについてこのような付加的要素をスイッチ論理チップ上に集 積することは、チップアーキテクチャにとって負担になる。これらの予測される 難点と、従来技術の構成についてレポート機能が比較的限定されていることとは 、重大な欠点である。 より最近のネットワークスイッチの配置は、ＲＡＭベースのメモリをスイッチ 論理チップ上に、オンチップＭＡＣのすべてから受信されたデータに対する全カ ウンタとして配置することを含む。大容量ＲＡＭをチップに組入れてすべてのポ ートからの演算パラメータデータを収容すると、望ましくない費用が生じてしま う。増大する統計的要求に追いつくためにパラメータの数が増えると、利用可能 なＲＡＭの容量をこれらの要求に合わさなければならない。外部統計的診断機能 に対してＲＡＭをポーリングするには、著しく大量のデータを送信する必要があ る。さまざまな要素を単一論理チップ上に集積すると本質的にスペースが制約さ れ、これがさらなる欠点を招く。 この大量の演算パラメータデータの累積および統計的処理のためにそれに頻繁 にアクセスすることは、演算に関する問題をさらに招く。関心のあるトラヒック イベントおよびパラメータは、それらが生じると監視され、演算の過程中に同時 に加えられる。このデータは通常の演算を分析するための適切な統計的処理を行 なうために、またはテスト期間中に診断を行う目的で、頻繁に検索され得る。 上述の同一譲受人に譲渡された関連出願（代理人管理番号１０３３−２４１お よび１０３３−２４２）は、ＭＡＣの複雑さ、スイッチポートの数とその使用量 、および重要な演算パラメータの数が増加することによって生じるチップアーキ テクチャへの要求を認識する。これらのアプリケーションは、重要なイベントパ ラメータを管理情報ベース（ＭＩＢ）のオブジェクトとして規定することにより チップアーキテクチャの要求に取組む。統合マルチポートスイッチ（ＩＭＳ）は 単一チップ上のすべての論理構成要素を含む。ネットワークスイッチアーキテク チャは、ＭＩＢレポートプロセッサを有するオンチップの「ＭＩＢエンジン」を 含み、これがオンチップＭＡＣの各々による多数のＭＩＢオブジェクトの監視を 可能にし、これは結局外部メモリ内にストアされ、同時にＭＡＣの複雑さを最小 にする。スイッチ内の各ポートに対するＭＡＣは、ＭＩＢエンジンに対して特定 的にエンコードされたフォーマットに従って、データの送受信の各々についての ＭＩＢレポートを出力する。ＭＩＢエンジンはＭＩＢレポートを複数の関連する ＭＩＢオブジェクト内へデコードし、これは外部メモリが更新されるまで一時的 に累積される。ＭＩＢエンジンは、外部メモリからの値を検索しかつ検索された 値に累積されたＭＩＢオブジェクトを加えることによってストアされたＭＩＢ値 の更新処理を開始する。更新されたＭＩＢオブジェクトはその後、外部メモリに 再び送信されてそこにストアされ、ＭＩＢエンジンオブジェクト値はリセットさ れる。 上記出願に記載されるＭＩＢエンジンは、時間共有ベースで各ＭＡＣポートか らＭＩＢレポートを受信する。ＭＩＢエンジンによるＭＩＢレポートデータの受 信に対するクロックサイクルの反復シーケンスの時間スロットがそれぞのポート に名目上割当てられる一方、複数のポートでのデータトラヒックフローは、安定 した状態ではなく、ランダムな性質を有する。ポートは半二重または全二重プロ トコルに従って異なる送信速度で多様に動作し得る。ポートはかなりの時間にわ たってアイドル状態であり得るが、スイッチが、全容量までトラヒック状態を保 持する時もある。データ通信が複数のポートに対して同時に起こる場合、ＭＩＢ レポートデータの損失を回避しなくてはならない。スイッチポート特性に従った ＭＩＢエンジンへのＭＩＢレポート送信は優先されるべきである。発明の開示 この発明は、各ポートのＭＡＣとＭＩＢレポートバスとの間に接続されたイン ターフェイスを備えるマルチポートスイッチを提供することによって現在のネッ トワークスイッチの上述の要求および欠点に部分的に取組む。複数のスイッチポ ートに対するＭＩＢレポートは、時間共有ベースでＭＩＢレポートバスによって 供給されるスイッチＭＩＢエンジンに個別に送信される。このインターフェイス は、それぞれのポートに関連する送信特性に従ってＭＩＢエンジンへのＭＩＢレ ポートの送信を優先させる。 この発明の別の局面は、インターフェイスにおいてＦＩＦＯストレージバッフ ァを使用して、クロック信号に同期化された時間スロット割当シーケンスにおい て優先順位の低いポートから受信されたＭＩＢレポートデータを一時的に保持す ることに関し、これは優先順位の高いポートからのＭＩＢレポートデータがＭＩ Ｂレポートパスへの出力が優先される期間中に行なわれる。このバッファは、各 々がＭＩＢレポートについてのデータを保持するのに十分な容量を有する複数の バッファを含んでもよい。どのレジスタに格納(populated)されているかを示し 、またそれらのレジスタをポートに結合させる、ポインタストレージは、バッフ ァがＦＩＦＯ一次ストレージとして動作することを可能にする。ＭＩＢエンジン はしたがって規則的な時間シーケンスでＭＩＢレポートを個別に受信できる。イ ンターフェイスにおけるマルチプレクサは、ＭＩＢレポート出力を優先させつつ ＭＩＢエンジンへの出力シーケンスを制御する。 この発明のさらなる局面は、選択されたデータ送信速度、たとえば１０Ｍｂ／ ｓで半二重モードで動作するチップ上の第１の複数のポートと、より速いデータ 送信速度、たとえば１００Ｍｂ／ｓで全二重モードで動作する第２の複数のポー トとを提供することである。それぞれのポートグループからのＭＩＢレポートは 異なるそれぞれのクロック周波数で出力される。インターフェイスはすべてのレ ポートをより高いクロック周波数に同期化し、優先された時間シーケンスのＭＩ ＢレポートをＭＩＢエンジンに出力する。この発明のさらなる利点は、次の詳細 な説明から当業者には容易に明らかになるであろう。この説明にはこの発明の好 ましい実施例のみが図示および記述され、これは単に、この発明を実施するため に企図された最良の様態を例示する目的によるものである。後にわかるように、 この発明は他のおよび種々の実施例も可能であり、その詳細部分は、この発明か ら全く離れることなく、種々の明らかな観点においていくらが修正可能である。 したがって、図面および説明は例示的な性質のものであり、限定的なものではな い。図面の簡単な説明 添付の図面を参照して、同じ参照番号で指定される要素は全体を通して同様の 要素を表わす。 図１はこの発明の一実施例に従ったパケット交換システムのブロック図である 。 図２は図１のパケット交換システムで用いられるマルチポートスイッチのブロ ック図である。 図３はこの発明に従ったＭＩＢ情報の処理および記憶に関連する部分的ブロッ ク図である。 図４はこの発明に従った図３に示すＭＩＢエンジンのブロック図である。 図５はこの発明に従った図３に示すＭＩＢレポートインターフェイスのブロッ ク図である。 図６は図５に示すバッファのこの発明に従ったブロック図である。 図７は図５に示すマルチプレクサ１５０のこの発明に従ったブロック図である 。発明を実施するための最良の様態 イーサネット（ＩＥＥＥ ８０２．３）網などのパケット交換ネットワークに おけるスイッチを例に挙げてこの発明を説明する。以下の詳細な説明から、図１ のブロック図のシステム１０として示されるこの発明は、他のパケット交換シス テムにも適用可能であることが明らかとなるであろう。パケット交換ネットワー クは、ネットワークステーション間でのデータパケットの通信を可能にする統合 マルチポートスイッチ（ＩＭＳ）１２を含む。ネットワークステーションは種々 の構成を有し得る。現在の例では、２４個の毎秒１０メガビットの速度（Ｍｂｐ ｓ）のネットワークステーション１４は１０Ｍｂｐｓのネットワークデータレー トでデータの授受を行ない、２つの１００Ｍｂｐｓネットワークステーション１ ６は１００Ｍｂｐｓのネットワーク速度でデータパケットの授受を行なう。マル チポートスイッチ１２はネットワークステーション１４または１６から受けたデ ータパケットをイーサネットプロトコルに基づく適切な宛先に選択的に転送する 。 １０Ｍｂｐｓネットワークステーション１４は媒体１８を介して、かつ半二重 イーサネットプロトコルに従って、マルチポートスイッチ１２に対してデータパ ケットの授受を行なう。イーサネットプロトコルＩＳＯ／ＩＥＣ ８８０２−３ （ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ．８０２．３，１９９３Ｅｄ．）は、すべてのス テーション１４が等しくネットワークチャネルにアクセスできるようにずる半二 重媒体アクセス機構を規定する。半二重環境のトラヒックは媒体１８と区別され たりまたはそれより優先されることはない。各ステーション１４はむしろ、媒体 上のトラヒックを認識するために搬送波感知多重アクセス／衝突検出（ＣＳＭＡ ／ＣＤ）を用いるイーサネットインタフェースカードを含む。媒体上の受信搬送 波がデアサートされたことを感知することによりネットワークトラヒックの不在 が検出される。送信するデータを有するステーション１４はすべて、パケット間 ギャップ期間（ＩＰＧ）として公知である、媒体上の受信搬送波がデアサートさ れた後、予め定められた時間だけ待機することにより、チャネルにアクセスしよ うとする。複数のステーション１４がネットワーク上に送信するデータを有する 場合、ステーションの各々が、媒体上の受信搬送波の、デアサートが感知された ことに応答してＩＰＧ期間の後に送信を行なおうとするため、衝突が生じる。し たがって、送信ステーションは、別のステーションが同時にデータを送信するこ とにより衝突が生じていないかを判断するために媒体を監視する。衝突が検出さ れれば、両方のステーションが停止し、ランダムな期間だけ待機し、再度送信を 試みる。 １００Ｍｂｐｓネットワークステーション１６は好ましくは、提案されている フロー制御によるイーサネット規格ＩＥＥＥ ８０２．３ｘ全二重−草案（０． ３）に従う全二重モードで動作する。全二重環境は各１００Ｍｂｐｓネットワー クステーション１６とマルチポートスイッチ１２との間に双方向ポイントツーポ イント通信リンクを設け、ＩＭＳおよびそれぞれのステーション１６は衝突する ことなくデータパケットの送受信を同時に行なうことができる。１００Ｍｂｐｓ ネットワークステーション１６の各々は、１００ベース−ＴＸ、１００ベース− Ｔ４または１００ベース−ＦＸタイプの１００Ｍｂｐｓ物理（ＰＨＹ）装置２６ を介してネットワーク媒体１８に結合される。マルチポートスイッチ１２は、物 理装置２６への接続をもたらす媒体独立インタフェース（ＭＩＩ）２８を含む。 １００Ｍｂｐｓネットワークステーション１６は他のネットワークへの接続のた めのサーバまたはルータとして実現され得る。同様に、１０Ｍｂｐｓネットワー クステーション１４はフロー制御による全二重プロトコルに従って動作するよう に修正され得る。 図１に示されるように、ネットワーク１０は、マルチポートスイッチ１２と１ ０Ｍｂｐｓステーション１４との間で送信されたデータパケットの時分割多重化 および時分割非多重化を行なう、ＱｕＥＳＴとラベル付けされた一連のスイッチ トランシーバ２０を含む。磁気トランスモジュール１９は媒体１８上の信号の波 形を維持する。マルチポートスイッチ１２は、時分割多重化プロトコルを用いて 単一のシリアルノンリターンツーゼロ（ＮＲＺ）インタフェース２４を介して各 スイッチトランシーバ２０に対するデータパケットの送受信を行なうトランシー バインタフェース１８を含む。スイッチトランシーバ２０はシリアルＮＲＺイン タフェース２４からパケットを受信し、受信されたパケットを非多重化し、ネッ トワーク媒体１８を介して適切なエンドステーション１４にそのパケットを出力 する。開示される実施例によると、各スイッチトランシーバ２０は独立した４つ の１０Ｍｂｐｓツイストペアポートを有し、マルチポートスイッチ１２が必要と するＰＩＮの数が４分の１に減少するようにするシリアルＮＲＺインタフェース を介する４：１多重化を用いる。 マルチポートスイッチ１２は、意思決定エンジン、切換エンジン、バッファメ モリインタフェース、構成／制御／状態レジスタ、管理カウンタ、ならびにネッ トワークステーション１４および１６のためのイーサネットポート間でデータパ ケットの経路制御を行なうためのＭＡＣ（媒体アクセス制御）プロトコルインタ フェースを含む。マルチポートスイッチ１２はまた、インテリジェントな切換決 定を行ない、後に説明するように、外部の管理エンティティに管理情報ベース（ ＭＩＢ）オブジェクトの形式で統計的なネットワーク情報を与えるための優れた 機能を有する。マルチポートスイッチ１２はさらに、マルチポートスイッチ１２ のチップサイズを最小にするためにパケットデータの外部ストアおよびスイッチ 論理を可能にするインタフェースを含む。たとえば、マルチポートスイッチ１２ は、受信したフレームデータ、メモリ構造およびＭＩＢカウンタ情報をストアす るための外部メモリ３４へのアクセスをもたらす同期型ダイナミックＲＡＭ（Ｓ ＤＲＡＭ）インタフェース３２を含む。メモリ３４は２Ｍｂまたは４Ｍｂのメモ リサイズを有する８０、１００または１２０ＭＨｚ同期型ＤＲＡＭであってもよ い。 マルチポートスイッチ１２はまた、外部管理エンティティが管理ＭＡＣインタ フェース３８によってマルチポートスイッチ１２の全体的な動作を制御できるよ うにする管理ポート３６も含む。マルチポートスイッチ１２はまた、ＰＣＩホス トおよびブリッジ４０を介して管理エンティティがアクセスできるようにするＰ ＣＩインタフェース３９も含む。これに代えて、ＰＣＩホストおよびブリッジ４ ０が複数のＩＭＳデバイスに対する拡張バスとしての役割を果たしてもよい。 マルチポートスイッチ１２は、１つのソースから受信されたデータパケットを 少なくとも１つの宛先ステーションに選択的に送信する内部意思決定エンジンを 含む。内部意思決定エンジンに代えて外部ルールチェッカを利用してもよい。外 部ルールチェッカインタフェース（ＥＲＣＩ）４２は、内部意思決定エンジンの 代わりにフレーム転送決定を行なうために外部ルールチェッカ４４が用いられる ようにする。したがって、フレーム転送決定は、内部切換エンジンまたは外部ル ールチェッカ４４のいずれかによって行なわれ得る。 マルチポートスイッチ１２はまた、ポートごとの状況のステータスをクロック に合せて出力しＬＥＤ外部論理４８を駆動するＬＥＤインタフェース４６も含む 。 ＬＥＤ外部論理４８は人間が読取ることができるＬＥＤディスプレイエレメント ５０を駆動する。発振器３０はマルチポートスイッチ１２のシステム機能に４０ ＭＨｚのクロック入力を与える。 図２は、図１のマルチポートスイッチのより詳細なブロック図である。マルチ ポートスイッチ１２はそれぞれの１０Ｍｂｐｓネットワークステーション１４間 で半二重のデータパケットの送受信を行なうための２４個の１０Ｍｂｐｓ媒体ア クセス制御（ＭＡＣ）ポート６０（ポート１から２４）と、それぞれの１００Ｍ ｂｐｓネットワークステーション１６間で全二重のデータパケットの送受信を行 なうための２つの１００Ｍｂｐｓ ＭＡＣポート６２（ポート２５および２６） とを含む。上述のとおり、管理インタフェース３６もまたＭＡＣ層プロトコル（ ポート０）に従って動作する。ＭＡＣポート６０、６２および３６の各々は、受 信先入れ先出し（ＦＩＦＯ）バッファ６４および送信ＦＩＦＯバッファ６６を有 する。ネットワークステーションからのデータパケットは対応のＭＡＣポートで 受信され、対応の受信ＦＩＦＯバッファ６４にストアされる。受信されたデータ パケットは対応の受信ＦＩＦＯバッファ６４から外部メモリインタフェース３２ に出力されて、外部メモリ３４にストアされる。 受信されたパケットのヘッダもまた、内部ルールチェッカ６８および外部ルー ルチェッカインタフェース３２を含む、意思決定エンジンに転送され、いずれの ＭＡＣポートからデータパケットが出力されるがを決定する。パケットヘッダが 内部ルールチェッカ６８に送られるかまたは外部ルールチェッカインタフェース ４２に送られるかは、マルチポートスイッチ１２の動作上の構成に依存する。外 部ルールチェッカ４４を使用することにより、容量の増加、およびフレームが外 部メモリに完全にバッファされる前にフレーム転送決定を可能にし、かつマルチ ポートスイッチ１２がフレームを受信する順とは関係なく決定が行なわれるよう にする、決定キューのうちランダムな順序付け、といった利点がもたらされる。 内部ルールチェッカ６８および外部ルールチェッカ４４は、所与のデータパケ ットに関する宛先ＭＡＣポートを決定するための意思決定論理を提供する。意思 決定エンジンは、単一ポート、複数ポートまたは全ポート（すなわちブロードキ ャスト）のいずれに所与のデータパケットを出力すべきかを示すことができる。 各データパケットにはソースおよび宛先アドレスを有するヘッダが含まれ、意思 決定エンジンはこれに基づいて適切な出力ＭＡＣポートを特定できる。宛先アド レスはバーチャルアドレスに対応してもよく、その場合、意思決定エンジンは複 数のネットワークステーションに対する出力ポートを特定する。これに代えて、 受信されたデータパケットは、（１００Ｍｂｐｓステーション１６のうち１つの ルータを介する）別のネットワークまたは所定のグループのステーションを特定 する、ＩＥＥＥ ８０２．１ｄプロトコルに準拠するＶＬＡＮ（バーチャルＬＡ Ｎ）タグ付フレームを含んでもよい。したがって、内部ルールチェッカ６８また は外部ルールチェッカ４４は、インタフェース４２を介して、バッファメモリ３ ４に一時的にストアされたフレームを単一のＭＡＣポートまたは複数のＭＡＣポ ートのいずれに出力すべきかを決定する。 意思決定エンジンは、データパケットを受信すべき各ＭＡＣポートを特定する ポートベクタの形式で転送決定をスイッチサブシステム７０に出力する。適切な ルールチェッカからのポートベクタは、外部メモリ３４においてデータパケット をストアするアドレス場所と、データパケットを受信して送信するためのＭＡＣ ポート（たとえばＭＡＣポート０から２６）の識別子とを含む。スイッチサブシ ステム７０はポートベクタに特定されたデータパケットを外部メモリインタフェ ース３２を介して外部メモリ３４から取出し、取出されたデータパケットを特定 されたポートの適切な送信ＦＩＦＯ６６に与える。 付加的なインタフェースにより、次の要素で例示される管理および制御情報が 与えられる。管理データインタフェース７２は、マルチポートスイッチ１２が、 ＭＩＩ管理仕様（ＩＥＥＥ ８０２．３ｕ）に従うスイッチトランシーバ２０お よび１００Ｍｂｐｓ物理装置２６と、制御およびステータス情報を交換できるよ うにする。管理データインタフェース７２は、双方向管理データ１０（ＭＤＩＯ ）信号経路に時間基準を与える管理データクロック（ＭＤＣ）を出力する。ＰＣ Ｉインタフェース３９は、ＰＣＩホストプロセッサ４０によって内部ＩＭＳステ ータスおよび構成レジスタ７４にアクセスし、かつ外部メモリＳＤＲＡＭ３４に アクセスするための、３２ビットＰＣＩ改訂２．１に適合したスレーブインタフ ェースである。ＰＣＩインタフェース３９は複数のＩＭＳデバイスのための拡 張バスとしての役割も果たし得る。管理ポート３６は標準７ワイヤ反転シリアル ＧＰＳＩインタフェースを介して外部ＭＡＣエンジンにインタフェースされ、標 準ＭＡＣ層プロトコルによりホストコントローラがマルチポートスイッチ１２に アクセスできるようにする。 この発明に従ったＭＩＢ情報の処理および記憶が図３の部分ブロック図で表わ される。点線で示した境界線はＩＭＳ論理チップの一部分を表わす。ＭＡＣ６０ の各々は単一のブロックにまとめて示され、これは送受信されたデータフレーム の各々についてそのポートでの送信アクティビティを詳述するＭＩＢレポートを 生成する。このデータ通信アクティビティは図２の例に示す１０Ｍｂ／ｓＭＡＣ ポート（１−２４）でのトラヒックに対応する。各ＭＩＢレポートは圧縮スキー ムに従って系統化され、これによってレポートパケットが、特定のＭＩＢ情報に 対応する特定のビット、グループ、またはフィールドに割当てられる。ＭＡＣ６ ０からのＭＩＢレポートはＭＩＢレポートデータをインターフェイス９０に供給 するＭＩＢレポートインターフェイスバスへと出力される。ＭＡＣポート６０の 各々にはＭＩＢレポートデータをＭＩＢレポートインターフェイスバスへ転送す るための反復クロックシーケンスの時間スロットが割当てられる。この例では、 ２４個のポートに対して８０ＭＨｚのクロック速度が用いられる。ＭＩＢレポー トインターフェイス９０はまた、１００Ｍｂ／ｓＭＡＣポート６２からＭＩＢレ ポートデータを受信し、これは図２のポート２５および２６に対応する。これら のポートからのＭＩＢレポートは、図２の例では２５Ｍｈｚ速度でクロック動作 される。ＭＩＢレポートインターフェイス９０はＭＡＣ６０および６２から受信 したレポートデータをＭＩＢレポートバス９１を介してＭＩＢエンジン９２へと 供給する。ＭＩＢレポートは一度に１つずつＭＩＢエンジンに送信され、１００ Ｍｂ／ｓのＭＡＣ６２からのＭＩＢレポートが優先される。インターフェイスは したがってこれらのレポートをより高い８０ＭＨｚクロックシーケンスへと同期 化し、優先順位要求に従ってすべてのＭＡＣからのレポートの配達順位を変える 。 ＭＩＢエンジンは受信されたデータをそれ自体の一次ＲＡＭストレージに累積 し、そのデータをそれぞれのＭＩＢと結合させ、外部メモリ３４のＭＩＢ情報を 更新する。カウンタはポートによってメモリ内でグループ分けされるのが好まし い。ＩＭＳ ＭＩＢカウンタは外部メモリ34内へとマップされ、ＰＣＩインター フェイス３９を通じてＰＣＩホストプロセッサ４０へとアクセス可能である。す べてのポートＭＩＢのうち全バージョンは外部メモリにあるが、そのうちより低 いｎビットのみがオンチップに維持され、よってオンチップＲＡＭスペースを保 存する。外部メモリ内のフルレングスＭＩＢは制御バス９４を介してチップへと 周期的に転送され、制御バスを介して外部メモリへと再び書込まれる前に更新さ れる。 外部メモリ内に保たれるフルレングスＭＩＢカウンタは、更新のために、外部 ホストまたはオンチップＭＩＢエンジンのいずれかによっていつでもアクセスで きる。周期的に、各ポートに属するＭＩＢは、外部メモリからＩＭＳ ＭＩＢエ ンジンへと持ってこられ、更新される。ポートによるラウンドロビン方式が、４ ５ミリ秒ごとに繰返されて用いられ得る。各ポートについてのＭＩＢオブジェク トカウントは外部メモリからＭＩＢエンジンへと転送され、毎ミリ秒に１回とい うほど頻繁に更新され得る。各ＭＩＢについてチップ上に保たれたビット数はこ の期間中に起こり得る最悪の場合に従って決定され得る。 好ましい実施例におけるＭＩＢレポートは３２ビットのデータ、すなわち統計 的に関心のあるＭＩＢオブジェクトを表わすのに現時点で十分な容量、を含む。 このようなＭＩＢオブジェクトの例は次のとおりである。ＩＭＳポート内のリソ ースの欠落、たとえば受信ＦＩＦＯのオーバフローが原因で、受信パケットがド ロップされた回数。ポートによって受信されたバイト数。ブロードキャストアド レスにあてられた、ポートによって受信された有効パケットの数。マルチキャス トアドレスにあてられた、ポートによって受信された有効パケットの数。マルチ キャストアドレスにもブロードキャストアドレスにもあてられていない、ポート によって受信された有効パケットの数。６４バイト長より短くかつ全くエラーの ない、ポートによって受信された有効パケットの数。６４バイト長より短くエラ ーのある、ポートによつて受信された有効パケットの数。設定された最大長の値 より大きくエラーなしで受信された有効パケットの数。設定された値より大きく エラーありで受信された有効パケットの数。ＩＭＳポート内のリソースの欠落、 たとえば送信ＦＩＦＯのアンダーランが原因でパケットが送信されなかった回数 。 ポートから送信されたバイトの数。ポートから（エラーありまたはエラーなしで ）送信されたパケットの数。マルチキャストアドレスまたはブロードキャストア ドレスにあてられた、ポートから送信された有効パケットの数。送信の試行中に ポートで起こる衝突の数。これらの例は現在、典型的な考察点であり、網羅的な カタログではない。 下記の表は送信パケットおよび受信パケットについての32ビットＭＩＢレポー ト構成の例である。 いくつかの異なる種類のエラーがＭＩＢレポートの種々のフィールドによって 表わされる。ＭＩＢオブジェクトを更新するためのＭＩＢレポート情報の処理お よび拡張は、ＭＩＢエンジン９２によって行なわれる。 図４は図３に示すＭＩＢエンジン９２のブロック図である。ＭＩＢレポートプ ロセッサ１０２はＭＩＢレポートインターフェイスがらＭＩＢレポートを受ける ための入力を有する。ＭＩＢレポートプロセッサの出力は８８ビット加算器１０ ４に接続される。８８ビット加算器はアキュムレーションストレージ１０６に接 続される第２の入力を有する。アキュムレーションストレージ１０６は、１６． ２μ秒に値するイベントを含み得るフリップフロップカウンタのようなレジスタ を含んでもよい。８８ビット加算器の出力はアキュムレーションストレージ１０ ６の入力に接続される。一次レジスタ１０８はアキュムレーションストレージ１ ０６からの出力を受信し、かつ３２ビット加算器１１０の第１の入力に給送する ように構成される。３２ビット加算器の第２の入力は、全ＭＩＢの一次単一ポー トストア１１２から入力を受信するように構成される。ストア１１２は、ＲＡＭ メモリを含んでもよく、外部メモリへ転送されるかまたは外部メモリから受信さ れる、フルレングスＭＩＢのためのバッファメイルボックスとしての役割を果た す。３２ビット加算器の入力は、３２ビット加算器の出力および外部メモリから ＤＭΛ制御１１４を介して受信される。 動作にあたっては、ＭＩＢレポートはＭＩＢレポートプロセッサ１０２によっ てＭＩＢエンジンに受信される。ＭＩＢレポートプロセッサは、基本的にはビッ トを内部レジスタにデコードすることによって、ＭＩＢレポートを、ＭＩＢセッ トを作り上げる種々のＭＩＢオブジェクトへと拡張する。前記の表に例を挙げた ように、ＭＩＢレポートのフィールドのうちいくつかはＭＩＢオブジェクト構造 のフィールドに共通し得る一方、残りのＭＩＢレポートパケットからの情報はス トアされた構造に割当てるために処理されなければならない。 受信されたＭＩＢレポートに対応するＭＡＣポートに対する、アキュムレーシ ョンストレージ１０６からの適切な列が８８ビット加算器１０４に適用される。 処理されたＭＩＢレポートデータはアキュムレーションストレージから検索され た（retrieved）データに加えられ、その内容はその後そこに再び書込まれる。 この処理は図面には１本線で表わされるが、好ましくは多数のＭＩＢが、更新す べき特定のＭＩＢフィールドに対して並行に追加され得る。加算器の内部は、合 計８８ビットの追加ができるよう並行に複数の加算器を含むように構成され得る 。この態様での並行処理は、複数のＭＡＣポートからのＭＩＢレポートが受信さ れる速い速度に適応できる。 アキュムレーションストレージの容量はチップスペースを保つために制限され るが、複数のＭＩＢレポートを処理するのに十分なストレージが設けられる。各 ＭＩＢについてチップ上に保たれるビット数は、４５ミリ秒のＭＩＢレポート時 間内に起こり得る最悪の場合に従って決定される。更新は毎ミリ秒に１回程度頻 繁に起こり得る。アキュムレーションストレージの内部構造の一例として、各ポ ートのデータについて４つの８８ビット列が割当てられ得る。ＭＩＢフィールド に適応する各セグメントの長さはＭＩＢサイズに関連して変化し得る。８８ビッ ト加算器の並行処理はしたがって、アキュムレーションストレージから検索され た列のＭＩＢを８８ビット加算器内の並行加算器の各々に向けることができる。 外部メモリはＤＭΛコントローラ１１４を通じてアクセスされる。１つのポー トのフルレングスＭＩＢをチップ内部で更新する準備が整うたびに、この特定の ポートにマップする部分は外部メモリからアクセスされ、単一のポートストア１ １２へ一時的にロードされる。このデータは１行ごとに３２ビット加算器１１０ 内に読出され、そこへ一次レジスタ１０８から入力された、累積された新規ＭＩ Ｂレポートデータが加えられる。この追加は一度に１つ以上の加算器の３２ビッ ト幅で適応し得るＭＩＢに適用される。更新された値は外部メモリに再び転送さ れる前に一次単一ポートストアに再び書込まれる。更新されたポート情報に割当 てられたアキュムレーションストレージ部分の内容は更新時に空にされる。更新 処理は各ポートについて順に起こり連続的に繰返されて、アキュムレーションス トレージがオーバフローしないことを確実にする。 こうして述べてきたように、外部メモリについての更新処理はＭＩＢエンジン の制御下で通常の動作中に進行している。各更新イベントについて、アキュムレ ーションストレージ１０６の関連部分はオーバフローのないデータのさらなるア キュムレーションのために十分なストレージを維持するためにクリアされる。種 々の外部状況が、ＭＩＢエンジンをリセットしてその論理要素のすべてをクリア することを適切にし得る。このようなリセットはホストからのコマンドに応答 して実現される。たとえば、ホストは外部メモリからＭＩＢデータを検索して統 計的処理を行なう。その後、外部メモリはクリアされてＭＩＢエンジンが０にリ セットされてもよい。 さらに、主なＭＩＢインターフェイスの動作を検査ずるために種々のテストが 行なわれ得る。基本テストは、たとえば制御バスのタイミングを検査したり、Ｐ ＣＩインターフェイスの適切な動作を検査したり、またＭＩＢ更新動作を検査し たりする目的で行なわれ得る。より高度なテストは、複数のＭＩＢレポートを可 能な限り速く連続して導入し、読み出された結果の中のエラーを検査することに 関する。これらのＭＩＢレポートはポートによってまたは外部ソースからのいず れかで導入され得る。さまざまな状況下でさらなるテストが行なわれ得る。 図３のＭＩＢレポートインターフェイスは図５により詳細に示される。１０Ｍ ｂ／ｓバッファ１２０は、ＭＩＢレポートインターフェイスバス１２２を通じて 時間共有ベースでＭＡＣ６０から入力したＭＩＢレポートデータを受信する。線 １２４は、たとえばハンドシェィクプロトコルなどのＭＡＣとの信号通信を提供 する。実際には、ＭＡＣ時間スロット特定入力、クロック入力およびリセット入 力を可能にするために複数の線が含まれる。１００Ｍｂ／ｓバッファ１３０およ び１４０は、ＭＩＢレポートインターフェイスバス１３２および１２４を介して ＭＡＣ６２からＭＩＢレポートデータを受信するようにそれぞれ接続される。線 １３４および１４４はバッファ１３０および１４０に対してクロックおよびプロ トコル信号を提供する。これら２つの図示された１００Ｍｂ／ｓバッファは全二 重動作ポート（図２の２５および２６）の各々に専用のものである。当然、各々 がインターフェイス内に対応するバッファを有する、さらに速度の速い、全二重 ポートがスイッチに含まれてもよい。これらのバッファは全二重ポートＭＩＢの ２５ＭＨｚクロック信号を半二重ポートの８０ＭＨｚクロック信号に同期化する 。バッファ１２０、１３０および１４０の出力はマルチプレクサ１５０に供給さ れ、これは８０ＭＨｚの速度で時系列で個別にＭＩＢレポートバス９１へ出力す る。 バッファ１２０は図６のブロック図により詳細に示される。複数のレジスタ１ ２５は各々完全なＭＩＢレポートを保持するのに十分なデータ容量を有する。好 ましい実施例のＭＩＢ構造の例として、各レジスタが３２ビット容量を有するも のが上げられる。ポインタストレージ１２６は、それぞれのＭＡＣポートに相関 する現在データを保持するそれらのレジスタを追跡する。出力バス１２８はバッ ファからマルチプレクサ１５０へＭＩＢレポートデータを搬送する。線１２９は バッファとマルチプレクサとの間の信号経路を提供する。 マルチプレクサ１５０は図７のブロック図により詳細に示される２段階マルチ プレクサである。第１段階マルチプレクサ１５２はバス１４８を介してバッファ １３０および１４０からＭＩＢレポートデータを受信する。バス１４８は単一の 入力として示されるが、当然、このバスは全二重ポート２５および２６でパケッ トを送受信するために同時に生成され得るＭＩＢを含んでもよい。線１４９はバ ッファ１３０および１４０を介するマルチプレクサ１５２と、１００Ｍｂ／ｓポ ートのＭＡＣとの間の信号リンクである。このような信号はたとえばハンドシェ ィクプロトコルを含み、ここでＭＡＣは信号送信レディを生成し、これに対しマ ルチプレクサからの確認信号が応答する。第２段階マルチプレクサ１５４はＭＩ Ｂレポートデータをバス１２８を介してバッファ１２０から受信する第１の入力 と、ＭＩＢレポートデータを第１段階マルチプレクサ１５２から受信する第２の 入力とを有する。線１２９はマルチプレクサ１５４とバッファ１２０との間に信 号を与える。マルチプレクサ１５４の出力はＭＩＢレポートバス９１へ供給され る。線１５６はマルチプレクサ１５４とＭＩＢエンジン９０との間の信号リンク を表わす。このラインを介してＭＩＢエンジンから受信されたストローブ信号に 応答して、マルチプレクサはレディ信号の肯定応答を出す。 上に例を挙げたＭＩＢレポート構造からわかるように、ＭＡＣポートを特定す るには、レポートの５つのデータビットが用いられる。このストア量は、スイッ チが含む２６ポートより多く、３２ポートまでの排他的な特定を可能にする。こ れらのポートにクロックサイクルの各シーケンスについて５ビットデータベース で時間スロットを割当てれば、すべてのポートが同じクロック速度に同期化され 、同じ優先順位である場合、ＭＩＢレポートデータをＭＩＢエンジンに対して通 信するのに十分であろう。動作において、バッファ１３０および１４０は、１０ ０Ｍｂ／ｓポートのＭＩＢレポートを残りのポートについて８０ＭＨｚクロック 信号に同期化する。しかしながら、マルチプレクサ１５４はマルチプレクサ１５ ２ から受信された１００Ｍｂ／ｓポートのＭＩＢレポートを優先させる。バッファ １２０からのＭＩＢレポートデータは、１００Ｍｂ／ｓポートのＭＩＢレポート データを送信するために優先順位が実行されると、一時保留（withheld）されな ければならない。マルチプレクサ１５４はしたがって、バッファ１２０からのＭ ＩＢレポートデータ送信の要求に対し確認を線１２９を通じて再送することがで きないかもしれない。このように一時保留されたＭＩＢレポートデータは、バッ ファ１２０のレジスタ１２５の１つに一時的にストアされる。バッファ内に保持 されたＭＩＢレポートはポインタの監視下で先入れ先出しベースで送信され、こ のとき次の時間スロットは利用可能である。各ＭＩＢレポートのポート番号はレ ポートフィールドで特定されるので、ＭＩＢエンジンはレポートの起源を適切に 認識できる。 この開示には、この発明の好ましい実施例およびわずかなその用例のみが図示 および記述される。当然、この発明は種々の他の組合せおよび環境においても使 用可能であり、ここに表わした発明の概念の範囲内で変更または修正も可能であ る。たとえば、送信要求はバッファ１２０から、ＭＩＢレポートデータがＭＩＢ レポートバス１２２から提供されるクロックサイクルで、および／またはレジス タ１２５のいずれかがＭＩＢレポートデータを含むサイクルで送信される。期待 されるトラヒックの用途およびクロックシーケンスの割当てられないスロットの 数に基づいて、８つのレジスタが好ましい実施例の図示した例においてＭＩＢレ ポートデータトラヒックを扱うのに十分であると予測される。すべてのレジスタ が占領されている場合失われるかもしれないＭＩＢレポート情報をストアするた めにさらなるオーバフローストレージをバッファ１２０に付加することもできる 。オーバフロー状態においては、ＭＡＣはＭＩＢレポートデータのいくらかを確 保しておく能力を有する。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年１月１４日（１９９９．１．１４） 【補正内容】 にアクセスすることは、演算に関する問題をさらに招く。関心のあるトラヒック イベントおよびパラメータは、それらが生じると監視され、演算の過程中に同時 に加えられる。このデータは通常の演算を分析するための適切な統計的処理を行 なうために、またはテスト期間中に診断を行う目的で、頻繁に検索され得る。 関連出願において、ＭＡＣの複雑さ、スイッチポートの数とその使用量、およ び重要な演算パラメータの数が増加することによって生じるチップアーキテクチ ャへの要求を認識し、また、重要なイベントパラメータを管理情報ベース（ＭＩ Ｂ）のオブジェクトとして規定することによりチップアーキテクチャの要求に取 組む。統合マルチポートスイッチ（ＩＭＳ）は単一チップ上のすべての論理構成 要素を含む。ネットワークスイッチアーキテクチャは、ＭＩＢレポートプロセッ サを有するオンチップの「ＭＩＢエンジン」を含み、これがオンチップＭＡＣの 各々による多数のＭＩＢオブジェクトの監視を可能にし、これは結局外部メモリ 内にストアされ、同時にＭＡＣの複雑さを最小にする。スイッチ内の各ポートに 対するＭＡＣは、ＭＩＢエンジンに対して特定的にエンコードされたフォーマッ トに従って、データの送受信の各々についてのＭＩＢレポートを出力する。ＭＩ ＢエンジンはＭＩＢレポートを複数の関連するＭＩＢオブジェクト内へデコード し、これは外部メモリが更新されるまで一時的に累積される。ＭＩＢエンジンは 、外部メモリからの値を検索しかつ検索された値に累積されたＭＩＢオブジェク トを加えることによってストアされたＭＩＢ値の更新処理を開始する。更新され たＭＩＢオブジェクトはその後、外部メモリに再び送信されてそこにストアされ 、ＭＩＢエンジンオブジェクト値はリセットされる。 上記出願に記載されるＭＩＢエンジンは、時間共有ベースで各ＭＡＣポートか らＭＩＢレポートを受信する。ＭＩＢエンジンによるＭＩＢレポートデータの受 信に対するクロックサイクルの反復シーケンスの時間スロットがそれぞのポート に名目上割当てられる一方、複数のポートでのデータトラヒックフローは、安定 した状態ではなく、ランダムな性質を有する。ポートは半二重または全二重プロ トコルに従って異なる送信速度で多様に動作し得る。ポートはかなりの時間にわ たってアイドル状態であり得るが、スイッチが、全容量までトラヒック状態を保 持する時もある。データ通信が複数のポートに対して同時に起こる場合、ＭＩＢ レポートデータの損失を回避しなくてはならない。スイッチポート特性に従った ＭＩＢエンジンへのＭＩＢレポート送信は優先されるべきである。 ＷＯ９５／２２２１６は、ネットワークリピータからの管理データを累積し、 かつＣＰＵからのコマンドに応答して累積された管理データをＣＰＵへ提供する ための、リピータ情報ベース（ＲＩＢ）を開示する。ＲＩＢの管理プロセッサは 、管理インターフェイスから管理データを受信し、そのデータを個々のビットに 分離させ、いずれのビットが記録すべき状況を示すかを判断するために個々のビ ットをポーリングし、さらに、メモリ管理ユニットへまたはメモリ管理ユニット からデータを転送し、そのような状況の各々に対して管理メモリの内容を更新す る。 この発明を具体化する統合マルチポートネットワークスイッチは、各ポートの ＭＡＣとＭＩＢレポートバスとの間に接続されたインターフェイスを備えるスイ ッチを提供することによって現在のネットワークスイッチの上述の要求および欠 点に部分的に取組む。複数のスイッチポートに対するＭＩＢレポートは、時間共 有ベースでＭＩＢレポートバスによって供給されるスイッチＭＩＢエンジンに個 別に送信される。このインターフェイスは、好ましくは、それぞれのポートに関 連する送信特性に従ってＭＩＢエンジンへのＭＩＢレポートの送信を優先させる 。 この発明の別の局面は、インターフェイスにおいてＦＩＦＯストレージバッフ ァを使用して、クロック信号に同期化された時間スロット割当シーケンスにおい て優先順位の低いポートから受信されたＭＩＢレポートデータを一時的に保持す ることに関し、これは優先順位の高いポートからのＭＩＢレポートデータがＭＩ Ｂレポートパスへの出力が優先される期間中に行なわれる。このバッファは、各 々がＭＩＢレポートについてのデータを保持するのに十分な容量を有する複数の バッファを含んでもよい。どのレジスタに格納(populated)されているかを示し 、またそれらのレジスタをポートに結合させる、ポインタストレージは、バッフ ァがＦＩＦＯ−次ストレージとして動作することを可能にする。ＭＩＢエンジン はしたがって規則的な時間シーケンスでＭＩＢレポートを個別に受信できる。イ ンターフェイスにおけるマルチプレクサは、ＭＩＢレポート出力を優先させつつ ＭＩＢエンジンへの出力シーケンスを制御する。 この発明のさらなる局面は、選択されたデータ送信速度、たとえば１０Ｍｂ／ ｓで半二重モードで動作するチップ上の第１の複数のポートと、より速いデータ 送信速度、たとえば１００Ｍｂ／ｓで全二重モードで動作する第２の複数のポー トとを提供することである。それぞれのポートグループからのＭＩＢレポートは 請求の範囲 １．データネットワーク（１０）に接続するための、論理チップを有する統合マ ルチポートネットワークスイッチ（１２）であって、 前記データネットワークに対してデータパケットを送受信するための複数のポ ート（６０、６２）と、 前記ポートの各々と関係して、それぞれのポートでのネットワークに対するデ ータパケットの送受信の各々についての所定のパラメータに関する管理情報ベー ス（ＭＩＢ）レポートデータを生成する媒体アクセスコントローラ（ＭＡＣ）（ ２３、２４）と、 ＭＩＢレポートバス（９１）を通じて前記ＭＩＢレポートデータを受信するよ うに接続され、そこで累積されるＭＩＢデータを前記論理チップの外部のメモリ と通信するための出力を有する、オンチップ管理情報ベース（ＭＩＢ）エンジン （９２）とを含み、 各ポートのＭＡＣと前記ＭＩＢレポートバスとの間に接続されるインターフェ イス（９０）とを含むことを特徴とし、それによって前記複数のポートのＭＩＢ レポートが前記ＭＩＢエンジンに時間共有ベースで個別に送信される、統合マル チポートネットワークスイッチ。 ２．前記複数のポートがそれぞれ異なる送信特性で動作可能であり、前記インタ ーフェイスが、 それぞれのポートに関連する送信特徴に従って前記ＭＩＢエンジンに対して前 記ＭＩＢレポートの送信を優先順位づけするための優先手段（１５４）を含む、 請求項１に記載の統合マルチポートネットワークスイッチ。 ３．より速いデータ送信速度で動作するＭＡＣポート（６２）で生成されるＭＩ Ｂレポートが、前記優先手段によって、より低いデータ送信速度で動作するＭＡ Ｃポート（６０）で生成されるＭＩＢレポートよりも高い優先順位にあるとされ る、請求項２に記載の統合マルチポートネットワークスイッチ。 ４．全二重プロトコルで動作するＭＡＣポートで生成されたＭＩＢレポートが、 前記優先手段によって、半二重プロトコルで動作するＭＡＣポートで生成された ＭＩＢレポートよりも高い優先順位にあるとされる、請求項２に記載の統合マル チポートネットワークスイッチ。 ５．前記インターフェイスが、 第１の送信速度で動作するそれぞれのポートに関連する複数のＭＡＣからＭＩ Ｂレポートを受信するように接続された入力を有する第１のバッファ（１２０） と、 第２の送信速度で動作するポートに関連するＭＡＣからＭＩＢレポートを受信 するように接続された入力を有する第２のバッファ（１３０）と、 前記第１および第２のバッファの出力にそれぞれ接続された複数の入力と、前 記ＭＩＢレポートバスに接続された出力（９１）とを有するマルチプレクサ手段 （１５０）とを含む、請求項１に記載の統合マルチポートネットワークスイッチ 。 ６．前記第１のバッファが、 各々がＭＩＢレポートを保持するのに十分な容量を有する先入れ先出し（ＦＩ ＦＯ）の複数のレジスタ（１２５）と、 現在ＭＩＢレポートデータを保持しているＦＩＦＯレジスタをポートによって 識別するためのポインタストレージ（１２６）とを含む、請求項５に記載の統合 マルチポートスイッチ。 ７．ＭＩＢレポートが第１のクロック速度でクロックサイクルのＭＡＣ時間スロ ット割当に従って前記第１のバッファで受信され、またＭＩＢレポートが第２の クロック速度に同期化される速度で前記第２のバッファで受信され、前記第２の バッファが第１のクロック速度に受信されたＭＩＢレポートを同期化する手段を 含む、請求項６に記載の統合マルチポートスイッチ。 ８．前記第２の送信速度が前記第１の送信速度より速く、前記第１のクロック速 度が前記第２のクロック速度より速い、請求項６に記載の統合マルチポートスイ ッチ。 ９．前記インターフェイスが、前記第２の送信速度で動作するポートに関連する ＭＡＣからＭＩＢレポートを受信するように接続された入力を有する第３のバッ ファ（１４０）をさらに含み、前記マルチプレクサ手段が、 前記第２および第３のバッファからデータを受信するように接続された第１の マルチプレクサ（１５２）と、 前記第１のバッファおよび前記第１のマルチプレクサからデータを受信するよ うに接続された第２のマルチプレクサ（１５４）とを含み、前記第２のマルチプ レクサが前記ＭＩＢレポートバスに接続されており、それによってＭＩＢレポー トが前記ＭＩＢエンジンへ個別に出力される、請求項６に記載の統合マルチポー トスイッチ。 １０．データネットワークに対してデータパケットを授受するための複数のポー トを有する集積チップを含む統合マルチポートネットワークスイッチ（１２）に おいて、各々のポートがそれに関連して媒体アクセスコントローラ（ＭＡＣ）（ ６０、６２）を有し、 前記ポートの各々でデータパケットを各々授受するための所定のパラメータに 関する管理情報ベース（ＭＩＢ）レポートを生成するステップを含み、 ＭＩＢレポートを前記複数のポートについて個別にオンチップ管理情報ベース （ＭＩＢ）エンジンに時間共有ベースで送信するステップと、 前記ＭＩＢエンジン（９２）で前記ＭＩＢレポートを一時的に累積するステッ プと、 ＭＩＢレポートを一時的に累積し、前記チップの外部のメモリ（３４）を周期 的に更新するステップとを特徴とする、方法。 １１．前記複数のポートがそれぞれ異なる送信特性で動作可能であり、前記送信 するステップが、 それぞれのポートに関連する送信特性に従って前記ＭＩＢエンジンに対して前 記ＭＩＢレポートの出力を優先させるステップを含む、請求項１０に記載の方法 。 １２．前記複数のポートのうち少なくとも２つが第１のデータ送信速度で動作し 、前記複数のポートのうち少なくとも１つが第２のデータ送信速度、つまり前記 第１のデータ送信速度よりも速い速度で動作し、前記送信するステップが、 前記第１のデータ送信速度で動作するポートからのＭＩＢレポートを時間共有 ベースで一次ストレージ（６４、６６）にバッファするステップと、 前記バッファするステップでバッファされたＭＩＢレポートデータを前記第２ のデータ送信速度で動作する前記少なくとも１つのポートからのＭＩＢレポート データで多重化するステップと、 前記多重化するステップにおいて多重化されたＭＩＢレポートデータを前記Ｍ ＩＢエンジンに出力するステップとを含む、方法。 １３．前記送信するステップが、ＭＩＢレポートのそれぞれのポートに関連する データ送信速度に関する前記出力ステップで出力すべきＭＩＢレポートを優先さ せるステップを含む、請求項１２に記載の方法。 １４．前記バッファするステップが先入れ先出しベースでＭＩＢレポートをスト アするステップを含む、請求項１２に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ (72)発明者 チョウ，ピーター・カ―ファイ アメリカ合衆国、95131 カリフォルニア 州、サン・ノゼ、マックスウェル・ウェ イ、1416

Claims (1)

1. 【特許請求の範囲】 １．データネットワークに接続するための、論理チップを有する統合マルチポー トネットワークスイッチであって、 前記データネットワークに対してデータパケットを送受信するための複数のポ ートと、 前記ポートの各々と関係して、それぞれのポートでのネットワークに対するデ ータパケットの送受信の各々についての所定のパラメータに関する管理情報ベー ス（ＭＩＢ）レポートデータを生成ずる媒体アクセスコントローラ（ＭＡＣ）と 、 ＭＩＢレポートバスを通じて前記ＭＩＢレポートデータを受信するように接続 され、そこで累積されるＭＩＢデータを前記論理チップの外部のメモリと通信す るための出力を有する、オンチップ管理情報ベース（ＭＩＢ）エンジンと、 各ポートのＭＡＣと前記ＭＩＢレポートバスとの間に接続されるインターフェ イスとを含み、それによって前記複数のポートのＭＩＢレポートが前記ＭＩＢエ ンジンに時間共有ベースで個別に送信される、統合マルチポートネットワークス イッチ。 ２．前記複数のポートがそれぞれ異なる送信特性で動作可能であり、前記インタ ーフェイスが、 それぞれのポートに関連する送信特徴に従って前記ＭＩＢエンジンに対して前 記ＭＩＢレポートの送信を優先順位づけするための優先手段を含む、請求項１に 記載の統合マルチポートネットワークスイッチ。 ３．より速いデータ送信速度で動作するＭＡＣポートで生成されるＭＩＢレポー トが、前記優先手段によって、より低いデータ送信速度で動作するＭＡＣポート で生成されるＭＩＢレポートよりも高い優先順位にあるとされる、請求項２に記 載の統合マルチポートネットワークスイッチ。 ４．全二重プロトコルで動作するＭＡＣポートで生成されたＭＩＢレポートが、 前記優先手段によって、半二重プロトコルで動作するＭＡＣポートで生成された ＭＩＢレポートよりも高い優先順位にあるとされる、請求項２に記載の統合マル チポートネットワークスイッチ。 ５．前記インターフェイスが、 第１の送信速度で動作するそれぞれのポートに関連する複数のＭＡＣからＭＩ Ｂレポートを受信するように接続された入力を有する第１のバッファと、 第２の送信速度で動作するポートに関連するＭＡＣからＭＩＢレポートを受信 するように接続された入力を有する第２のバッファと、 前記第１および第２のバッファの出力にそれぞれ接続された複数の入力と、前 記ＭＩＢレポートバスに接続された出力とを有するマルチプレクサ手段とを含む 、請求項１に記載の統合マルチポートネットワークスイッチ。 ６．前記第１のバッファが、 各々がＭＩＢレポートを保持するのに十分な容量を有する先入れ先出し（ＦＩ ＦＯ）の複数のレジスタと、 現在ＭＩＢレポートデータを保持しているＦＩＦＯレジスタをポートによって 識別するためのポインタストレージとを含む、請求項５に記載の統合マルチポー トスイッチ。 ７．ＭＩＢレポートが第１のクロック速度でクロックサイクルのＭＡＣ時間スロ ット割当に従って前記第１のバッファで受信され、またＭＩＢレポートが第２の クロック速度に同期化される速度で前記第２のバッファで受信され、前記第２の バッファが第１のクロック速度に受信されたＭＩＢレポートを同期化する手段を 含む、請求項６に記載の統合マルチポートスイッチ。 ８．前記第２の送信速度が前記第１の送信速度より速く、前記第１のクロック速 度が前記第２のクロック速度より速い、請求項６に記載の統合マルチポートスイ ッチ。 ９．前記インターフェイスが、前記第２の送信速度で動作するポートに関連する ＭＡＣからＭＩＢレポートを受信するように接続された入力を有する第３のバッ ファをさらに含み、前記マルチプレクサ手段が、 前記第２および第３のバッファからデータを受信するように接続された第１の マルチプレクサと、 前記第１のバッファおよび前記第１のマルチプレクサからデータを受信するよ うに接続された第２のマルチプレクサとを含み、前記第２のマルチプレクサが前 記ＭＩＢレポートバスに接続されており、それによってＭＩＢレポートが前記Ｍ ＩＢエンジンへ個別に出力される、請求項６に記載の統合マルチポートスイッチ 。 １０．データネットワークに対してデータパケットを授受するための複数のポー トを有する集積チップを含む統合マルチポートネットワークスイッチにおいて、 各々のポートがそれに関連して媒体アクセスコントローラ（ＭＡＣ）を有し、 前記ポートの各々でデータパケットを各々授受するための所定のパラメータに 関する管理情報ベース（ＭＩＢ）レポートを生成するステップと、 ＭＩＢレポートを前記複数のポートについて個別にオンチップ管理情報ベース （ＭＩＢ）エンジンに時間共有ベースで送信するステップと、 前記ＭＩＢエンジンで前記ＭＩＢレポートを一時的に累積するステップと、 ＭＩＢレポートを一時的に累積し、前記チップの外部のメモリを周期的に更新 するステップとを含む、方法。 １１．前記複数のポートがそれぞれ異なる送信特性で動作可能であり、前記送信 するステップが、 それぞれのポートに関連する送信特性に従って前記ＭＩＢエンジンに対して前 記ＭＩＢレポートの出力を優先させるステップを含む、請求項１０に記載の方法 。 １２．前記複数のポートのうち少なくとも２つが第１のデータ送信速度で動作し 、前記複数のポートのうち少なくとも１つが第２のデータ送信速度、つまり前記 第１のデータ送信速度よりも速い速度で動作し、前記送信するステップが、 前記第１のデータ送信速度で動作するポートからのＭＩＢレポートを時間共有 ベースで一次ストレージにバッファするステップと、 前記バッファするステップでバッファされたＭＩＢレポートデータを前記第２ のデータ送信速度で動作する前記少なくとも１つのポートからのＭＩＢレポート データで多重化するステップと、 前記多重化するステップにおいて多重化されたＭＩＢレポートデータを前記Ｍ ＩＢエンジンに出力するステップとを含む、方法。 １３．前記送信するステップが、ＭＩＢレポートのそれぞれのポートに関連する データ送信速度に関する前記出力ステップで出力すべきＭＩＢレポートを優先さ せるステップを含む、請求項１２に記載の方法。 １４．前記バッファするステップが先入れ先出しベースでＭＩＢレポートをスト アするステップを含む、請求項１２に記載の方法。