JPH0795766B2 - デジタル・データ通信装置及びそれに使用するデータ通信アダプタ - Google Patents
デジタル・データ通信装置及びそれに使用するデータ通信アダプタInfo
- Publication number
- JPH0795766B2 JPH0795766B2 JP1166694A JP16669489A JPH0795766B2 JP H0795766 B2 JPH0795766 B2 JP H0795766B2 JP 1166694 A JP1166694 A JP 1166694A JP 16669489 A JP16669489 A JP 16669489A JP H0795766 B2 JPH0795766 B2 JP H0795766B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- reception
- bus
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信システムにおけるデイジタル・デ
ータ通信装置に係り、特に通信伝送路を介して端末やワ
ーク・ステーシヨン間でデータの送受信を行なうに好適
なデータ通信アダプタ装置に関する。さらに、本発明は
デイジタルデータ通信装置に関する。
ータ通信装置に係り、特に通信伝送路を介して端末やワ
ーク・ステーシヨン間でデータの送受信を行なうに好適
なデータ通信アダプタ装置に関する。さらに、本発明は
デイジタルデータ通信装置に関する。
第14図はトークンリングLAN（Local Area Network）シ
ステムにおけるデータ通信システムであり、信号伝送路
1,データ端末装置２、及びデータ通信アダプタ３で構成
される。データ端末装置２は、ホストプロセツサ4,送受
信データ格納用バツフアメモリ６、及びデータ通信アダ
プタ３との間の送受信データの転送媒体であるシステム
データバス５を含んでいる。データ通信アダプタ３は、
信号伝送路１より受信したデータがデータ通信アダプタ
３を通り、バツフアメモリ６に格納される際に受信デー
タ18,19を一時格納する受信FIFOメモリ17と、バツフア
メモリ６からデータ通信アダプタ３を通つて信号伝送路
１へ送信される送信データを一時格納する送信FIFOメモ
リ33を含んでいる。
ステムにおけるデータ通信システムであり、信号伝送路
1,データ端末装置２、及びデータ通信アダプタ３で構成
される。データ端末装置２は、ホストプロセツサ4,送受
信データ格納用バツフアメモリ６、及びデータ通信アダ
プタ３との間の送受信データの転送媒体であるシステム
データバス５を含んでいる。データ通信アダプタ３は、
信号伝送路１より受信したデータがデータ通信アダプタ
３を通り、バツフアメモリ６に格納される際に受信デー
タ18,19を一時格納する受信FIFOメモリ17と、バツフア
メモリ６からデータ通信アダプタ３を通つて信号伝送路
１へ送信される送信データを一時格納する送信FIFOメモ
リ33を含んでいる。
ここで、受信FIFOメモリ17及び送信FIFOメモリ33を設け
る理由について説明する。受信FIFOメモリ17は、シリア
ル受信データ処理部からフレーム・データを受信時、ホ
ストプロセツサの応答時間から確保するため、及びデー
タ通信アダプタがあるフレーム・データを処理中に、次
のフレーム・データが来た時の一時格納用として設けら
れる。
る理由について説明する。受信FIFOメモリ17は、シリア
ル受信データ処理部からフレーム・データを受信時、ホ
ストプロセツサの応答時間から確保するため、及びデー
タ通信アダプタがあるフレーム・データを処理中に、次
のフレーム・データが来た時の一時格納用として設けら
れる。
送信FIFOメモリ33は、信号伝送路１とシステムデータバ
ス５のデータ転送速度のバツフアリングに設けるもので
ある。すなわち、フレーム送信伝送速度と、バツフアメ
モリ６から送信FIFOメモリ33へのデータ転送速度緩衝用
として設ける。
ス５のデータ転送速度のバツフアリングに設けるもので
ある。すなわち、フレーム送信伝送速度と、バツフアメ
モリ６から送信FIFOメモリ33へのデータ転送速度緩衝用
として設ける。
第15図はOSI（Open system interconnection）参照モデ
ルと、上述のデータ通信システムの位置付けを示す。デ
ータリンク層におけるLLC（Logical Link Control）サ
ブ層は、論理的なリンクの設定と解放，フレームの再送
制御，フレームの流量制御などステーシヨン間のフレー
ム送受制御を行なう。MACサブ層はステーシヨン間の媒
体アクセス制御及び伝送路の異常検出などの機能を行な
う。データ通信アダプタは主にMACサブ層を実現するも
のである。なお、ホストプロセツサシステムはLLCサブ
層を実現する。
ルと、上述のデータ通信システムの位置付けを示す。デ
ータリンク層におけるLLC（Logical Link Control）サ
ブ層は、論理的なリンクの設定と解放，フレームの再送
制御，フレームの流量制御などステーシヨン間のフレー
ム送受制御を行なう。MACサブ層はステーシヨン間の媒
体アクセス制御及び伝送路の異常検出などの機能を行な
う。データ通信アダプタは主にMACサブ層を実現するも
のである。なお、ホストプロセツサシステムはLLCサブ
層を実現する。
第16図は、ステーシヨンの構成例を示したものであり、
前述の物と同一または同等物は同じ符号にて示してあ
る。ステーシヨンは、ホストプロセツサ4,バツフアメモ
リ6,データ通信アダプタ3,シリアルインタフエース装置
SI,トランク・カツプリング・ユニツト（Trunk Couplin
g Unit）TCU及び通信伝送路１などから成る。シリアル
インタフエース装置SIは、PHY（Physical）層機能を実
現するもので、送受信クロツクの同期化，信号の位相，
振幅補正，通信路の故障検出などを行なう。トランクカ
ツプリングユニツトTCUは、ステーシヨンを通信路に挿
入，離脱させるリレー装置である。信号SDは、たとえば
送信，受信データ，受信クロツク，自局発振クロツク，
及びインサート／バイパス指定信号ばどST制御信号から
成る。
前述の物と同一または同等物は同じ符号にて示してあ
る。ステーシヨンは、ホストプロセツサ4,バツフアメモ
リ6,データ通信アダプタ3,シリアルインタフエース装置
SI,トランク・カツプリング・ユニツト（Trunk Couplin
g Unit）TCU及び通信伝送路１などから成る。シリアル
インタフエース装置SIは、PHY（Physical）層機能を実
現するもので、送受信クロツクの同期化，信号の位相，
振幅補正，通信路の故障検出などを行なう。トランクカ
ツプリングユニツトTCUは、ステーシヨンを通信路に挿
入，離脱させるリレー装置である。信号SDは、たとえば
送信，受信データ，受信クロツク，自局発振クロツク，
及びインサート／バイパス指定信号ばどST制御信号から
成る。
データ通信アダプタは、国際標準プロトコルを満足する
様構成される。
様構成される。
国際標準規格プロトコルについては、国際標準規格ISO/
TC 97/SC 6 N4477,1987−02−12、同ISO/TC 97/SC 6 N4
488,1987−01−01、及びローカル・エリア・ネツトワー
クス・トークンリング・メデイア・アクセス・メソド
アンドフイジカル・レイヤ・スペシフイケーシヨンズ，
コモン・レフアレンス・ドキユメント シー・アイ・ア
ール・シー・エー，ノヴエンバー，（Local Area Netwo
rks Token Ring Media Access Method and Physical La
yer Specifications,Common Reference Document CIRC
A,NOV）1988年，第１項から第30項などに記載されてい
る。
TC 97/SC 6 N4477,1987−02−12、同ISO/TC 97/SC 6 N4
488,1987−01−01、及びローカル・エリア・ネツトワー
クス・トークンリング・メデイア・アクセス・メソド
アンドフイジカル・レイヤ・スペシフイケーシヨンズ，
コモン・レフアレンス・ドキユメント シー・アイ・ア
ール・シー・エー，ノヴエンバー，（Local Area Netwo
rks Token Ring Media Access Method and Physical La
yer Specifications,Common Reference Document CIRC
A,NOV）1988年，第１項から第30項などに記載されてい
る。
第17図は信号伝送路１を流れるデータ18,19の構成例で
ある。トークンリングLANにおいては、トークンと呼ば
れる、各ステーシヨン間で送信権を仲介するための制御
媒体となるデータ26（第17図（ｂ））、及び通常の情報
を含むフレームと呼ばれるデータ20（第17図（ａ））の
２種のデータが存在する。フレーム20は、フレームの先
頭を示す開始デリミタ21,フレームの種類，宛先アドレ
ス，送信局アドレス等フレームの特徴を示す制御フイー
ルド22,フレームの後尾を示す終了デリミタ24、それに
フレームの宛先アドレスが存在したか、フレームが宛先
アドレス局でコピーされたかの情報を含む終了制御フイ
ールド25、及び情報フイールド23から成る。トークン26
は、開始デリミタ27,プライオリテイビツトや予約ビツ
トを含む制御フイールド28、それに終了デリミタ29から
成る。
ある。トークンリングLANにおいては、トークンと呼ば
れる、各ステーシヨン間で送信権を仲介するための制御
媒体となるデータ26（第17図（ｂ））、及び通常の情報
を含むフレームと呼ばれるデータ20（第17図（ａ））の
２種のデータが存在する。フレーム20は、フレームの先
頭を示す開始デリミタ21,フレームの種類，宛先アドレ
ス，送信局アドレス等フレームの特徴を示す制御フイー
ルド22,フレームの後尾を示す終了デリミタ24、それに
フレームの宛先アドレスが存在したか、フレームが宛先
アドレス局でコピーされたかの情報を含む終了制御フイ
ールド25、及び情報フイールド23から成る。トークン26
は、開始デリミタ27,プライオリテイビツトや予約ビツ
トを含む制御フイールド28、それに終了デリミタ29から
成る。
ところで、前述のデータ通信システム構成法、特にホス
トプロセツサ・システムとデータ通信アダプタの構成法
は、例えば特開昭61−239747号，特開昭61−87451号で
論じられている。以下、従来例について述べる。
トプロセツサ・システムとデータ通信アダプタの構成法
は、例えば特開昭61−239747号，特開昭61−87451号で
論じられている。以下、従来例について述べる。
第18図はLANデータ通信送信の従来例を示すものであ
る。全体の構成は、ホストプロセツサ装置212（データ
端末装置又はホストプロセツサシステム２），ステーシ
ヨン210（データ通信アダプタ３）から成り、各ステー
シヨン210はシステム・インタフエース230,メツセージ
・プロセツサ220.プロトコル処理装置216から構成され
る。ホストプロセツサ装置212はホスト中央処理装置（C
PU）231,メインメモリ232,周辺I/O装置233、及びそれら
を相互接続するメインアドレス／データバス234,制御バ
ス235から成る。一方、メツセージプロセツサ220は、ロ
ーカルCPU221,汎用タイマ225,バス仲裁装置226,ローカ
ルRAM222、及びそれらを相互接続するローカル・アドレ
ス／データバス223,ローカル制御バス224から成る。ま
た、プロトコル処理装置216はマルチプレクサ239,直列
／並列変換器（S/P変換器）217,並列／直列変換器（P/S
変換器）238,送信FIFO237,受信FIFO218,アドレスバス22
8,データバス219、及びローカルROM227から構成され
る。なお、ステーシヨン中の215はリング・インタフエ
ースで、受信入力信号211を内部処理用の電圧レベルに
変換して通信グループの信号からクロツク信号φｓを再
生する。
る。全体の構成は、ホストプロセツサ装置212（データ
端末装置又はホストプロセツサシステム２），ステーシ
ヨン210（データ通信アダプタ３）から成り、各ステー
シヨン210はシステム・インタフエース230,メツセージ
・プロセツサ220.プロトコル処理装置216から構成され
る。ホストプロセツサ装置212はホスト中央処理装置（C
PU）231,メインメモリ232,周辺I/O装置233、及びそれら
を相互接続するメインアドレス／データバス234,制御バ
ス235から成る。一方、メツセージプロセツサ220は、ロ
ーカルCPU221,汎用タイマ225,バス仲裁装置226,ローカ
ルRAM222、及びそれらを相互接続するローカル・アドレ
ス／データバス223,ローカル制御バス224から成る。ま
た、プロトコル処理装置216はマルチプレクサ239,直列
／並列変換器（S/P変換器）217,並列／直列変換器（P/S
変換器）238,送信FIFO237,受信FIFO218,アドレスバス22
8,データバス219、及びローカルROM227から構成され
る。なお、ステーシヨン中の215はリング・インタフエ
ースで、受信入力信号211を内部処理用の電圧レベルに
変換して通信グループの信号からクロツク信号φｓを再
生する。
信号路213から入力される直列データ（受信データ）は
直列／並列変換回路217において並列データに変換され
る。上記直列データがコピーされるべきものであるとき
は、入力されたデータバイトはFIFOバツフア218により
データ・バス219へ送出される。メツセージプロセツサ2
20は、直接メモリ・アクセス（DMA）により入力データ
をローカル・アドレス／データバス223及びローカル制
御バス224を介してローカルRAM222に転送する。なお、
メツセージプロセツサ220のローカルCPU221に関するプ
ログラムはローカルROM227に記憶されており、このロー
カルROM227はローカルアドレス／データバス223の延長
であるアドレスバス228及びデータバス219によりアクセ
スされる。次に、ローカルRAM222にコピーされた入力デ
ータは、システムインタフエース230を介してDMAにより
ホストプロセツサ装置212内メインメモリ232に転送され
る。
直列／並列変換回路217において並列データに変換され
る。上記直列データがコピーされるべきものであるとき
は、入力されたデータバイトはFIFOバツフア218により
データ・バス219へ送出される。メツセージプロセツサ2
20は、直接メモリ・アクセス（DMA）により入力データ
をローカル・アドレス／データバス223及びローカル制
御バス224を介してローカルRAM222に転送する。なお、
メツセージプロセツサ220のローカルCPU221に関するプ
ログラムはローカルROM227に記憶されており、このロー
カルROM227はローカルアドレス／データバス223の延長
であるアドレスバス228及びデータバス219によりアクセ
スされる。次に、ローカルRAM222にコピーされた入力デ
ータは、システムインタフエース230を介してDMAにより
ホストプロセツサ装置212内メインメモリ232に転送され
る。
送信動作を下記に述べる、メインメモリ232内のメツセ
ージフレームは、システムインタフエース230及びロー
カル・アドレス／データバス223を介してDMAによりロー
カルRAM222にコピーされる。プロトコル処理装置216が
フリートークンの受信を確認すると、プロトコル処理装
置内のコントローラはDMAによりローカルRAM222からロ
ーカル・アドレス／データバス223,データバス219及びF
IFO237を介してフレームの転送を開始し、このFIFO237
からのデータは並列／直列変換器238により直列化さ
れ、マルチプレクサ239を介して出力線214′に導かれ
る。
ージフレームは、システムインタフエース230及びロー
カル・アドレス／データバス223を介してDMAによりロー
カルRAM222にコピーされる。プロトコル処理装置216が
フリートークンの受信を確認すると、プロトコル処理装
置内のコントローラはDMAによりローカルRAM222からロ
ーカル・アドレス／データバス223,データバス219及びF
IFO237を介してフレームの転送を開始し、このFIFO237
からのデータは並列／直列変換器238により直列化さ
れ、マルチプレクサ239を介して出力線214′に導かれ
る。
以上の説明から明らかなように、従来の構成において
は、共通のバス系（ローカル・アドレス／データバス22
3及びデータバス219,アドレスバス228）にプロトコル処
理装置216,システム・インタフエース230.ローカルCPU2
21の３個のバスマスタが接続され、バスマスタ間でバス
専有権獲得を調停するためのバスアービタ（バス仲裁装
置）226が必要である。
は、共通のバス系（ローカル・アドレス／データバス22
3及びデータバス219,アドレスバス228）にプロトコル処
理装置216,システム・インタフエース230.ローカルCPU2
21の３個のバスマスタが接続され、バスマスタ間でバス
専有権獲得を調停するためのバスアービタ（バス仲裁装
置）226が必要である。
したがつて、従来においては外部バス・マスタの１つが
制御している間に更に高い優先権のバスマスタがローカ
ル・アドレス／データバス223を要求するケースがあ
る。たとえば、システム・インタフエース230が制御し
ている間（入力メツセージをメインメモリ232からロー
カルRAM222にDMA転送中）、プロトコル処理装置216が受
信データをローカルRAM222にDMA転送する要求を発生し
た場合が相当する。
制御している間に更に高い優先権のバスマスタがローカ
ル・アドレス／データバス223を要求するケースがあ
る。たとえば、システム・インタフエース230が制御し
ている間（入力メツセージをメインメモリ232からロー
カルRAM222にDMA転送中）、プロトコル処理装置216が受
信データをローカルRAM222にDMA転送する要求を発生し
た場合が相当する。
従来例装置では、送受信時、送受信FIFO,ローカルRAM,
メインメモリの間でデータ転送する間バスを専用し続け
他の処理は困難となるので、データ通信アダプタ内CPU
装置（ローカルCPU）の処理能力が落ち傾向があつた。
また、ホストプロセツサから制御パラメータや初期設定
パラメータを該データ通信アダプタに設定する時も内部
バスを占有するこになり、CPU装置の処理能力を低下さ
せる一因となつていた。さらに、バスアービタが必要と
なり、バスマスタが変わる時のバスアービトレーシヨン
時間がオーバヘツドとなるとともに、バスアービトレー
シヨンの制御論理が複雑になる傾向があつた。
メインメモリの間でデータ転送する間バスを専用し続け
他の処理は困難となるので、データ通信アダプタ内CPU
装置（ローカルCPU）の処理能力が落ち傾向があつた。
また、ホストプロセツサから制御パラメータや初期設定
パラメータを該データ通信アダプタに設定する時も内部
バスを占有するこになり、CPU装置の処理能力を低下さ
せる一因となつていた。さらに、バスアービタが必要と
なり、バスマスタが変わる時のバスアービトレーシヨン
時間がオーバヘツドとなるとともに、バスアービトレー
シヨンの制御論理が複雑になる傾向があつた。
本発明の目的は、送受信フレームの処置能力が高く、か
つホストプロセツサで解釈すべきフレーム受信の場合も
データ通信アダプタ内CPU装置の処理能率を低下させな
いデイジタル・データ通信装置を提供するにある。
つホストプロセツサで解釈すべきフレーム受信の場合も
データ通信アダプタ内CPU装置の処理能率を低下させな
いデイジタル・データ通信装置を提供するにある。
本発明の別な目的は、ホストプロセツサから容易に、効
率よくデータ通信アダプタをアクセス，制御でき、かつ
データ通信アダプタからホストプロセツサへ効率的に迅
速な報告が可能なインタフエース手段を有するデータ通
信アダプタ装置を提供するにある。
率よくデータ通信アダプタをアクセス，制御でき、かつ
データ通信アダプタからホストプロセツサへ効率的に迅
速な報告が可能なインタフエース手段を有するデータ通
信アダプタ装置を提供するにある。
本発明の異なる目的はフレームステータス報告手段，パ
リテイ・チエツク機能などにより高信頼化を図つたデイ
ジタル・データ通信装置を実現するにある。
リテイ・チエツク機能などにより高信頼化を図つたデイ
ジタル・データ通信装置を実現するにある。
更に本発明の他の目的は、ホストプロセツサとの汎用的
インタフエースを実現する、半導体集積回路装置（LS
I）に好適なデータ通信アダプタ装置を提供するにあ
る。
インタフエースを実現する、半導体集積回路装置（LS
I）に好適なデータ通信アダプタ装置を提供するにあ
る。
上記目的を達成するためのデイジタルデータ通信装置は
主にLLC（Logical Link Control）フレームの生成，解
釈を行なうとともに、データ通信アダプタに対して初期
設定，制御パラメータ設定，送受信の起動、それに異常
処理などの指示を行なうホストプロセツサ・システム
と、該ホストプロセツサ・システムと通信伝送路の間に
挿入され、主に、MAC層の機能を実現するデータ通信ア
ダプタから成る。ホストプロセツサ・システムは、ホス
トプロセツサとバツフアメモリ、それら相互を接続する
システムデータ／アドレスバス手段を有する。
主にLLC（Logical Link Control）フレームの生成，解
釈を行なうとともに、データ通信アダプタに対して初期
設定，制御パラメータ設定，送受信の起動、それに異常
処理などの指示を行なうホストプロセツサ・システム
と、該ホストプロセツサ・システムと通信伝送路の間に
挿入され、主に、MAC層の機能を実現するデータ通信ア
ダプタから成る。ホストプロセツサ・システムは、ホス
トプロセツサとバツフアメモリ、それら相互を接続する
システムデータ／アドレスバス手段を有する。
データ通信アダプタ３は第１図に示すように少なくとも
専用プロセツサ部57,システムインタフエース部58,送信
パラレルデータ処理部，受信パラレルデータ処理部それ
にシリアル送受信制御部59から成る。
専用プロセツサ部57,システムインタフエース部58,送信
パラレルデータ処理部，受信パラレルデータ処理部それ
にシリアル送受信制御部59から成る。
専用プロセツサ部57は、MAC層を制御するCPU装置52,ワ
ークRAM53,受信MACフレーム格納用受信MAC RAM56,タイ
マ54,コントロール／ステータスレジスタ66から構成さ
れ、システム・インタフエース部58は、システムインタ
フエースRAM50,コマンド／コントロールレジスタ55、及
びこれらRAM,レジスタとシステムデータ／アドレスバス
（以後システムバスと称す）手段５とを接続するバスイ
ンタフエース手段61から構成される。
ークRAM53,受信MACフレーム格納用受信MAC RAM56,タイ
マ54,コントロール／ステータスレジスタ66から構成さ
れ、システム・インタフエース部58は、システムインタ
フエースRAM50,コマンド／コントロールレジスタ55、及
びこれらRAM,レジスタとシステムデータ／アドレスバス
（以後システムバスと称す）手段５とを接続するバスイ
ンタフエース手段61から構成される。
送信パラレルデータ処理部は受信FIFO33,端末装置内受
信のバツフアメモリ内の送信データをシステムバス5,内
部ホストバス62を経由して送信FIFO33へDMA転送するDMA
制御手段65、及び該CPU装置52によりCPU専用バス51を介
して送信FIFO33へ送信データを転送するFIFOアクセス手
段から構成される。
信のバツフアメモリ内の送信データをシステムバス5,内
部ホストバス62を経由して送信FIFO33へDMA転送するDMA
制御手段65、及び該CPU装置52によりCPU専用バス51を介
して送信FIFO33へ送信データを転送するFIFOアクセス手
段から構成される。
送信パラレルデータ処理部は、受信FIFO17,受信FIFO17
内の受信データを、内部ホストバス62,システムバス５
を介してバツフアメモリへDMA転送するDMA制御手段65,
受信データ64を該MAC RAMにDMA転送するMAC DMA制御手
段、上記両DMA制御手段を受信フレームの種類に応じて
選択，制御する手段から構成される。
内の受信データを、内部ホストバス62,システムバス５
を介してバツフアメモリへDMA転送するDMA制御手段65,
受信データ64を該MAC RAMにDMA転送するMAC DMA制御手
段、上記両DMA制御手段を受信フレームの種類に応じて
選択，制御する手段から構成される。
シリアル送受信制御部59は、シリアル送受信データを取
扱い、送受信データの変調，復調，アドレス・チエツ
ク，トークン制御,FCS（Frame Check Sequence）の生成
とチエツク,PHY層における障害の検出とその回復などの
機能を有する。
扱い、送受信データの変調，復調，アドレス・チエツ
ク，トークン制御,FCS（Frame Check Sequence）の生成
とチエツク,PHY層における障害の検出とその回復などの
機能を有する。
以上の構成から明らかなように、システムインタフエー
スRAM50を介してホストプロセツサとCPU装置52との間で
ステータス，パラメータの授受を行なうようにし、また
コントロール／コマンドレジスタ55を介してホストプロ
セツサ・システムからデータ通信アダプタ３をアクセ
ス，制御するようにして、CPU専用データ／アドレスバ
ス手段51とシステムデータ／アドレスバス手段５を分離
した。さらに、ホストプロセツサ・システムで生成，解
釈するフレーム（LLCフレーム）データは、送信，受信F
IFOとバツフアメモリとの間で、内部ホストバス62,シス
テムバス５を介してDMA転送するようにする。また、デ
ータ通信アダプタ３（CPU装置52）により生成，解釈す
べきフレーム（MACフレーム）データは、送信の場合CPU
装置52からCPU専用データ／アドレスバス手段51を介し
て送信FIFO33へ転送し、受信の場合受信FIFO17の出力
（または受信FIFO入力側受信データ）を専用バス64を経
由して受信MAC RAMへDMA転送するようにする。
スRAM50を介してホストプロセツサとCPU装置52との間で
ステータス，パラメータの授受を行なうようにし、また
コントロール／コマンドレジスタ55を介してホストプロ
セツサ・システムからデータ通信アダプタ３をアクセ
ス，制御するようにして、CPU専用データ／アドレスバ
ス手段51とシステムデータ／アドレスバス手段５を分離
した。さらに、ホストプロセツサ・システムで生成，解
釈するフレーム（LLCフレーム）データは、送信，受信F
IFOとバツフアメモリとの間で、内部ホストバス62,シス
テムバス５を介してDMA転送するようにする。また、デ
ータ通信アダプタ３（CPU装置52）により生成，解釈す
べきフレーム（MACフレーム）データは、送信の場合CPU
装置52からCPU専用データ／アドレスバス手段51を介し
て送信FIFO33へ転送し、受信の場合受信FIFO17の出力
（または受信FIFO入力側受信データ）を専用バス64を経
由して受信MAC RAMへDMA転送するようにする。
データ通信アダプタ３及び取扱いデータの高信頼性化は
下記の手段，構成により達成される。パリテイチエツク
機能は、送信パリテイビツトを含むシステムバス５及び
CPU専用データバス51からの送信データ用パリテイチエ
ツク手段をバスインタフエース部61内（内部ホストバス
62上）、送信FIFO出力部63に設け、受信データのパリテ
イ生成手段をシリアル送受信制御部59の受信データ出力
64上に、受信パリテイチエツク手段を内部ホストバス62
上に設けることにより実現される。また、パリテイエラ
ーが発生した時の要因をセツトするステータスレジスタ
を設ける。そして、上記パリテイチエツク手段によりパ
リテイエラーが検出された時DMA転送中ならば、それを
停止する手段、該DMA転送停止後該パリテイエラーの要
因ステータスをホストプロセツサ４に報告する手段を具
備するようにし、高信頼性化を達成する。
下記の手段，構成により達成される。パリテイチエツク
機能は、送信パリテイビツトを含むシステムバス５及び
CPU専用データバス51からの送信データ用パリテイチエ
ツク手段をバスインタフエース部61内（内部ホストバス
62上）、送信FIFO出力部63に設け、受信データのパリテ
イ生成手段をシリアル送受信制御部59の受信データ出力
64上に、受信パリテイチエツク手段を内部ホストバス62
上に設けることにより実現される。また、パリテイエラ
ーが発生した時の要因をセツトするステータスレジスタ
を設ける。そして、上記パリテイチエツク手段によりパ
リテイエラーが検出された時DMA転送中ならば、それを
停止する手段、該DMA転送停止後該パリテイエラーの要
因ステータスをホストプロセツサ４に報告する手段を具
備するようにし、高信頼性化を達成する。
また、システムバス５を介してホストプロセツサ・シス
テムからパリテイビツトを含むデータをデータ通信アダ
プタ３内のRAM50やレジスタ55にライトする際、パリテ
イエラー検出時上記RAMやレジスタにデータがライトさ
れることを禁止する手段を設ける。これは前記ステータ
スレジスタの出力に依り簡単に実現することができる。
テムからパリテイビツトを含むデータをデータ通信アダ
プタ３内のRAM50やレジスタ55にライトする際、パリテ
イエラー検出時上記RAMやレジスタにデータがライトさ
れることを禁止する手段を設ける。これは前記ステータ
スレジスタの出力に依り簡単に実現することができる。
フレームステータスの迅速な報告による高信頼性の確保
は、下記手段で現実される。
は、下記手段で現実される。
フレーム受信時または送信フレームは信号伝送路一巡
時、該フレームからデータ通信アダプタ内（シリアル送
受信制御部59内）で生成したフレームステータス情報
を、該フレームデータとともに受信MAC RAM56またはバ
ツフアメモリへDMA転送し、かつCPU装置52またはホスト
プロセツサ４に報告する手段を具備させる。また、受信
フレームの種類（データ通信アダプタ３で解釈すべき
か、ホストプロセツサ４で解釈すべきか）を検出し、上
記フレームステータス情報の転送先を決定する手段を具
備する。
時、該フレームからデータ通信アダプタ内（シリアル送
受信制御部59内）で生成したフレームステータス情報
を、該フレームデータとともに受信MAC RAM56またはバ
ツフアメモリへDMA転送し、かつCPU装置52またはホスト
プロセツサ４に報告する手段を具備させる。また、受信
フレームの種類（データ通信アダプタ３で解釈すべき
か、ホストプロセツサ４で解釈すべきか）を検出し、上
記フレームステータス情報の転送先を決定する手段を具
備する。
ホストプロセツサがシステムインタフエースRAM50をア
クセスする時は、その前後にそれぞれRAMアクセススタ
ート，エンドコマンドをコマンドレジスタ55にライト
し、ライトされた該コマンドコードをCPU装置52に報告
する手段を設け、CPU装置52が該アクセス期間インタフ
エースRAM50をアクセスするものを禁止するようにす
る。
クセスする時は、その前後にそれぞれRAMアクセススタ
ート，エンドコマンドをコマンドレジスタ55にライト
し、ライトされた該コマンドコードをCPU装置52に報告
する手段を設け、CPU装置52が該アクセス期間インタフ
エースRAM50をアクセスするものを禁止するようにす
る。
これにより、同時アクセス時の競合を避けるためのウエ
スト発生回路が不要なため、論理規模を小さくでき、ま
た容易にホストプロセツサからシステムインタフエース
RAMをリード，ライト・アクセスすることができる。
スト発生回路が不要なため、論理規模を小さくでき、ま
た容易にホストプロセツサからシステムインタフエース
RAMをリード，ライト・アクセスすることができる。
データ通信アダプタ３内で発生した、ステータスのホス
トプロセツサへの報告を効率よく、迅速に行なうため、
下記の手段を採用した。
トプロセツサへの報告を効率よく、迅速に行なうため、
下記の手段を採用した。
各ビツトがグループ分けしたステータス群のそれぞれを
示し、CPU装置からリード，ライトアクセス可能な割込
みレジスタを設け、該割込みレジスタのbit出力のOR論
理出力をホストプロセツサへの割込み信号とする。
示し、CPU装置からリード，ライトアクセス可能な割込
みレジスタを設け、該割込みレジスタのbit出力のOR論
理出力をホストプロセツサへの割込み信号とする。
CPU装置は報告すべきステータスが発生した時、システ
ムインタフエースRAM内の当該ステータスエリアにステ
ータスビツトをライトし、次に割込みレジスタの当該ビ
ツトに“1"をライトする。ホストプロセツサは割込み信
号を検知した後、割込みレジスタをリードしてから当該
ステータス群をリードするようにする。そしてステータ
ス・リード後、割込みレジスタにall“0"をライトして
割込み処理を完了する。割込みレジスタがクリアされて
いるもを確認してから、CPU装置は、システムインタフ
エースRAM内のステータスをクリアするようにする。
ムインタフエースRAM内の当該ステータスエリアにステ
ータスビツトをライトし、次に割込みレジスタの当該ビ
ツトに“1"をライトする。ホストプロセツサは割込み信
号を検知した後、割込みレジスタをリードしてから当該
ステータス群をリードするようにする。そしてステータ
ス・リード後、割込みレジスタにall“0"をライトして
割込み処理を完了する。割込みレジスタがクリアされて
いるもを確認してから、CPU装置は、システムインタフ
エースRAM内のステータスをクリアするようにする。
このようにすれば、システムインタフエースRAMへのア
クセスはハンドシエイク方式で行なわれるので、アクセ
ス競合は起ることなく、容易にホストプロセツサへのス
テータス報告ができる。
クセスはハンドシエイク方式で行なわれるので、アクセ
ス競合は起ることなく、容易にホストプロセツサへのス
テータス報告ができる。
以上述べた本発明で採用した手段，方式を組立わせれ
ば、より強力な効果を生むことが可能である。その一例
について説明する。
ば、より強力な効果を生むことが可能である。その一例
について説明する。
前記パリテイエラー検出によるDMA転送停止後、前記フ
レームステータス情報を受信MAC RAM56またはバツフア
メモリへDMA転送を行なうようにする。しかる後、前記
ステータス（パリテイエラー）報告をホストプロセツサ
４に対して行なう。
レームステータス情報を受信MAC RAM56またはバツフア
メモリへDMA転送を行なうようにする。しかる後、前記
ステータス（パリテイエラー）報告をホストプロセツサ
４に対して行なう。
これによりホストプロセツサ・システム及びCPU装置52
はエラー発生の状況，要因を確実に、かつ迅速に把握で
きる、適切な処置を行なうことができる。
はエラー発生の状況，要因を確実に、かつ迅速に把握で
きる、適切な処置を行なうことができる。
全体構成は、ホストプロセツサ・システムとデータ通信
アダプタ３に分けられ、システムデータ／アドレスバス
５とCPU装置データ／アドレスバス手段51とは分離され
ており、システムインタフエースRAM50,コマンド／コン
ロールレジスタ55を介してホストプロセツサとCPU装置5
2間でデータの授受が行なわれるので、CPU装置のバス占
有率を低下させない利点がある。また、ホストプロセツ
サで生成，解釈すべき送受信データは、CPU専用バス手
段51とは異なる内部ホストバス62,バスインタフエース
手段61,システムデータバス５を介して送信FIFO33また
は、受信FIFO17とバツフアメモリの間でDMA転送され
る。さらに、CPU装置52（データ通信アダプタ３）で生
成する送信データは、CPU専用バス51を介して送信FIFO3
3にライトされ、送信FIFO33,シリアル送受信制御部59経
由で通信伝送路に送出される。CPU装置52で解釈される
受信データは、受信MAC RAM56へ一旦転送され、しかる
後CPU装置52により該受信MAC RAMの内容がリードされ
る。
アダプタ３に分けられ、システムデータ／アドレスバス
５とCPU装置データ／アドレスバス手段51とは分離され
ており、システムインタフエースRAM50,コマンド／コン
ロールレジスタ55を介してホストプロセツサとCPU装置5
2間でデータの授受が行なわれるので、CPU装置のバス占
有率を低下させない利点がある。また、ホストプロセツ
サで生成，解釈すべき送受信データは、CPU専用バス手
段51とは異なる内部ホストバス62,バスインタフエース
手段61,システムデータバス５を介して送信FIFO33また
は、受信FIFO17とバツフアメモリの間でDMA転送され
る。さらに、CPU装置52（データ通信アダプタ３）で生
成する送信データは、CPU専用バス51を介して送信FIFO3
3にライトされ、送信FIFO33,シリアル送受信制御部59経
由で通信伝送路に送出される。CPU装置52で解釈される
受信データは、受信MAC RAM56へ一旦転送され、しかる
後CPU装置52により該受信MAC RAMの内容がリードされ
る。
以上から明らかなように、ホストプロセツサ処理及びフ
レームの送受信にあたつては、CPU装置の介在は最低減
の程度におさえられており（CPU専用バス51の上記フレ
ーム処理のための占有率は低くおさらえる）、MAC層制
御のCPU装置本来の処理能力を低下させない。
レームの送受信にあたつては、CPU装置の介在は最低減
の程度におさえられており（CPU専用バス51の上記フレ
ーム処理のための占有率は低くおさらえる）、MAC層制
御のCPU装置本来の処理能力を低下させない。
CPU専用バス51のバスマスタはCPU装置52のみであり、バ
スアービタを必要としないので、複雑な制御が不要であ
り、またデータ転送効率が高い。
スアービタを必要としないので、複雑な制御が不要であ
り、またデータ転送効率が高い。
さらに、MAC層,LLC層のサポート機能はお互いに独立し
た構成となつており、本データ通信アダプタはホストプ
ロセツサとの汎用的インタフエースを実現することがで
きる。
た構成となつており、本データ通信アダプタはホストプ
ロセツサとの汎用的インタフエースを実現することがで
きる。
なお、パリテイチエツク機能，フレームステータス転
送，インタフエースRAMのアクセス方式，スタータス報
告方式については、前節で述べたので割愛する。
送，インタフエースRAMのアクセス方式，スタータス報
告方式については、前節で述べたので割愛する。
第２図は、本発明によるデイジタル・データ通信装置の
一実施例を示すものである。なお、前述のものと同一ま
たは同等物については同じ符号にて示す。以後、この原
則に従がうものとする。
一実施例を示すものである。なお、前述のものと同一ま
たは同等物については同じ符号にて示す。以後、この原
則に従がうものとする。
このデイジタル・データ通信装置は、（１）ホストプロ
セツサ4,バツフアメモリ6,端末装置２を有するホストプ
ロセツサシステム部，（２）CPU装置52,該CPU装置52を
制御するマイクロプログラムを格納するμROM51−1,ワ
ークRAM53,データ通信アダプタ内で解釈される受信フレ
ームデータ格納用RAM（受信MAC RAM）56−2,コントロー
ル／ステータスレジスタ66,タイマ54,及び前記RAM,レジ
スタ類を該CPU装置でリード，ライト・アクセスするた
めのCPU専用データ／アドレスバス手段51を有する専用
プロセツサ部、（３）CPU専用データ／アドレスバス手
段51及びシステムデータ／アドレスバス手段５とバスイ
ンタフエースを有するコントロール／コマンドレジスタ
55、及びシステムインタフエースRAM50を有するシステ
ムインタフエース部、（４）送信FIFO33,FIFO制御部33
−１、及び該バツフアメモリ６内の送信データをシステ
ムデータバス５と内部ホストデータバス62,62−２を介
して該送信FIFO33へ転送するDMA制御手段65を有する送
信パラレル・データ処理装置部、（５）受信FIFO17,FIF
O制御部33−1,シフトレジスタ17−１、該受信FIFO17の
出力を内部ホストデータバス62,62−１とシステムデー
タバス５を介して該バツフアメモリ６へ転送するDMA制
御手段65,システムバス制御手段65−１、及び該シフト
レジスタ17−１の出力を受信MAC RAM56に転送するDMA制
御手段56−１を有する受信パラレルデータ処理部、それ
に（６）シリアル送受信制御部59から構成される。
セツサ4,バツフアメモリ6,端末装置２を有するホストプ
ロセツサシステム部，（２）CPU装置52,該CPU装置52を
制御するマイクロプログラムを格納するμROM51−1,ワ
ークRAM53,データ通信アダプタ内で解釈される受信フレ
ームデータ格納用RAM（受信MAC RAM）56−2,コントロー
ル／ステータスレジスタ66,タイマ54,及び前記RAM,レジ
スタ類を該CPU装置でリード，ライト・アクセスするた
めのCPU専用データ／アドレスバス手段51を有する専用
プロセツサ部、（３）CPU専用データ／アドレスバス手
段51及びシステムデータ／アドレスバス手段５とバスイ
ンタフエースを有するコントロール／コマンドレジスタ
55、及びシステムインタフエースRAM50を有するシステ
ムインタフエース部、（４）送信FIFO33,FIFO制御部33
−１、及び該バツフアメモリ６内の送信データをシステ
ムデータバス５と内部ホストデータバス62,62−２を介
して該送信FIFO33へ転送するDMA制御手段65を有する送
信パラレル・データ処理装置部、（５）受信FIFO17,FIF
O制御部33−1,シフトレジスタ17−１、該受信FIFO17の
出力を内部ホストデータバス62,62−１とシステムデー
タバス５を介して該バツフアメモリ６へ転送するDMA制
御手段65,システムバス制御手段65−１、及び該シフト
レジスタ17−１の出力を受信MAC RAM56に転送するDMA制
御手段56−１を有する受信パラレルデータ処理部、それ
に（６）シリアル送受信制御部59から構成される。
上述の専用プロセツサ部，システムインタフエース部，
送信パラレルデータ処理部，受信パラレルデータ処理
部、及びシリアル送受信制御部59は、データ通信アダプ
タ３を構成する。
送信パラレルデータ処理部，受信パラレルデータ処理
部、及びシリアル送受信制御部59は、データ通信アダプ
タ３を構成する。
次に動作について説明する。フレームには、ホストプロ
セツサ４で生成，解釈されるフレーム（LLCフレームと
呼ぶ）とデータ通信アダプタ３内で生成，解釈されるフ
レーム（MACフレームと呼ぶ）の２種類がある。LLCフレ
ームの送信にあたつては、まずホスプロセツサ４は、送
信起動コマンドをコントロール／コマンドレジスタ55に
ライトし、これによりCPU装置52に送信手続きを実行さ
せる。送信LLCフレームデータは、システムデータバス
5,内部ホストデータバス62を介してバツフアメモリ６か
ら送信FIFO33にDMA転送され、シリアル送受信制御部59
を経由して通信伝送路１に出力される。MACフレームの
送信は、CPU装置52がμプログラム制御により送信FIFO3
3にCPU専用データバス51を介して送信データをライトし
て実行される。なお、送信FIFO33は入力データと通信伝
送路出力データ（送信フレーム）の転送速度緩衝用とし
て一時記憶を行なうのに使う。
セツサ４で生成，解釈されるフレーム（LLCフレームと
呼ぶ）とデータ通信アダプタ３内で生成，解釈されるフ
レーム（MACフレームと呼ぶ）の２種類がある。LLCフレ
ームの送信にあたつては、まずホスプロセツサ４は、送
信起動コマンドをコントロール／コマンドレジスタ55に
ライトし、これによりCPU装置52に送信手続きを実行さ
せる。送信LLCフレームデータは、システムデータバス
5,内部ホストデータバス62を介してバツフアメモリ６か
ら送信FIFO33にDMA転送され、シリアル送受信制御部59
を経由して通信伝送路１に出力される。MACフレームの
送信は、CPU装置52がμプログラム制御により送信FIFO3
3にCPU専用データバス51を介して送信データをライトし
て実行される。なお、送信FIFO33は入力データと通信伝
送路出力データ（送信フレーム）の転送速度緩衝用とし
て一時記憶を行なうのに使う。
送信FIFO33はたとえば、テンポラリレジスタ,FIFOメモ
リ，シリアル部インタフエース,CPUインタフエース部よ
り構成され、上記送信データは該テンポラリレジスタに
ライトされる。フレームデータの開始と終了を送信FIFO
に知らせるため、該テンポラリレジスタに送信フレーム
データと一緒にスタート・ビツト，エンド・ビツトをラ
イトする。
リ，シリアル部インタフエース,CPUインタフエース部よ
り構成され、上記送信データは該テンポラリレジスタに
ライトされる。フレームデータの開始と終了を送信FIFO
に知らせるため、該テンポラリレジスタに送信フレーム
データと一緒にスタート・ビツト，エンド・ビツトをラ
イトする。
受信LLCフレームデータは、受信FIFO17からバツフアメ
モリ６へ、システムデータバス5,内部ホストデータバス
62を介してDMA転送される。受信MACフレームデータは、
シフトレジスタ17−１を通つた後DMA制御手段56−１に
よつて、２個の受信MAC RAM56（56−２）のうちどちら
か一方へDMA転送される。受信MAC RAMへの転送が終了す
ると、割込み手段（図示せず）によりCPU装置52へ報告
され、CPU装置52は、CPU専用データバス51を介して受信
MAC RAMをリードする。
モリ６へ、システムデータバス5,内部ホストデータバス
62を介してDMA転送される。受信MACフレームデータは、
シフトレジスタ17−１を通つた後DMA制御手段56−１に
よつて、２個の受信MAC RAM56（56−２）のうちどちら
か一方へDMA転送される。受信MAC RAMへの転送が終了す
ると、割込み手段（図示せず）によりCPU装置52へ報告
され、CPU装置52は、CPU専用データバス51を介して受信
MAC RAMをリードする。
本実施例では受信FIFO部は受信FIFO17とシフトレジスタ
17−１から成り、該シフトレジスタ17−１に受信データ
転送されている間、該受信フレームをメモリバツフア６
へ、または受信MAC RAM56（56−２）へ転送すべきか否
かを判定する時間、およびフレームステータス（シリア
ル送受信制御部59内で生成される）を生成する時間を確
保することができる。したがつて、受信データは上記判
定後、及びフレームステータス生成後、FIFO17へ入力さ
れるのでFIFO制御が簡単である。また、MAC RAMを２個
備えているので、受信MACフレーム２個の連続受信が可
能で、受信フレームの処置能力が高い特徴を持つ。
17−１から成り、該シフトレジスタ17−１に受信データ
転送されている間、該受信フレームをメモリバツフア６
へ、または受信MAC RAM56（56−２）へ転送すべきか否
かを判定する時間、およびフレームステータス（シリア
ル送受信制御部59内で生成される）を生成する時間を確
保することができる。したがつて、受信データは上記判
定後、及びフレームステータス生成後、FIFO17へ入力さ
れるのでFIFO制御が簡単である。また、MAC RAMを２個
備えているので、受信MACフレーム２個の連続受信が可
能で、受信フレームの処置能力が高い特徴を持つ。
さらに、このデータ通信アダプタ３は、μROM52−１を
搭載しておりCPU装置52はマイクロプログラム制御で働
き、また、種々のホストバプロセツサとのインタフエー
スを汎用化できることから半導体集積回路装置（LSI）
化に好適な構造となつている。
搭載しておりCPU装置52はマイクロプログラム制御で働
き、また、種々のホストバプロセツサとのインタフエー
スを汎用化できることから半導体集積回路装置（LSI）
化に好適な構造となつている。
なお、受信FIFOを何もシフトレジスタと組合わせること
はなく、通常のFIFOメモリのみで構成してもよいことは
明らかである。この場合受信FIFOの出力を内部ホストバ
スか、CPU専用バスへ送出するかの選択送出手段を必要
とする。
はなく、通常のFIFOメモリのみで構成してもよいことは
明らかである。この場合受信FIFOの出力を内部ホストバ
スか、CPU専用バスへ送出するかの選択送出手段を必要
とする。
パリテイチエツク機能を有するデータ通信アダプタの一
実施例を第３図に示す。第３図の基本構成は第１の実施
例第２図と同じであるので、本実施例の主眼に直接関係
ない所は省略し、前述の実施例と異なる所を中心的に説
明する。
実施例を第３図に示す。第３図の基本構成は第１の実施
例第２図と同じであるので、本実施例の主眼に直接関係
ない所は省略し、前述の実施例と異なる所を中心的に説
明する。
本実施例では、それぞれハイバイト側，ローバイト側デ
ータを格納する２個のシステムインタフエースRAM50−
1,50−２、送信FIFO33とテンポラリレジスタ33−１から
成る送信FIFO部が設けられ、パリテイビツト生成，チエ
ツク回路を含むパリテイ回路75〜77,P/S変換回路78,S/P
変換回路79,符号化回路80,複合化回路81及びセレクタ回
路86〜95,入力バツフア83,84,出力バツフア82,85が新た
に追加されている。
ータを格納する２個のシステムインタフエースRAM50−
1,50−２、送信FIFO33とテンポラリレジスタ33−１から
成る送信FIFO部が設けられ、パリテイビツト生成，チエ
ツク回路を含むパリテイ回路75〜77,P/S変換回路78,S/P
変換回路79,符号化回路80,複合化回路81及びセレクタ回
路86〜95,入力バツフア83,84,出力バツフア82,85が新た
に追加されている。
この実施例では、CPU専用データバス51はCPUリードデー
タバス51−１とCPUライトデータバス51−２の２バス構
成から成つており、内部ホストデータバス62もホストリ
ードデータバス62−１とホストデータバス62−２から成
つている。なお、リードライト共通バス（コモンバス）
方式に対しても、本発明の主眼は適用できることは以下
の説明から明らかとなろう。
タバス51−１とCPUライトデータバス51−２の２バス構
成から成つており、内部ホストデータバス62もホストリ
ードデータバス62−１とホストデータバス62−２から成
つている。なお、リードライト共通バス（コモンバス）
方式に対しても、本発明の主眼は適用できることは以下
の説明から明らかとなろう。
パリテイチエツク機能は下記構成で実現される。CPUリ
ードデータバス51−１のデータ用パリテイチエツク回路
76−1,CPUライトデータバス51−２のデータ用パリテイ
生成回路76−２は、パリテイＢ回路76で、内部ホストリ
ードデータバス62−１のデータ用パリテイ生成回路75−
2,内部ホストライトデータバス62−２のデータ用パリテ
イチエツク回路75−１はパリテイＡ回路75で、内部送信
データ用パリテイチエツク回路77−1,内部受信データ用
パリテイ生成回路77−２はパリテイＣ回路77で示されて
いる。パリテイビツトを含んだLLC送信データはパリテ
イＡ回路75（75−１）でパリテイチエツクされた後P/S
変換回路78の出力側（または入力側）においてパリテイ
Ｃ回路77（77−１）でパリテイチエツクされる。MAC送
信データはパリテイＢ回路76（76−２）で生成されたパ
リテイビツト72とともにテンポラリレジスタ33−１にラ
イトされ、テンポラリレジスタ33−1,送信FIFO33経過後
上記と同様パリテイＣ回路77（77−１）でパリテイチエ
ツクされる。
ードデータバス51−１のデータ用パリテイチエツク回路
76−1,CPUライトデータバス51−２のデータ用パリテイ
生成回路76−２は、パリテイＢ回路76で、内部ホストリ
ードデータバス62−１のデータ用パリテイ生成回路75−
2,内部ホストライトデータバス62−２のデータ用パリテ
イチエツク回路75−１はパリテイＡ回路75で、内部送信
データ用パリテイチエツク回路77−1,内部受信データ用
パリテイ生成回路77−２はパリテイＣ回路77で示されて
いる。パリテイビツトを含んだLLC送信データはパリテ
イＡ回路75（75−１）でパリテイチエツクされた後P/S
変換回路78の出力側（または入力側）においてパリテイ
Ｃ回路77（77−１）でパリテイチエツクされる。MAC送
信データはパリテイＢ回路76（76−２）で生成されたパ
リテイビツト72とともにテンポラリレジスタ33−１にラ
イトされ、テンポラリレジスタ33−1,送信FIFO33経過後
上記と同様パリテイＣ回路77（77−１）でパリテイチエ
ツクされる。
LLC受信データは、S/P変換回路79の入力側（または出力
側）でパリテイＣ回路77（77−１）によりパリテイビツ
トを生成され、受信データはシフトレジスタ17−1,受信
FIFO17を介して、パリテイビツトはさらに信号経路74を
介してパリテイＡ回路75（75−１）に入力され、パリテ
イチエツクされる。ホストバス62−１上の受信データ
は、出力バツフア85,入力バツフア84を経由してパリテ
イＡ回路75（75−１）に入力される。受信MACフレーム
データ、及び上記と同様にして生成されたパリテイビッ
トは、受信MAC RAM56−２−1,56−２−２に格納された
後CPUリード時、それぞれCPUリードバス51−1,信号経路
96を介してパリテイＢ回路76（76−１）に入力されパリ
テイチエツクされる。
側）でパリテイＣ回路77（77−１）によりパリテイビツ
トを生成され、受信データはシフトレジスタ17−1,受信
FIFO17を介して、パリテイビツトはさらに信号経路74を
介してパリテイＡ回路75（75−１）に入力され、パリテ
イチエツクされる。ホストバス62−１上の受信データ
は、出力バツフア85,入力バツフア84を経由してパリテ
イＡ回路75（75−１）に入力される。受信MACフレーム
データ、及び上記と同様にして生成されたパリテイビッ
トは、受信MAC RAM56−２−1,56−２−２に格納された
後CPUリード時、それぞれCPUリードバス51−1,信号経路
96を介してパリテイＢ回路76（76−１）に入力されパリ
テイチエツクされる。
次に、システムバス５から内部RAM,レジスタをアクセス
する時のパリテイチエツクの動作について説明する。但
し、以後データバスは簡略化のため単にバスと記述する
ことにする。
する時のパリテイチエツクの動作について説明する。但
し、以後データバスは簡略化のため単にバスと記述する
ことにする。
システムバス５からのライトデータ及びアツパーバイト
データ，ローバイトデータのパリテイビツトPH,PLはそ
れぞれ入力バツフア84,83を介して入力され、パリテイ
Ａ回路75（75−１）でパリテイチエツクされた後、シス
テムインタフエースRAM50−1,50−2,またはワークRAM5
3,MAC RAM56−２−1,56−２−２にライトされる。な
お、ワークRAM53,MAC RAM56−２−1,56−２−２はホス
トプロセツサからライトできる必要はなく、この実施例
ではデータ通信アダプタの診断のために可能としてあ
る。ホストプロセッサリード時は、上記RAMに格納され
ているパリテイビツトは信号経路70,セレクタ回路91,出
力バツフア82を介して信号PH,PLとしてリードデータD0
〜D15と同じタイミングで出力される（LLC受信フレーム
データの場合はパリテイＡ回路75（75−２）で新たにパ
リテイビツトが生成され、PH,PL信号として出力され
る）。ここで、PH,PLはそれぞれハイバイト，ローバイ
トデータ側のパリテイビツト信号であり、上述のように
ホストプロセツサ側で生成、あるいは通信アダプタ内で
生成される。
データ，ローバイトデータのパリテイビツトPH,PLはそ
れぞれ入力バツフア84,83を介して入力され、パリテイ
Ａ回路75（75−１）でパリテイチエツクされた後、シス
テムインタフエースRAM50−1,50−2,またはワークRAM5
3,MAC RAM56−２−1,56−２−２にライトされる。な
お、ワークRAM53,MAC RAM56−２−1,56−２−２はホス
トプロセツサからライトできる必要はなく、この実施例
ではデータ通信アダプタの診断のために可能としてあ
る。ホストプロセッサリード時は、上記RAMに格納され
ているパリテイビツトは信号経路70,セレクタ回路91,出
力バツフア82を介して信号PH,PLとしてリードデータD0
〜D15と同じタイミングで出力される（LLC受信フレーム
データの場合はパリテイＡ回路75（75−２）で新たにパ
リテイビツトが生成され、PH,PL信号として出力され
る）。ここで、PH,PLはそれぞれハイバイト，ローバイ
トデータ側のパリテイビツト信号であり、上述のように
ホストプロセツサ側で生成、あるいは通信アダプタ内で
生成される。
96はパリテイエラーが発生した時の要因をセツトするス
テータス発生回路、97はORゲートである。本実施例では
ステータスは、ホストプロセツサから内部RAMをアクセ
スする際生成されるチツプセレクト（CS）信号のOR論理
出力でセツトされる。ステータス発生回路に入力される
エラー要因は、パリテイＡ回路75,パリテイＳ回路77の
ものも含まれる（図示せず）。
テータス発生回路、97はORゲートである。本実施例では
ステータスは、ホストプロセツサから内部RAMをアクセ
スする際生成されるチツプセレクト（CS）信号のOR論理
出力でセツトされる。ステータス発生回路に入力される
エラー要因は、パリテイＡ回路75,パリテイＳ回路77の
ものも含まれる（図示せず）。
パリテイチエツク回路75−１の例を第４図に示す。本回
路は、Exclusive−ORゲート（入力が一致すると“1"、
不一致すると“0"を出力する）100、２入力NANDゲート1
02,103、インバータゲート101で構成される。ハイバイ
トゲートPHDi15−８（内部ホストライトバス62−２のデ
ータ）とPH、ローバイトデータPHDi7〜０（同上）とPL
のパリテイチエツク結果は、それぞれノード104,105に
現われる。すなわち、パリテイビツトを入れた９ビツト
のデータにおいて、EVENパリテイ成立時は“1"、ODDパ
リテイ成立時は“0"となる。ノード106,107の信号は、
パリテイモード信号PRTMD＝“1"（EVENパリテイモー
ド）の時がEVENパリテイエラー時、PRTMD＝“0"（ODDパ
リテイモード）の時はODDパリテイエラー時、ともに
“1"となり、データストローブ信号▲▼，▲
▼が“0"のタイミングでパリテイエラー信号PRTERR,P
RTERRNが出力される。但し、PRTERRN信号は、パリテイ
イネーブル信号PRTENBの論理値によつてイネーブル／デ
イスエイブル化される。
路は、Exclusive−ORゲート（入力が一致すると“1"、
不一致すると“0"を出力する）100、２入力NANDゲート1
02,103、インバータゲート101で構成される。ハイバイ
トゲートPHDi15−８（内部ホストライトバス62−２のデ
ータ）とPH、ローバイトデータPHDi7〜０（同上）とPL
のパリテイチエツク結果は、それぞれノード104,105に
現われる。すなわち、パリテイビツトを入れた９ビツト
のデータにおいて、EVENパリテイ成立時は“1"、ODDパ
リテイ成立時は“0"となる。ノード106,107の信号は、
パリテイモード信号PRTMD＝“1"（EVENパリテイモー
ド）の時がEVENパリテイエラー時、PRTMD＝“0"（ODDパ
リテイモード）の時はODDパリテイエラー時、ともに
“1"となり、データストローブ信号▲▼，▲
▼が“0"のタイミングでパリテイエラー信号PRTERR,P
RTERRNが出力される。但し、PRTERRN信号は、パリテイ
イネーブル信号PRTENBの論理値によつてイネーブル／デ
イスエイブル化される。
本実施例では、PRTENB,PRTMD信号を、ホストプロセツサ
からアクセス可能なレジスタの出力とすることにより、
パリテイ・イネーブル／デスエイブル・モード及びODD/
EVENパリテイモードを任意に設定できるもので汎用性に
富み、LSI化に優れている。
からアクセス可能なレジスタの出力とすることにより、
パリテイ・イネーブル／デスエイブル・モード及びODD/
EVENパリテイモードを任意に設定できるもので汎用性に
富み、LSI化に優れている。
第５図は、ステータス発生回路（パリテイエラーレジス
タ）の一実施例を示したものである。本回路はＤタイプ
ラツチ回路110aから110e,ANDゲート111a〜115a,111b〜1
15b及びORゲート116から成る。
タ）の一実施例を示したものである。本回路はＤタイプ
ラツチ回路110aから110e,ANDゲート111a〜115a,111b〜1
15b及びORゲート116から成る。
PRTERRは種々のパリテイエラー要因のOR論理出力であ
る。ANDゲート111a〜113aの入力には、ホストライトイ
ネーブル信号WEとPRETNB信号が共通につながれている。
また、上記３個のANDゲートには、それぞれシステムイ
ンタフエースRAMのCS信号SMPU,コマンドレジスタのCS信
号HA0、及びコントロールレジスタCS信号HA2が接続され
ている。ホストプロセツサが上記レジスタをアクセスし
た際パリテイエラーが発生すると（PRTERR＝“1"）、チ
ツプセレクトされたレジスタに相当するラツチ回路がセ
ットされ、パリテイステータスPRTY5〜７のいずれかが
“1"となる。また、ANDゲート114a,115aは、PRENB＝
“1"の時、それぞれ送信DMAパリテイエラーセツト信号T
XPSET＝“1",受信DMAパリテイエラーセツト信号RXPSET
＝“1"のタイミングでPRTERR信号を上記ラツチ回路110
d,110eにラツチする。パリテイエラーステータスPRTY3
〜７のOR論理出力CiR1はCPUへの割込み信号となる。割
込み受付け後CPU装置が本パリテイエラーレジスタをリ
ードすれば、どの箇所（要因）でパリテイエラーが発生
したかが分かる。このことは、異常が起こつた場合のエ
ラー解析，処置に非常に有効である。特に、このステー
タスをホストプロセツサシステムで報告し、ホストプロ
セツサシステムに異常に対する回復処置，対策を迎ぐこ
とができる（パリテイ報告については後述する。）。な
お、上記ラツチ回路のりセツトは、CPU装置からCPUライ
トバスのデータCRD3〜７を介して“1"をライトすること
により行なわれる。PRTSEL,WB,CMCKは、それぞれパリテ
イエラーレジスタのCS信号，ライトイネーブル信号，ラ
イトストローブ信号であり、専用プロセツサ部内で生成
される信号である。ホストプロセツサによる上記パリテ
イエラーレジスタ・セツト時のタイムチヤートを第６図
に示す。このタイミング時には、同時にコントロール／
コマンドレジスタやRAMにデータをライトしているが、
これられレジスタのライトクロツクは、WE・PRTERRNの
論理にする。パリテイエラーが発生した時は、PRTERRN
＝“0"となるのでレジスタのライトクロツクは発生ぜ
ず、パリテイエラー時にデータがライトされることはな
い。
る。ANDゲート111a〜113aの入力には、ホストライトイ
ネーブル信号WEとPRETNB信号が共通につながれている。
また、上記３個のANDゲートには、それぞれシステムイ
ンタフエースRAMのCS信号SMPU,コマンドレジスタのCS信
号HA0、及びコントロールレジスタCS信号HA2が接続され
ている。ホストプロセツサが上記レジスタをアクセスし
た際パリテイエラーが発生すると（PRTERR＝“1"）、チ
ツプセレクトされたレジスタに相当するラツチ回路がセ
ットされ、パリテイステータスPRTY5〜７のいずれかが
“1"となる。また、ANDゲート114a,115aは、PRENB＝
“1"の時、それぞれ送信DMAパリテイエラーセツト信号T
XPSET＝“1",受信DMAパリテイエラーセツト信号RXPSET
＝“1"のタイミングでPRTERR信号を上記ラツチ回路110
d,110eにラツチする。パリテイエラーステータスPRTY3
〜７のOR論理出力CiR1はCPUへの割込み信号となる。割
込み受付け後CPU装置が本パリテイエラーレジスタをリ
ードすれば、どの箇所（要因）でパリテイエラーが発生
したかが分かる。このことは、異常が起こつた場合のエ
ラー解析，処置に非常に有効である。特に、このステー
タスをホストプロセツサシステムで報告し、ホストプロ
セツサシステムに異常に対する回復処置，対策を迎ぐこ
とができる（パリテイ報告については後述する。）。な
お、上記ラツチ回路のりセツトは、CPU装置からCPUライ
トバスのデータCRD3〜７を介して“1"をライトすること
により行なわれる。PRTSEL,WB,CMCKは、それぞれパリテ
イエラーレジスタのCS信号，ライトイネーブル信号，ラ
イトストローブ信号であり、専用プロセツサ部内で生成
される信号である。ホストプロセツサによる上記パリテ
イエラーレジスタ・セツト時のタイムチヤートを第６図
に示す。このタイミング時には、同時にコントロール／
コマンドレジスタやRAMにデータをライトしているが、
これられレジスタのライトクロツクは、WE・PRTERRNの
論理にする。パリテイエラーが発生した時は、PRTERRN
＝“0"となるのでレジスタのライトクロツクは発生ぜ
ず、パリテイエラー時にデータがライトされることはな
い。
以上の説明から、パリテイエラー発生時にDMA転送を停
止する実施例は容易に考えることができる。前記したよ
うに、CPU装置は割込み信号CiR1を検知した後、該パリ
テイエラーレジスタをリードすることにより。DMA転送
時のパリテイエラー（PRTY3 or PRYY4＝“1"）と言うこ
とがわかる。しかる後、CPU専用ライトバス51−２を通
してDMA信号手段65にDMA停止コマンドコードをライト
し、該DMA制御手段65は該コードをデコードしてDMA動作
を停止するようにすればよい。
止する実施例は容易に考えることができる。前記したよ
うに、CPU装置は割込み信号CiR1を検知した後、該パリ
テイエラーレジスタをリードすることにより。DMA転送
時のパリテイエラー（PRTY3 or PRYY4＝“1"）と言うこ
とがわかる。しかる後、CPU専用ライトバス51−２を通
してDMA信号手段65にDMA停止コマンドコードをライト
し、該DMA制御手段65は該コードをデコードしてDMA動作
を停止するようにすればよい。
フレームステータス転送を実現するデイジタルデータ通
信装置の一実施例を第７図に示す。
信装置の一実施例を第７図に示す。
第７図において、４はホストプロセツサ、６−1,6−２
はバツフアメモリ、65はDMA制御回路、65−１はシステ
ム制御回路、52はCPU装置、56は受信MAC RAM、56−１
は、MAC DMA制御回路、17は受信FIFO、17−１はシフト
レジスタ、79はS/P変換回路、120はフレームステータス
生成回路、59はシリアル送受信制御部である。
はバツフアメモリ、65はDMA制御回路、65−１はシステ
ム制御回路、52はCPU装置、56は受信MAC RAM、56−１
は、MAC DMA制御回路、17は受信FIFO、17−１はシフト
レジスタ、79はS/P変換回路、120はフレームステータス
生成回路、59はシリアル送受信制御部である。
次に動作，機能について説明する。シリアル受信データ
122はS/P変換回路79に入力されると同時にステータス生
成回路120にも入力される。ステータス生成回路120は、
フレームの長さ，パリテイエラーやFCSエラー発生の有
無．フレームの宛先アドレスと自局アドレスとの一致／
不一致を示すビツトなどから成るステータスを生成す
る。シフトレジスタ17−１は、これらフレームステータ
スの生成、またはフレームコピーの判定に関する時間の
間受信データの一時蓄積用に使う。シフトレジスタ17−
１は、FIFOメモリで構成してもよい。受信データがシフ
トレジスタ17−１から出力側126に出てくる時点ではフ
レームステータスの生成及びコピー判定は完了してお
り、受信MACフレームデータの場合は、フレームフイー
ルド検出信号123によりチヤンネルセレクタ124を切替え
ることによつて受信MACフレームデータに引続いて、フ
レームステータス125をMAC RAM56へDMA転送することが
できる。MAC RAM56内56aは受信フレームデータ、56bは
受信フレームステータスの格納エリアを示す。
122はS/P変換回路79に入力されると同時にステータス生
成回路120にも入力される。ステータス生成回路120は、
フレームの長さ，パリテイエラーやFCSエラー発生の有
無．フレームの宛先アドレスと自局アドレスとの一致／
不一致を示すビツトなどから成るステータスを生成す
る。シフトレジスタ17−１は、これらフレームステータ
スの生成、またはフレームコピーの判定に関する時間の
間受信データの一時蓄積用に使う。シフトレジスタ17−
１は、FIFOメモリで構成してもよい。受信データがシフ
トレジスタ17−１から出力側126に出てくる時点ではフ
レームステータスの生成及びコピー判定は完了してお
り、受信MACフレームデータの場合は、フレームフイー
ルド検出信号123によりチヤンネルセレクタ124を切替え
ることによつて受信MACフレームデータに引続いて、フ
レームステータス125をMAC RAM56へDMA転送することが
できる。MAC RAM56内56aは受信フレームデータ、56bは
受信フレームステータスの格納エリアを示す。
LLCフレーム受信の場合は、フレームフイルード検出信
号123によりチヤンネルセレクタ121を切替えることによ
り受信データをバツフアメモリ６−１または６−２にDM
A転送した後、該転送に引続いてフレームステータスを
バツフアメモリ６−１または６−２にDMA転送する。フ
レームステータス受信フレームデータとともに受信FIFO
17を通過する。DMA転送要求は、たとえばCPU装置52によ
りCPU専用バス51を介してDMA制御回路65内にDMA転送ス
タートコマンドを発行し、バスアービトレーシヨン,DMA
転送アドレス，リード／ライト制御信号などの生成に始
まる一連の動作を起動する。バツフアメモリ６−1,6−
２において、61a,61bは受信フレームデータ格納エリ
ア、61b,62bはそれぞれの受信フレームに対するフレー
ムステータス格納エリアを示す。
号123によりチヤンネルセレクタ121を切替えることによ
り受信データをバツフアメモリ６−１または６−２にDM
A転送した後、該転送に引続いてフレームステータスを
バツフアメモリ６−１または６−２にDMA転送する。フ
レームステータス受信フレームデータとともに受信FIFO
17を通過する。DMA転送要求は、たとえばCPU装置52によ
りCPU専用バス51を介してDMA制御回路65内にDMA転送ス
タートコマンドを発行し、バスアービトレーシヨン,DMA
転送アドレス，リード／ライト制御信号などの生成に始
まる一連の動作を起動する。バツフアメモリ６−1,6−
２において、61a,61bは受信フレームデータ格納エリ
ア、61b,62bはそれぞれの受信フレームに対するフレー
ムステータス格納エリアを示す。
フレームステータスの構成の実施例を第８に示す。送信
フレームステータスは、送信フレームが一巡後自局に戻
つてきた時生成されるステータスでたとえば下記から成
る。
フレームステータスは、送信フレームが一巡後自局に戻
つてきた時生成されるステータスでたとえば下記から成
る。
（１）TRREX:TRRタイマExpired （２）AC1,AC2:フレーム一巡後のＡビツト,Cビツトの内
容 （３）TE1,TE2:フレーム一巡後のＥビツトの内容 （４）TPTYERR:送信データのバイト毎に生成したパリテ
イ・ビツトにエラーが発生したことを示す。
容 （３）TE1,TE2:フレーム一巡後のＥビツトの内容 （４）TPTYERR:送信データのバイト毎に生成したパリテ
イ・ビツトにエラーが発生したことを示す。
（５）CMPL:フレーム送信（フレーム一巡）終了を示
す。
す。
受信フレームスーテタスは、たとえば下記から成る。
（１）RPTUYRR:受信データのバイト毎に生成したパリテ
イビツトにエラーが発生したことを示す。
イビツトにエラーが発生したことを示す。
（２）FCS:FCSフイールド有／無を示す。
（３）DAEQMA:自局宛フレームであるか否かを示す。
（４）SAEQMA:受信フレームの送信元アドレスがMA（自
局アドレス）と等しいかどうかを示す。
局アドレス）と等しいかどうかを示す。
（５）RAC1,RAC2:A,ビツトの内容を表示する。
（６）RE1,RE2:Eビツトの内容を表示。
（７）FCSE:FCS（Frame Check Sequence）エラーか否か
を示す。
を示す。
（８）NDAT:フレーム受信時にNon Dataを検出したか否
かを示す。
かを示す。
（９）OCT:フレーム受信時にOctetエラーが発生したこ
とを示す。
とを示す。
（10）LOV:初期設定した最大フレーム長さ越えてフレー
ムを受信したことを示す。
ムを受信したことを示す。
（11）ABT:受信中にアボートSequenceを検出したこと示
す。
す。
（12）RCVD:1フレームの受信を完了したか否かを表わ
す。
す。
以上のフレームステータスはLLCフレーム送信または受
信時バツフアメモリ６−1,6−２へ転送される。
信時バツフアメモリ６−1,6−２へ転送される。
MACフレーム（最大58Byte）のフレームステータスのMAC
RAM内配列を第９図に示す。この場合MAC RAMは８ビツ
ト×64リード構成となつており、ステータスエリヤには
フレーム長さFRL（Octet）、フレームステータスRXSTS
1,RXSTS2（それぞれは第８図のステータスを含む）が順
番に入力される。
RAM内配列を第９図に示す。この場合MAC RAMは８ビツ
ト×64リード構成となつており、ステータスエリヤには
フレーム長さFRL（Octet）、フレームステータスRXSTS
1,RXSTS2（それぞれは第８図のステータスを含む）が順
番に入力される。
本実施例では、RCVD,ABT,LOV,RPTY,TPTY,FCSEなど重要
なエラーステータスがMAC RAMまたはバツフアメモリへ
転送されるのでCPU装置、ホストプロセツサは迅速にエ
ラーに対する処理を行なうことができる。
なエラーステータスがMAC RAMまたはバツフアメモリへ
転送されるのでCPU装置、ホストプロセツサは迅速にエ
ラーに対する処理を行なうことができる。
システムインタフエースRAMを介したホストプロセツサ
とデータ通信アダプタ（CPU装置）とのデータ、コマン
ドの授受方式に関する実施例について説明する。
とデータ通信アダプタ（CPU装置）とのデータ、コマン
ドの授受方式に関する実施例について説明する。
第10図はコマンドレジスタによるインタフエースを示す
論理ブロツク図示である。130はコマンドレジスタ、13
1,132はチヤンネルセレクタ、52はCPU装置、134はORゲ
ート、133はAND−ORゲート、135はインバータゲートで
ある。
論理ブロツク図示である。130はコマンドレジスタ、13
1,132はチヤンネルセレクタ、52はCPU装置、134はORゲ
ート、133はAND−ORゲート、135はインバータゲートで
ある。
CPU専用ライトバス51−２上のCPUライトデータと内部ホ
ストバス62−２上のホストライトデータはチヤンネルセ
レクタ131で選択され、コマンドレジスタ130にライトさ
れる。該チヤンネルセレクタ131は、CPU装置側CS信号CM
DSELが“1"の時はCPUライトバス51−２上のデータを、C
MDSELが“0"の時は内部ホストライトバス62−２上のデ
ータを選択し、コマンドレジスタ130に入力する。ラツ
チ信号136は、ホスト側CS信号HAO及び該CMDSEL信号によ
つて、ホストライトイネーブルHWEか、CPUライトイネー
ブルCWEのどちらかが選択され、コマンドレジスタのラ
イトタイミング信号となる。コマンドレジスタ130の出
力の137、出力137は、チヤンネルセレクタ132,CPU専用
リードバス51−１を介してCPU装置52にリードされる。
本実施例では、コマンドレジスタ130内のある１ビツト
をCPU装置52への割込み信号138としており、制御回路が
簡単である特徴がある。、なお、本実施例では、診断の
ためコマンドレジスタ130をCPUがライトできるとした
が、必ずしもその必要はない。
ストバス62−２上のホストライトデータはチヤンネルセ
レクタ131で選択され、コマンドレジスタ130にライトさ
れる。該チヤンネルセレクタ131は、CPU装置側CS信号CM
DSELが“1"の時はCPUライトバス51−２上のデータを、C
MDSELが“0"の時は内部ホストライトバス62−２上のデ
ータを選択し、コマンドレジスタ130に入力する。ラツ
チ信号136は、ホスト側CS信号HAO及び該CMDSEL信号によ
つて、ホストライトイネーブルHWEか、CPUライトイネー
ブルCWEのどちらかが選択され、コマンドレジスタのラ
イトタイミング信号となる。コマンドレジスタ130の出
力の137、出力137は、チヤンネルセレクタ132,CPU専用
リードバス51−１を介してCPU装置52にリードされる。
本実施例では、コマンドレジスタ130内のある１ビツト
をCPU装置52への割込み信号138としており、制御回路が
簡単である特徴がある。、なお、本実施例では、診断の
ためコマンドレジスタ130をCPUがライトできるとした
が、必ずしもその必要はない。
第11図にインタフエースRAMのアクセスフローを示す。
この様に、ホストプロセツサは、パラメータをインタフ
エースRAMに設定するアクセスの前後に、それぞれイン
タフエースRAMアクセススタート、エンドコマンドを発
行し、上記割込みによつてCPU装置52にアクセス期間中
であることを知らせる。上記期間CPU装置はシステムイ
ンタフエースRAMへのアクセスを停止することができ
る、該インタフエースRAMへのアクセス競合が起ること
はない。本実施例では、コマンド発行に対してコマンド
応答をホストプロセツサに返すようにしているので確実
なハンドシエイク・インタフエースが実現できデータの
信頼性を高くすることができる。この応答方式について
は以下に述べられる。
この様に、ホストプロセツサは、パラメータをインタフ
エースRAMに設定するアクセスの前後に、それぞれイン
タフエースRAMアクセススタート、エンドコマンドを発
行し、上記割込みによつてCPU装置52にアクセス期間中
であることを知らせる。上記期間CPU装置はシステムイ
ンタフエースRAMへのアクセスを停止することができ
る、該インタフエースRAMへのアクセス競合が起ること
はない。本実施例では、コマンド発行に対してコマンド
応答をホストプロセツサに返すようにしているので確実
なハンドシエイク・インタフエースが実現できデータの
信頼性を高くすることができる。この応答方式について
は以下に述べられる。
第12図は、システムインタフエースRAMを介したステー
タス報告方式に関する実施例を示したものである。
タス報告方式に関する実施例を示したものである。
第12図において、50はシステムインタフエースRAM、140
は割込みレジスタ、141はORゲートである。ここで、シ
ステムインタフエースRAM50のステータスエリアにはコ
マンド応答ステータス142,リングステータス143,モニタ
ステータス144などのステータス群が格納される。各ス
テータス群は各割込みレジスタの各ビツトに対応してお
り、図中の引出し線146はこの対応関係を示す架空のも
のである。CPU装置は報告すべきステータスが発生した
時、システムインタフエースRAM50内の当該ステータス
エリアにビツト値をライトし、さらに割込みレジスタ14
0の当該ビツトに“1"をライトするようにする。前記割
込みレジスタへのライトにより割込み信号145がアサー
トされ、ホストプロセツサは割込み受付後割込みレジス
タをリードし割込み要因ステータス群を検知して、シス
テムインタフエースRAM中の当該ステータス・ワードを
リードする。
は割込みレジスタ、141はORゲートである。ここで、シ
ステムインタフエースRAM50のステータスエリアにはコ
マンド応答ステータス142,リングステータス143,モニタ
ステータス144などのステータス群が格納される。各ス
テータス群は各割込みレジスタの各ビツトに対応してお
り、図中の引出し線146はこの対応関係を示す架空のも
のである。CPU装置は報告すべきステータスが発生した
時、システムインタフエースRAM50内の当該ステータス
エリアにビツト値をライトし、さらに割込みレジスタ14
0の当該ビツトに“1"をライトするようにする。前記割
込みレジスタへのライトにより割込み信号145がアサー
トされ、ホストプロセツサは割込み受付後割込みレジス
タをリードし割込み要因ステータス群を検知して、シス
テムインタフエースRAM中の当該ステータス・ワードを
リードする。
この時の処理フローを第13図に示す。ホストプロセツサ
はステータスリード後割込みレジスタall“0"をライト
してクリアする。CPU装置は、上記all“0"を検知後シス
テムインタフエースRAMのステータスをクリヤする。本
実施例では、CPU装置は割込みレジスタをアクテイブ化
した後、ホストプロセツサが割り込み処理中該割込みレ
ジスタをリードしており、all“0"をリードするまでメ
インプログラムに復帰しない。したがつてステータスリ
ードの前後に前出のRAMアクセススタート／エンドコマ
ンドを発行する必要はない。なお、割込みレジスタ140
への、ホストプロセツサによる“0"ライトアクセスと上
記CPUによるリードアクセスが競合しても、CPU装置は少
なくとも２回目以降のリードアクセス割込みレジスタal
l“0"をリードできるので実害はない。
はステータスリード後割込みレジスタall“0"をライト
してクリアする。CPU装置は、上記all“0"を検知後シス
テムインタフエースRAMのステータスをクリヤする。本
実施例では、CPU装置は割込みレジスタをアクテイブ化
した後、ホストプロセツサが割り込み処理中該割込みレ
ジスタをリードしており、all“0"をリードするまでメ
インプログラムに復帰しない。したがつてステータスリ
ードの前後に前出のRAMアクセススタート／エンドコマ
ンドを発行する必要はない。なお、割込みレジスタ140
への、ホストプロセツサによる“0"ライトアクセスと上
記CPUによるリードアクセスが競合しても、CPU装置は少
なくとも２回目以降のリードアクセス割込みレジスタal
l“0"をリードできるので実害はない。
本実施例によれば、ホストプロセツサとデータ通信アダ
プタ内CPU装置との間で良好なインタフエースを、小規
模の論理回路で実現できる。
プタ内CPU装置との間で良好なインタフエースを、小規
模の論理回路で実現できる。
前記コマンド応答は、本実施例で述べたステータス報告
においてコマンド応答ステータスをホストプロセツサに
返すものである。ホストプロセツサは、本コマンド応答
ステータスを確認後、インタフエースRAMのリード，ラ
イトを行なう。コマンド応答ステータス142は、コマン
ド発行時正常にコマンドが受付けられたか否か、否の場
合そのエラー内容（コード）などの情報を含む。
においてコマンド応答ステータスをホストプロセツサに
返すものである。ホストプロセツサは、本コマンド応答
ステータスを確認後、インタフエースRAMのリード，ラ
イトを行なう。コマンド応答ステータス142は、コマン
ド発行時正常にコマンドが受付けられたか否か、否の場
合そのエラー内容（コード）などの情報を含む。
本発明によるデイジタルデータ通信装置によれば、以下
に述べる効果がある。
に述べる効果がある。
システムバスとCPU専用バスが分離されていること、送
受信データ処理系統がLLC/MACフレームで専用ハード化
されているため、フレーム処理能力が高い効果を有す
る。また、システムインタフエースRAM,割込みレジスタ
に依るインタフエース方式により、ホストプロセツサシ
ステムデータ通信アダプタとの間で、高信頼性で効率よ
いデータ授受，制御，ステータス報告を実現できる効果
がある。
受信データ処理系統がLLC/MACフレームで専用ハード化
されているため、フレーム処理能力が高い効果を有す
る。また、システムインタフエースRAM,割込みレジスタ
に依るインタフエース方式により、ホストプロセツサシ
ステムデータ通信アダプタとの間で、高信頼性で効率よ
いデータ授受，制御，ステータス報告を実現できる効果
がある。
さらに、パリテイチエツク機能，フレームステータス転
送機能に依り、取扱いデータの高信頼性化、エラー要因
に対する迅速な回復，対策処理を実現できる効果があ
る。最後に、LLC層の制御とMAC層の制御は、それぞれホ
ストプロセツサシステム，データ通信アダプタに切分け
られたアーキテクチヤになつているため、両者の接続
性，汎用性に優れており、LSI化に適している。
送機能に依り、取扱いデータの高信頼性化、エラー要因
に対する迅速な回復，対策処理を実現できる効果があ
る。最後に、LLC層の制御とMAC層の制御は、それぞれホ
ストプロセツサシステム，データ通信アダプタに切分け
られたアーキテクチヤになつているため、両者の接続
性，汎用性に優れており、LSI化に適している。
第１図は本発明のデータ通信アダプタの構成を示すブロ
ツク図、第２図，第３図，第７図は本発明の一実施例を
示すブロツク図、第４図，第５図は第３図を補足する論
理図、第６図は第５図を説明するタイムチヤート、第８
図，第９図は第７図を説明する構成図、第10図、第12図
は本発明の他の実施例を示す論理図、第11図，第13図は
それぞれ第10図，第12図を説明するフローチヤート、第
15図はOSI参照モデルを示す説明図、第14図はLANシステ
ム構成例を示すブロツク図、第16図はデータ通信装置を
示す構成図、第17図はフレームフオーマツトを示す説明
図、第18図は従来例を示すブロツク図である。１……通
信伝送路、２……データ端末装置、３……データ通信ア
ダプタ、４……ホストプロセツサ、５……システムデー
タバス、６……バツフアメモリ、SI……シリアル・イン
タフエース（LSI）,TCU……トランク・カツプリング・
ユニツト、17……受信FIFO、17−１……シフトレジス
タ、33……送信FIFO、50……システムインタフエースRA
M、52……CPU装置、52−１……μROM、53……ワークRA
M、54……タイマ、55……コントロール／コマンドレジ
スタ、56……受信MAC RAM、59……シリアル送受信制御
部、61……バスインタフエース部、65……DMA制御回
路、66……コントロール／ステータスレジスタ。
ツク図、第２図，第３図，第７図は本発明の一実施例を
示すブロツク図、第４図，第５図は第３図を補足する論
理図、第６図は第５図を説明するタイムチヤート、第８
図，第９図は第７図を説明する構成図、第10図、第12図
は本発明の他の実施例を示す論理図、第11図，第13図は
それぞれ第10図，第12図を説明するフローチヤート、第
15図はOSI参照モデルを示す説明図、第14図はLANシステ
ム構成例を示すブロツク図、第16図はデータ通信装置を
示す構成図、第17図はフレームフオーマツトを示す説明
図、第18図は従来例を示すブロツク図である。１……通
信伝送路、２……データ端末装置、３……データ通信ア
ダプタ、４……ホストプロセツサ、５……システムデー
タバス、６……バツフアメモリ、SI……シリアル・イン
タフエース（LSI）,TCU……トランク・カツプリング・
ユニツト、17……受信FIFO、17−１……シフトレジス
タ、33……送信FIFO、50……システムインタフエースRA
M、52……CPU装置、52−１……μROM、53……ワークRA
M、54……タイマ、55……コントロール／コマンドレジ
スタ、56……受信MAC RAM、59……シリアル送受信制御
部、61……バスインタフエース部、65……DMA制御回
路、66……コントロール／ステータスレジスタ。
フロントページの続き (72)発明者 稲田 俊司 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 稲田 和久 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 青木 知明 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 上野 雅弘 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 中村 靖 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 近藤 栄樹 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 富永 俊彦 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内
Claims (27)
- 【請求項１】信号伝送路，該信号伝送路に受信データ入
力及び送信データ出力が接続された複数のステーシヨン
から成るデジタルデータ通信装置において、各ステーシ
ヨンは、それぞれ少なくとも （１）CPU装置，ワークRAM,受信フレーム・データ格納
用RAM,制御パラメータ及び内部ステータス情報を記憶す
るレジスタ群を有し、さらにCPU装置がRAM,レジスタ群
をリード，ライトするためのCPU専用アドレス／データ
バス手段を有する専用プロセツサ部、 （２）ホストプロセツサ，送信，受信データ，制御，ス
テータス情報を格納するバツフアメモリ、及び該ホスト
プロセツサ，該バツフアメモリ間でデータの授受を行な
うための仲介となるシステムバス手段から成るホストシ
ステム部、 （３）該CPU専用アドレス／データバス及び該システム
バスからのデータ受け入れ手段を有する送信FIFOメモ
リ、該バツフアメモリ内の送信データを直接メモリアク
セスにより該システムバスを経由して該送信FIFOメリへ
転送する送信DMA制御手段、該CPU専用アドレス／データ
バスを経由して該送信FIFOメモリへ送信データを転送す
る転送制御手段、及び該送信FIFOメモリの出力を並列／
直列変換して、少なくともシリアル送信データを符号化
して該信号伝送路へ出力する手段を有するシリアル送受
信制御部へ送出する送信データ変換手段を有する送信パ
ラレルデータ処理部、 （４）受信MAC RAM及びバツフアメモリへのデータ送出
手段を有する受信FIFOメモリ、少なくとも信号伝送路か
らのシリアル受信デ−タを復号化する手段を有するシリ
アル送受信制御部からの受信シリアルデータを直列／並
列変換して受信FIFOメモリへ入力する受信データ変換手
段、受信FIFOメモリの出力をDMAによりシステムバスを
経由してバツフアメモリへ転送する受信DMA制御手段、
及び受信FIFOメモリの出力を受信MAC RAMへ転送する転
送制御手段を有する受信パラレルデータ処理部、 を具備することを特徴とするデイジタルデータ通信装
置。 - 【請求項２】送信パラレルデータ処理部における、CPU
専用アドレス・データバスを経由した送信FIFOメモリへ
のデータ転送制御手段は、CPU装置による送信FIFOメモ
リ入力部テンポラリ・レジスタへのライト・アクセス手
段であることを特徴とする特許請求の範囲第１項記載の
デイジタルデータ通信装置。 - 【請求項３】受信パラレルデータ処理部における、受信
FIFOメモリの出力を受信MAC RAMへ転送する転送制御手
段は、DMA転送制御手段であることを特徴とする特許請
求の範囲第１項記載のデイジタルデータ通信装置。 - 【請求項４】特許請求の範囲第１項において、送信パラ
レルデータ処理部におけるCPU専用アドレス／データバ
スを経由した送信FIFOメモリへのデータ転送制御手段
は、CPU装置による送信FIFOメモリ入力部テンポラリ・
レジスタへのライト・アクセス手段であり、受信パラレ
ルデータ処理部における受信FIFOメモリの出力を受信MA
C RAMへ転送する転送制御手段は、DMA転送制御手段であ
ることを特徴とするデイジタルデータ通信装置。 - 【請求項５】特許請求の範囲第１項記載の送信FIFOメモ
リのデータ受け入れ手段は、送信データが専用プロセツ
サ部，ホストシステム部で生成されるかに応じて、それ
ぞれCPU専用アドレス／データバスのデータ，システム
バスのデータを受け入れる側をアクテイブ化するように
して成ることを特徴とするデイジタルデータ通信装置。 - 【請求項６】特許請求の範囲第１項記載の受信FIFOメモ
リのデータ送出手段は、受信データが該専用プロセツサ
部，ホストシステム部で解釈すべきかに応じて、前者の
場合受信MAC RAMへのデータ転送を、後者の場合システ
ムバスを介したバツフアメモリへのデータ転送を行なう
ようにして成ることを特徴とするデイジタルデータ通信
装置。 - 【請求項７】特許請求の範囲第６項において、送信パラ
レルデータ処理部におけるCPU専用アドレス／データバ
スを経由した送信FIFOメモリへのデータ転送制御手段
は、CPU装置による送信FIFOメモリ入力部テンポラリ・
レジスタへのライト・アクセス手段であり、受信パラレ
ルデータ処理部における受信FIFOメモリの出力を受信MA
C RAMへ転送する転送制御手段は、DMA転送制御手段であ
り、かつ送信FIFOメモリのデータ受け入れ手段は、送信
データガ専用プロセツサ部，ホストシステム部で生成さ
れるかに応じて、それぞれCPU専用アドレス／データバ
スのデータ，システムバスのデータを受け入れる側をア
クテイブ化するようにして成ることを特徴とするデイジ
タルデータ通信装置。 - 【請求項８】複数個のデータ端末装置，データ端末装置
相互間のデータ通信の媒体となる信号伝送路，信号伝送
路とデータ端末装置とを結ぶデータ通信アダプタ、及び
データ端末装置とデータ通信アダプタ間でデータの授受
を行なう仲介となるシステムバスを有するデイジタルデ
ータ通信装置において、データ通信アダプタが、CPU装
置,CPU専用アドレス／データバス，システムバスと論理
的に接続される内部ホストバス，内部ホストバスを介す
るデータ受け入れ手段とCPU装置からの、CPU専用アドレ
ス／データバスを介するデータ受け入れ手段を有する送
信FIFOメモリ、送信FIFOメモリの出力を並列／直列変換
してシリアル送受信制御部へ入力する送信データ変換手
段、データ通信アダプタ内で解釈されるフレームデータ
を格納する受信MAC RAM、内部ホストバスを介するデー
タ送出手段と受信MAC RAMへのデータ送出手段を有する
受信FIFOメモリ、及びシリアル送受信制御部の受信デー
タ出力を直列／並列変換して受信FIFOメモリへ入力する
受信データ変換手段から成ることを特徴とするデイジタ
ルデータ通信装置。 - 【請求項９】CPU装置からの該CPU専用アドレス／データ
バスを介する、送信FIFOメモリへの送信データ転送は、
送信FIFOメモリ入力部テンポラリ・レジスタへのアドレ
ス・マツプド・ライト・アクセス手段によることを特徴
とする特許請求の範囲第８項記載のデイジタルデータ通
信装置。 - 【請求項１０】受信FIFOメモリから受信MAC RAMへの受
信データ転送は、DMA制御手段によることを特徴とする
特許請求の範囲第８項記載のデイジタルデータ通信装
置。 - 【請求項１１】システムバス，内部ホストバスを経由す
る送信FIFOメモリへの送信データ転送は、送信DMA制御
手段によることを特徴とする特許請求の範囲第８項記載
のデイジタルデータ通信装置。 - 【請求項１２】受信FIFOメモリから、内部ホストバス，
システムバスを経由したデータ端末装置への受信データ
転送は、受信DMA制御手段によることを特徴とする特許
請求の範囲第８項記載のデイジタルデータ通信装置。 - 【請求項１３】特許請求の範囲第８項記載の送信FIFOメ
モリのデータ受け入れ手段は、データ通信アダプタ内で
生成するフレームデータの場合CPU専用アドレス／デー
タバスを介するデータ受け入れ手段を、データ端末装置
で生成するフレームデータの場合内部ホストバスを介す
るデータ受け入れ手段をアクテイブ化するようにして成
ることを特徴とするデイジタルデータ通信装置。 - 【請求項１４】特許請求の範囲第８項記載の受信FIFOメ
モリのデータ送出手段は、受信フレームデータがデータ
通信アダプタ内で解釈される場合受信MAC RAMへのデー
タ送出手段を、フレームデータがデータ端末装置で解釈
される場合内部ホストバスを介するデータ送出手段をア
クテイブ化するようにして成ることを特徴とするデイジ
タルデータ通信装置。 - 【請求項１５】特許請求の範囲第８項において、 CPU装置から該CPU専用アドレス／データバスを介する、
送信FIFOメモリへの送信データ転送は、送信FIFOメモリ
入力部テンポラリ・レジスタへのアドレス・マツプド・
ライト・アクセス手段により、 受信FIFOメモリから受信MAC RAMへの受信データ転送
は、DMA制御手段により、システムバス，内部ホストバ
スを経由する送信FIFOメモリへの送信データ転送は、送
信DMA制御手段により、 受信FIFOメモリから、内部ホストバス，システムバスを
経由したデータ端末装置への受信データ転送は、受信DM
A制御手段によりそれぞれ行なうと共に、送信FIFOメモ
リのデータ受け入れ手段は、データ通信アダプタ内で生
成するフレームデータの場合CPU専用アドレス／データ
バスを介するデータ受け入れ手段を、データ端末装置で
生成するフレームデータの場合内部ホストバスを介する
データ受け入れ手段をアクテイブ化するようにして成
り、受信FIFOメモリのデータ送出手段は、受信フレーム
データがデータ通信アダプタ内で解釈される場合受信MA
C RAMへのデータ送信手段を、フレームデータがデータ
端末装置で解釈される場合内部ホストバスを介するデー
タ送出手段をアクテイブ化するようにして成ることを特
徴とするデイジタルデータ通信装置。 - 【請求項１６】特許請求の範囲第１項，第５項，第14項
又は第15項において、受信FIFOメモリは、シリアル送受
信制御部の受信データ出力を入力とするシフトレジスタ
群と、シフトレジスタ群の出力を入力とするFIFOメモリ
から成り、受信FIFOメモリの受信MAC RAMへのデータ送
出手段は、シフトレジスタ群出力を受信MAC RAMへ転送
するようにして成ることを特徴とするデイジタルデータ
通信装置。 - 【請求項１７】ホストプロセツサ,CPU装置を含むデータ
処理装置，ホストプロセツサとデータ処理装置でデータ
の授受を行なう仲介をするシステムバス手段から成るデ
イジタルデータ処理システムにおいて、少なくともホス
トプロセツサとCPU装置間でデータの授受を行なうため
のデータ一時記憶用システムインタフエースRAM,ホスト
プロセツサからデータ処理装置に種々のコマンド，制御
指示を与えるためのレジスタ群,CPU装置がCPU専用アド
レス／データバスを介してシステムインタフエースRAM,
レジスタ群をアクセスするためのCPUリード／ライト制
御手段，ホストプロセツサによるコマンドレジスタへの
ライト・アクセスをCPU装置へ報告する手段から成る，
システムインタフエース部を具備して成ることを特徴と
するデイジタルデータ処理装置。 - 【請求項１８】特許請求の範囲第１項，または第５項に
おいて、システムバス,CPU専用バス，及び送信FIFOメモ
リの出力側にパリテイビツトを含む送信データのパリテ
イチエツクを行なう手段，受信FIFOメモリの入力側に受
信データのパリテイビツト生成手段，システムバス（ま
たは該内部ホストバス）,CPU専用バス上に受信データの
パリテイチエツク手段を具備して成ることを特徴とする
デイジタルデータ通信装置。 - 【請求項１９】特許請求の範囲第18項において、パリテ
イビツトを含む送信、または受信データのDMA転送中、
パリテイビツト・エラー検出時DMA転送を停止させる手
段を具備して成ることを特徴とするデイジタルデータ通
信装置。 - 【請求項２０】特許請求の範囲第１項，または第８項に
おいて、データ端末装置，データ端末装置相互間のデー
タ通信の媒体となる信号伝送路を結ぶデータ通信アダプ
タから成るデイジタルデータ通信装置において、フレー
ム・データ受信時、または送信フレーム・データが信号
伝送路を一巡し自局ステーシヨンに戻つてきた時、デー
タ通信アダプタ内でフレーム・データから生成した、そ
れぞれ受信，送信フレームステータス情報を、データ通
信アダプタ内バツフアメモリ，および／またはデータ端
末装置内バツフアメモリへ転送することを特徴とするデ
イジタルデータ通信装置。 - 【請求項２１】特許請求の範囲第20項において、受信フ
レームステータス情報は、受信フレーム・データが格納
されるバツフアメモリの当該エリアへ、受信フレーム・
データに引続いて転送されることを特徴とするデイジタ
ルデータ通信装置。 - 【請求項２２】特許請求の範囲第20項において、送信フ
レームステータス情報は、送信フレーム・データが格納
されているバツフアメモリの当該エリアに転送されるこ
とを特徴とするデイジタルデータ通信装置。 - 【請求項２３】特許請求の範囲第20項，または第21項に
おいて、データ通信アダプタ内で解釈するフレームデー
タ受信の場合は、受信フレームステータス情報をデータ
通信アダプタ内バツフアメモリへ、データ端末装置内で
解釈するフレームデータ受信の場合は、受信フレームス
テータス情報をデータ端末装置内バツフアメモリへ転送
する手段を具備して成ることを特徴とするデイジタルデ
ータ通信装置。 - 【請求項２４】特許請求の範囲第17項記載のデータ処理
装置において、ホストプロセツサはシステムインタフエ
ースRAMをリード、またはライト・アクセスする際、事
前にRAMアクセス・スタート・コマンドを、アクセス完
了後はRAMアクセス・エンドコマンドを該コマンドレジ
スタにライトし、CPU装置は、RAMアクセス・スタートコ
マンドを解釈してからRAMアクセス・エンドコマンドを
解釈するまでの間システムインタフエースRAMへのリー
ド，ライト・アクセスをしないようにすることを特徴と
するデイジタルデータ処理装置。 - 【請求項２５】特許請求の範囲第17項記載のデータ処理
装置において、各ビツト値がグループ分けした各ステー
タス群の中のある一つのグループを指定する割込みレジ
スタ，各割込みレジスタの各ビツト値のオア論理出力を
ホストプロセツサへの割込み信号とする割込み信号発生
手段、割込みレジスタをシステムバスを介してホストプ
ロセツサがアクセスする手段、割込みレジスタをCPU装
置がCPU専用アドレス／データバスを介してアクセスす
る手段を有し、ホストプロセツサへ報告すべきステータ
スが発生した時、CPU装置は、システム・インタフエー
スRAM内の該ステータス群の当該ビツト位置に、ステー
タスをライトするとともに割込みレジスタの当該ビツト
位置にアクテイブ値をライトし、ホストプロセツサは、
割込み検出後割込みレジスタをリードするとともに当該
ステータス群をリードし、割込み処理終了後割込みレジ
スタをクリヤすることを特徴とするデータ処理装置。 - 【請求項２６】特許請求の範囲第25項において、ホスト
プロセツサが割込み処理中、CPU装置は、ポーリング方
式により割込みレジスタのリードを断続し、割込みレジ
スタの全ビツト値が全てノン・アクテイブ値になつたこ
とを確認後、システムインタフエースRAM内当該ステー
タス群の当該ステータスビツトをクリアするとともに、
メインプログラム・ルーチンに復帰することを特徴とす
るデータ処理装置。 - 【請求項２７】複数個のデータ端末装置相互間を接続す
る信号伝送路と各データ端末装置との間に介在され、デ
ータ端末装置とはシステムバスを介して接続されたデー
タ通信アダプタであつて、このアダプタがCPU装置,CPU
専用アドレス／データバス，システムバスと論理的に接
続される内部ホストバス，内部ホストバスを介するデー
タ受け入れ手段とCPU装置からのCPU専用アドレス／デー
タバスを介するデータ受け入れ手段とを有する送信FIFO
メモリ，送信FIFOメモリの出力を並列／直列変換してシ
リアル送受信制御部へ入力する送信データ変換手段，デ
ータ通信アダプタ内で解釈されるフレームデータを格納
する受信MAC RAM,内部ホストバスを介するデータ送出手
段と受信MAC RAMへのデータ送出手段を有する受信FIFO
メモリ、及びシリアル送受信制御部の受信データ出力を
直列／並列変換して受信FIFOメモリへ入力する受信デー
タ変換手段からなることを特徴とするデータ通信アダプ
タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166694A JPH0795766B2 (ja) | 1989-06-30 | 1989-06-30 | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
| EP90112347A EP0405545B1 (en) | 1989-06-30 | 1990-06-28 | Data communication adapter |
| DE69033679T DE69033679T2 (de) | 1989-06-30 | 1990-06-28 | Datenübertragungsadaptervorrichtung |
| KR1019900009687A KR0145324B1 (ko) | 1989-06-30 | 1990-06-29 | 데이터 통신 어덥터 및 그것을 사용한 데이터통신 단말장치 |
| US08/248,529 US5682552A (en) | 1989-06-30 | 1994-05-24 | Data communication adapter and data communication terminal apparatus for performing data transmission and reception between terminals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166694A JPH0795766B2 (ja) | 1989-06-30 | 1989-06-30 | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334661A JPH0334661A (ja) | 1991-02-14 |
| JPH0795766B2 true JPH0795766B2 (ja) | 1995-10-11 |
Family
ID=15836011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166694A Expired - Fee Related JPH0795766B2 (ja) | 1989-06-30 | 1989-06-30 | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5682552A (ja) |
| EP (1) | EP0405545B1 (ja) |
| JP (1) | JPH0795766B2 (ja) |
| KR (1) | KR0145324B1 (ja) |
| DE (1) | DE69033679T2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3360856B2 (ja) * | 1992-12-18 | 2003-01-07 | 富士通株式会社 | プロセッサ |
| JP4034844B2 (ja) * | 1995-11-28 | 2008-01-16 | 富士通株式会社 | バス延長対応型制御システム |
| US5933413A (en) * | 1997-01-13 | 1999-08-03 | Advanced Micro Devices, Inc. | Adaptive priority determination for servicing transmit and receive in network controllers |
| US6058474A (en) * | 1997-01-24 | 2000-05-02 | Texas Instruments Incorporated | Method and apparatus for DMA boot loading a microprocessor without an internal ROM |
| US6130891A (en) * | 1997-02-14 | 2000-10-10 | Advanced Micro Devices, Inc. | Integrated multiport switch having management information base (MIB) interface temporary storage |
| US6219736B1 (en) | 1997-04-24 | 2001-04-17 | Edwin E. Klingman | Universal serial bus (USB) RAM architecture for use with microcomputers via an interface optimized for integrated services device network (ISDN) |
| US6789212B1 (en) | 1997-04-24 | 2004-09-07 | Edwin E. Klingman | Basic cell for N-dimensional self-healing arrays |
| US5860021A (en) * | 1997-04-24 | 1999-01-12 | Klingman; Edwin E. | Single chip microcontroller having down-loadable memory organization supporting "shadow" personality, optimized for bi-directional data transfers over a communication channel |
| US6145102A (en) * | 1998-01-20 | 2000-11-07 | Compaq Computer Corporation | Transmission of an error message over a network by a computer which fails a self-test |
| US6662234B2 (en) * | 1998-03-26 | 2003-12-09 | National Semiconductor Corporation | Transmitting data from a host computer in a reduced power state by an isolation block that disconnects the media access control layer from the physical layer |
| US6332173B2 (en) * | 1998-10-31 | 2001-12-18 | Advanced Micro Devices, Inc. | UART automatic parity support for frames with address bits |
| US6928505B1 (en) | 1998-11-12 | 2005-08-09 | Edwin E. Klingman | USB device controller |
| US6697371B1 (en) * | 1999-06-01 | 2004-02-24 | Advanced Micro Devices, Inc. | Network switch with on-board management information based (MIB) counters |
| JP2001236304A (ja) * | 2000-02-21 | 2001-08-31 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6745268B1 (en) * | 2000-08-11 | 2004-06-01 | Micron Technology, Lnc. | Capacitive multidrop bus compensation |
| US6834307B2 (en) * | 2001-06-26 | 2004-12-21 | Intel Corporation | Event-based application layer switching for high-speed protocol processing |
| US8427490B1 (en) | 2004-05-14 | 2013-04-23 | Nvidia Corporation | Validating a graphics pipeline using pre-determined schedules |
| US8624906B2 (en) | 2004-09-29 | 2014-01-07 | Nvidia Corporation | Method and system for non stalling pipeline instruction fetching from memory |
| US8424012B1 (en) * | 2004-11-15 | 2013-04-16 | Nvidia Corporation | Context switching on a video processor having a scalar execution unit and a vector execution unit |
| JP4906734B2 (ja) * | 2004-11-15 | 2012-03-28 | エヌヴィディア コーポレイション | ビデオ処理 |
| US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
| US8683126B2 (en) * | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
| US8411096B1 (en) | 2007-08-15 | 2013-04-02 | Nvidia Corporation | Shader program instruction fetch |
| US8659601B1 (en) | 2007-08-15 | 2014-02-25 | Nvidia Corporation | Program sequencer for generating indeterminant length shader programs for a graphics processor |
| US8698819B1 (en) | 2007-08-15 | 2014-04-15 | Nvidia Corporation | Software assisted shader merging |
| US9024957B1 (en) | 2007-08-15 | 2015-05-05 | Nvidia Corporation | Address independent shader program loading |
| US8780123B2 (en) * | 2007-12-17 | 2014-07-15 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| US9064333B2 (en) | 2007-12-17 | 2015-06-23 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| WO2009128250A1 (ja) * | 2008-04-16 | 2009-10-22 | 株式会社 東芝 | 原子燃料ペレットの製造方法、燃料集合体とその製造方法およびウラン粉末 |
| US8923385B2 (en) * | 2008-05-01 | 2014-12-30 | Nvidia Corporation | Rewind-enabled hardware encoder |
| US8681861B2 (en) * | 2008-05-01 | 2014-03-25 | Nvidia Corporation | Multistandard hardware video encoder |
| US8489851B2 (en) * | 2008-12-11 | 2013-07-16 | Nvidia Corporation | Processing of read requests in a memory controller using pre-fetch mechanism |
| KR101314994B1 (ko) * | 2009-08-18 | 2013-10-04 | 미쓰비시덴키 가부시키가이샤 | 통신 시스템 및 통신 장치 상태 판정 방법 |
| US10235325B2 (en) | 2016-09-30 | 2019-03-19 | Microsoft Technology Licensing, Llc | Control path to enable at least one of two data paths for a network device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252242A (ja) * | 1986-04-25 | 1987-11-04 | Fujitsu Ltd | デ−タ送受信方式 |
| JPS6379439A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | シリアル通信装置 |
| JPH0198348A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | シリアル・データ受信回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777591A (en) * | 1984-01-03 | 1988-10-11 | Texas Instruments Incorporated | Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems |
| US4646232A (en) * | 1984-01-03 | 1987-02-24 | Texas Instruments Incorporated | Microprocessor with integrated CPU, RAM, timer, bus arbiter data for communication system |
| US4604683A (en) * | 1984-12-10 | 1986-08-05 | Advanced Computer Communications | Communication controller using multiported random access memory |
| US4858112A (en) * | 1985-12-17 | 1989-08-15 | General Electric Company | Interface comprising message and protocol processors for interfacing digital data with a bus network |
| US5048012A (en) * | 1987-04-03 | 1991-09-10 | Advanced Micro Devices, Inc. | Data link controller with flexible multiplexer |
| US4999771A (en) * | 1987-08-31 | 1991-03-12 | Control Data Corporation | Communications network |
| US4951280A (en) * | 1988-12-09 | 1990-08-21 | Advanced Micro Devices, Inc. | Method and apparatus for configuring data paths within a supernet station |
| US5130981A (en) * | 1989-03-22 | 1992-07-14 | Hewlett-Packard Company | Three port random access memory in a network bridge |
-
1989
- 1989-06-30 JP JP1166694A patent/JPH0795766B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-28 EP EP90112347A patent/EP0405545B1/en not_active Expired - Lifetime
- 1990-06-28 DE DE69033679T patent/DE69033679T2/de not_active Expired - Fee Related
- 1990-06-29 KR KR1019900009687A patent/KR0145324B1/ko not_active IP Right Cessation
-
1994
- 1994-05-24 US US08/248,529 patent/US5682552A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252242A (ja) * | 1986-04-25 | 1987-11-04 | Fujitsu Ltd | デ−タ送受信方式 |
| JPS6379439A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | シリアル通信装置 |
| JPH0198348A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | シリアル・データ受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405545A2 (en) | 1991-01-02 |
| DE69033679T2 (de) | 2001-07-05 |
| EP0405545B1 (en) | 2001-01-03 |
| KR910002177A (ko) | 1991-01-31 |
| US5682552A (en) | 1997-10-28 |
| DE69033679D1 (de) | 2001-02-08 |
| EP0405545A3 (en) | 1992-05-27 |
| JPH0334661A (ja) | 1991-02-14 |
| KR0145324B1 (ko) | 1998-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0795766B2 (ja) | デジタル・データ通信装置及びそれに使用するデータ通信アダプタ | |
| US4719621A (en) | Packet fastbus | |
| JP2886173B2 (ja) | アダプタ | |
| JPH07282025A (ja) | クロック回路 | |
| JPH0245856A (ja) | 中央相互接続部を有する情報処理システム | |
| JPH0775016B2 (ja) | データ処理システム及びデータ通信バス・システム | |
| JPH06511338A (ja) | 並行パケットバスに関する方法及び装置 | |
| JPH07281976A (ja) | パケットｆｉｆｏを管理する方法 | |
| US6263393B1 (en) | Bus switch for realizing bus transactions across two or more buses | |
| JP2003288228A (ja) | ２重化プロセッサシステム | |
| US6275886B1 (en) | Microprocessor-based serial bus interface arrangement and method | |
| US6622191B1 (en) | Computer system | |
| CN116414758A (zh) | 面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口 | |
| CN115982071A (zh) | 一种面向ddr3控制器的片上网络转换接口 | |
| CN114615106B (zh) | 环形数据处理系统、方法以及网络设备 | |
| JPH0954745A (ja) | コンピュータシステム | |
| JPH07200432A (ja) | データ通信方法及びシステム連結装置 | |
| US6546019B1 (en) | Duplex memory control apparatus | |
| JPS584427A (ja) | 複数のシリアルバスル−プを有するマルチコンピユ−タシステム | |
| JP2624265B2 (ja) | データ伝送装置 | |
| JPS60218941A (ja) | デ−タ伝送装置 | |
| JP2000029823A (ja) | バスアクセス制御回路 | |
| JP2000347712A (ja) | プログラマブルコントローラ | |
| JPH07109599B2 (ja) | 処理システムの情報転送装置 | |
| JP3077992B2 (ja) | データ伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |