CN116414758A - 面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口 - Google Patents

面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口 Download PDF

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CN116414758A CN202310396907.3A CN202310396907A CN116414758A CN 116414758 A CN116414758 A CN 116414758A CN 202310396907 A CN202310396907 A CN 202310396907A CN 116414758 A CN116414758 A CN 116414758A
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Abstract

本发明公开一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，属于集成电路通信领域。本发明连接高速可扩展互联裸芯的片上网络NOD与PCIe主设备的EP端，实现PCIe主设备的AXI协议与片上网络NOD传输协议的转换，接收PCIe主设备的各种请求类型的数据包并转换成片上网络NOD协议的数据包，以及向PCIe主设备返回各种响应类型的数据包，并且支持多个不同的请求数据包在裸芯的片上网络NOD中传输，从而实现PCIe主设备对高速可扩展互联裸芯上的各从设备的通信。本发明能够芯粒的片上网络NOD的传输协议与PCIe主设备的AXI协议之间的转换和通信，并且极大地缩短了开发周期，降低开发成本。

Description

面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口
技术领域
本发明涉及集成电路通信技术领域，特别涉及一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口。
背景技术
集成电路技术遵循摩尔定律高速发展。但是随着近年来集成电路尺寸持续减小，摩尔定律逼近物理极限，开发专用集成电路的成本和周期逐渐增加。
但是市场对半导体性能的需求还在不断加大，因此在芯粒级别进行电路功能的组合使用，将对芯片性能持续提升有重大作用。面向高速可扩展互联裸芯和PCIe主设备的转换接口设计和数据交互方法，将为PCIe主设备的快速集成与拓展起到非常重要的作用。
发明内容
本发明的目的在于提供一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，以实现芯粒的片上网络NOD的传输协议与PCIe主设备的AXI协议之间的转换和通信。
为解决上述技术问题，本发明提供了一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，连接高速可扩展互联裸芯的片上网络NOD与PCIe主设备的EP端，实现PCIe主设备的AXI协议与片上网络NOD传输协议的转换，接收PCIe主设备的各种请求类型的数据包并转换成片上网络NOD协议的数据包，以及向PCIe主设备返回各种响应类型的数据包，并且支持多个不同的请求数据包在裸芯的片上网络NOD中传输，从而实现PCIe主设备对高速可扩展互联裸芯上的各从设备的通信；
所述并行式转换接口包括Shell模块、Kernel模块以及异步FIFO模块；
所述Shell模块接收PCIe主设备的读写请求，将AXI信号的多个不同请求数据包转换成特定的格式存入所述异步FIFO模块的特定单元中，还向PCIe主设备发起MSI中断信号来通知响应数据包已到达，另外具备地址测试功能和ID配置功能；
所述Kernel模块将所述Shell模块存入所述异步FIFO模块里的数据转换成NOD片上网络协议的数据包，以及接收返回的响应数据包并解包存入所述异步FIFO模块中，另外具备响应数据包的错误重发功能和超时重发功能；
跨时钟域的所述异步FIFO模块连接所述Shell模块和所述Kernel模块，内有多个异步FIFO单元，分别负责不同的读写通道。
在一种实施方式中，所述高速可扩展互联裸芯上的PCIe网络转换接口NI一端连接PCIe主设备的EP端，另一端连接片上网络NOD；所述片上网络NOD的作用是路由和传输片上网络传输协议，包括PCIe主设备对裸芯上的各个从设备的请求事件数据包和相应的从设备的响应事件数据包；所述PCIe网络转换接口NI与PCIe主设备的交互是基于两组AXI4总线，其中一组作为Slave从机接口与EP端进行通信，而另外一组作为Master主机接口向EP端发送MSI中断信号。
在一种实施方式中，所述PCIe网络转换接口NI的功能包括PCIe主设备向PCIe网络转换接口NI配置NODID和SRID信息，以及配置返回的MSI中断的地址和数据；
所述PCIe网络转换接口NI提供地址测试的功能，所述PCIe网络转换接口NI设计采用部分译码策略，即仅对地址的低八位进行译码；在正式工作开始之前，需要PCIe主设备通过地址轮询的方式对可用地址空间进行测试；所述PCIe网络转换接口NI在正式工作中需要进行不同事件数据包的接收与转换；所述PCIe网络转换接口NI在接收到从机发来的响应事件后须向PCIe主设备发起MSI中断信号，并且PCIe主设备会随后读取响应事件的中断信息和响应事件中的数据负载。
在一种实施方式中，所述PCIe网络转换接口NI支持校验错误重发机制和超时重发机制；正常情况下，PCIe网络转换接口NI在接收到读应答包后，通过中断通知PCIe主设备，PCIe主设备在读取中断信息后发送新的请求命令；
错误重发机制的情况为：PCIe网络转换接口NI在接收到读响应包后，发现校验错误，则不会中断PCIe主设备，进而重发NOD片上传输协议的请求包，等新的NOD片上传输协议响应包返回后，再产生中断通知PCIe主设备；
超时重发机制具体为：PCIe网络转换接口NI一直没有接收到读应答包，则会触发重传NOD片上传输协议的请求包，根据重传NOD片上传输协议的请求包的实际响应情况产生中断通知PCIe主设备。
在一种实施方式中，所述PCIe网络转换接口NI支持并发请求；对于PCIe主设备而言，能够发出多个请求命令；PCIe网络转换接口NI对发出的所有请求数据包，都支持校验错误重发机制和超时重发机制；但是PCIe主设备要注意不同请求事件之间的依赖关系，对于同一从设备的同一地址要保持正确的读写顺序，而对不同从设备的地址或者同一从设备的不同地址的读写可以乱序发起读写请求。
在一种实施方式中，对于PCIe主设备请求的过程，所述Shell模块将来自AXI_S的读写请求命令进行解析，将解析结果按照规定的格式写入所述异步FIFO模块中的REQ_FIFO子模块；所述Kernel模块读取所述REQ_FIFO子模块中的信息，按照NOD片上传输协议总线的格式将读写请求命令打包成片上网络请求数据包；
对于响应的过程，所述Kernel模块读取来自片上网络NOD的响应数据包并对其解析，将解析结果按照规定的格式写入所述异步FIFO模块中的RESP_FIFO子模块；所述Shell模块读取所述RESP_FIFO子模块中的信息，当响应全部接收完成后通过AXI_M发送中断通知PCIe主设备，PCIe主设备进一步通过AXI_S来读取缓存在所述Shell模块中的响应信息；
其中所述REQ_FIFO子模块包括FIFO_0、...、FIFO_(n-1)、FIFO_n，其中FIFO_0到FIFO_(n-1)是带有数据负载的写请求事件和共享写请求事件的通道，而FIFO_n是不带数据负载的读请求事件、擦除请求事件和DMA读请求事件的通道；数据负载会留存在所述REQ_FIFO子模块中，而其余的请求信息会通过所述REQ_FIFO子模块进入所述Kernel模块中的(m+1)组请求单元中保存，并且m>n，以供PCIe网络转换接口NI重发这些不同的请求使用。
在一种实施方式中，所述Shell模块中的写请求处理模块包括AXI写控制器、第一地址测试单元、第一配置单元、命令单元和第一FIFO写控制器；对于来自AXI_S的写命令，存在三种场景，即配置、地址测试、命令，这三种场景是通过AXI_S的写地址进行区分，AXI写控制器对AXI_S写地址的低八位进行译码，写地址64’hxx10是配置，写地址64’hxx20是命令，写地址64’hxx30是地址测试；
所述第一FIFO写控制器是用来判断读通道和写通道FIFO是否都被占用，以及哪些FIFO通道未被占用，因而能存放后来的PCIe请求数据包；PCIe网络转换接口NI的请求事件容量是存放n个写请求事件/共享写请求事件和(m+1-n)个读请求事件/擦除请求事件/DMA读请求事件。
在一种实施方式中，所述Shell模块中的读请求处理模块包括AXI读控制器、第二地址测试单元、中断控制器、数据单元和第一FIFO读控制器；对于来自AXI_S的读命令，存在三种场景，即读取中断信息、地址测试、读数据，这三种场景是通过AXI_S的读地址进行区分，AXI读控制器对AXI_S写地址的低八位进行译码，读地址64’hxx10是响应包的中断信息，读地址64’hxx20是响应包的负载数据，读地址64’hxx30是地址测试，读地址64’hxx40是响应包的地址信息。
在一种实施方式中，所述Kernel模块中的NOD请求处理模块包括第二FIFO读控制器、第二配置单元和NOD请求单元；其中NOD请求单元包括请求单元0、...、请求单元m；在第二配置单元和NOD请求单元的控制下，(m+1)个内部的请求单元从REQ_FIFO子模块中读取数据；第二配置单元用来在PCIe网络转换接口NI正式工作启动前配置寄存器，NOD请求单元将从REQ_FIFO子模块中读取的数据打包为NOD片上网络数据包并将其发送。
在一种实施方式中，所述Kernel模块中的NOD响应处理模块包括第二FIFO写控制器和NOD响应单元；NOD响应单元接收NOD响应，并对其进行解析，在第二FIFO写控制器的协同下，将解析结果写入RESP_FIFO子模块，写入RESP_FIFO子模块的数据格式中，高两位作为标志位，2’b10用来标志异常信息；其中NOD响应的异常情况存在两种，一种情况是应答错误，即未在规定时间内接收到应答信息，用状态信号resp_confirm_err标识，会使NOD响应处理模块的状态机进入STUS状态，如果该异常是发生在重传阶段，将该异常信息写入RESP_FIFO子模块；另一种情况是读数据校验错误，通过resp_check_err标识，该异常信息会在尾微片接收的同时写入RESP_FIFO子模块。
在本发明提供的一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口中，可接收PCIe主设备的各种请求类型的数据包并转换成裸芯NOD片上网络协议的数据包，以及向PCIe主设备返回各种响应类型的数据包，并且支持多个不同的请求数据包同时在裸芯NOD中传输，从而实现PCIe主设备对高速可扩展互联裸芯上的各从设备的并行读写访问。本发明实现了芯粒的片上网络NOD的传输协议与PCIe主设备的AXI协议之间的转换和通信，并且极大地缩短了开发周期，降低开发成本。
附图说明
图1是本发明提出的一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口的结构示意图；
图2是并行式转换接口应用系统的总体架构框图；
图3是Shell模块的写FIFO数据格式图；
图4是Shell模块中命令处理单元的控制状态转移图；
图5是Shell模块中中断控制器的状态转移图；
图6是Kernel模块中NOD请求单元的状态转移图；
图7是Kernel模块的写FIFO数据格式图；
图8是Kernel模块中NOD响应单元的状态转移图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其结构如图1所示，包括Shell模块、Kernel模块以及异步FIFO模块。其中，所述Shell模块由写请求处理模块和读请求处理模块构成，所述Kernel模块由NOD请求处理模块和NOD响应处理模块构成，所述异步FIFO模块由REQ_FIFO子模块和RESP_FIFO子模块构成，其中所述REQ_FIFO子模块包括多个独立的异步FIFO单元(即FIFO_0、...、FIFO_n)。所述Shell模块负责接收PCIe主设备的读写请求，将AXI信号的多个不同请求数据包转换成特定的格式存入所述REQ_FIFO子模块中，还可以向PCIe主设备发起MSI中断信号来通知响应数据包已到达，另外具备地址测试功能和ID配置功能。所述Kernel模块主要负责将REQ_FIFO子模块里的数据转换成NOD片上网络协议的数据包，以及接收返回的响应数据包并解包存入RESP_FIFO子模块中，另外具备响应数据包的错误重发功能和超时重发功能。跨时钟域的所述异步FIFO模块连接所述Shell模块和所述Kernel模块，内有多个异步FIFO单元，负责不同的读写通道。
本发明的并行式转换接口应用系统的总体架构如图2所示。高速可扩展互联裸芯上的PCIe网络转换接口NI一端连接PCIe主设备的EP端，另一端连接裸芯上的片上网络NOD。NOD的作用是路由和传输片上网络传输协议，包括PCIe主设备对裸芯上的各个从设备的请求事件数据包和相应的从设备的响应事件数据包。PCIe网络转换接口NI与PCIe主设备的交互是基于两组AXI4总线，其中一组作为Slave从机接口与EP端进行通信，而另外一组作为Master主机接口向EP端发送MSI中断信号。
本发明中PCIe网络转换接口NI的功能主要包括PCIe主设备向PCIe网络转换接口NI配置NODID和SRID信息，以及配置返回的MSI中断的地址和数据。PCIe网络转换接口NI提供地址测试的功能。这是因为由于IP的不确定性，无法确定PCIe主机地址与EP端AXI地址的映射关系，因此PCIe网络转换接口NI设计采用部分译码策略，即仅对地址的低八位进行译码。在正式工作开始之前，需要PCIe主设备通过地址轮询的方式对可用地址空间进行测试。PCIe网络转换接口NI在正式工作中需要进行不同事件数据包的接收与转换，比如写请求/共享写请求事件、读请求/擦除请求/DMA读请求事件等。PCIe网络转换接口NI在接收到从机发来的响应事件后须向PCIe主设备发起MSI中断信号，并且PCIe主设备会随后读取响应事件的中断信息和响应事件中的数据负载。
本发明中PCIe网络转换接口NI的配置操作如下：
PCIe主设备通过AXI_S写通道发起长度为1的写请求，以配置NoDID、SRID等信息。
写地址：s_axi_awaddr低八位为8’h10；
写数据：s_axi_wdata[3:0]为NoDID，s_axi_wdata[7:6]为SRXID(源节点的X坐标ID)，s_axi_wdata[5:4]为SRYID(源节点的Y坐标ID)；
写长度：s_axi_awlen为0；
写地址：s_axi_awaddr第八位为8’h60；
写数据：s_axi_wdata[31:0]为返回MSI中断的地址；
写长度：s_axi_awlen为0；
写地址：s_axi_awaddr低八位为8’h70；
写数据：s_axi_wdata[127:96]为返回MSI中断数据，该32位代表了32个MSI中断触发哪个；
写长度：s_axi_awlen为0。
本发明中PCIe网络转换接口NI的地址测试操作如下：
由于IP的不确定性，无法确定PCIe主设备地址与EP端AXI地址的映射关系，因此接口设计采用部分译码策略，即仅对地址的低八位进行译码。在正式工作开始之前，需要PCIe主设备通过地址轮询的方式对可用地址空间进行测试。
PCIe主设备首先会对接口内的测试寄存器进行长度为1的写操作。
写地址：s_axi_awaddr低八位为8’h30；
写数据：m_axi_wdata为任意值DATA；
写长度：s_axi_awlen为0。
在写操作完成后，PCIe主设备对接口内的测试寄存器进行长度为1的读操作。
读地址：s_axi_araddr低八位为8’h30；
读长度：s_axi_arlen为0；
读数据：读数据s_axi_rdata如果为写入值DATA，则说明PCIe主机地址与EP端AXI地址成功映射，后续读写操作均在此地址空间范围的基础上进行；读数据s_axi_rdata如果为默认值128’
h0123_4567_89ab_cdef_fedc_ba98_7654_3210，则说明PCIe主机地址与EP端AXI的读地址成功映射，但是写地址未能够成功映射，则还需要继续测试；s_axi_rdata如果不是上述两种情形之一，则说明PCIe主机地址与EP端AXI的地址未能成功映射，需要PCIe主设备继续对可用地址空间进行测试。
本发明中PCIe网络转换接口NI的写/共享写请求操作如下：
对于长度为P(例如P＝12)个字的写请求，PCIe主设备通过AXI_S写通道连续发起(P/4+2)个写请求来实现。由于该IP最多只支持长度为8的突发传输，因此这(P/4+2)个写请求可以分散在多个突发传输中，也可以拆分为多个独立的写请求。
写地址：s_axi_awaddr低八位为8’h20；
写数据：
·第一个写数据：s_axi_wdata为{111'h0，LEN(9bit)，TID(4bit)，TTP(4bit)}，其中LEN＝P-1(此例中为11)；
·第二个写数据：s_axi_wdata为{BNODID(4bit)，BRXID(2bit)，BRYID(2bit)，BADDR(56bit)，DNODID(4bit)，DRXID(2bit)，DRYID(2bit)，DADDR(56bit)}；
·后面连续的P/4个写数据即P/4个数据负载；
写长度：s_axi_awlen根据突发的实际情况来设置。
本发明中PCIe网络转换接口NI的读/擦除/DMA读请求如下：
对于长度为P(例如P＝12)个字的读请求，PCIe主设备通过AXI_S写通道连续发起2个写请求来实现。这两个写请求可以通过1个突发长度为2的突发传输实现，也可以通过2个独立的写请求来实现。
写地址：s_axi_awaddr低八位为8’h20；
写数据：
·第一个写数据：s_axi_wdata为{111'h0，LEN(9bit)，TID(4bit)，TTP(4bit)}，其中LEN＝P-1(此例中为11)；
·第二个写数据：s_axi_wdata为{BNODID(4bit)，BRXID(2bit)，BRYID(2bit)，BADDR(56bit)，DNODID(4bit)，DRXID(2bit)，DRYID(2bit)，DADDR(56bit)}；
写长度：s_axi_awlen根据突发的实际情况来设置。
本发明中PCIe网络转换接口NI的中断信号操作如下：
对于中断，PCIe网络转换接口NI通过AXI_M写通道发起长度为1的写请求以产生中断给PCIe主设备。
写地址：m_axi_awaddr为64'h0000_0000_FFFF_FFFC；
写数据：
m_axi_wdata为128'h0000_0001_0000_0000_0000_0000_0000_0000；
写长度：m_axi_awlen为0。
本发明中PCIe网络转换接口NI的读中断信息操作如下：
当PCIe主设备接收到中断后，通过AXI_S读通道先后发起两次长度为1的读请求，以获取中断信息。
读地址：s_axi_araddr低八位为8’h10；
读长度：s_axi_arlen为0；
读数据：
·s_axi_rdata[20:17]为中断类型，1代表READ_PASS，2代表READ_ERROR，3代表WRITE_PASS，4代表ACK，5代表NACK，6代表DMA_READ_PASS，7代表INT；
·s_axi_rdata[16:13]为TTP，其中NACK中断由于没有响应数据包返回，因此其TTP对应着请求事件的TTP，而其它类型中断对应的TTP为响应事件的TTP；
·s_axi_rdata[12:9]为TID；
·s_axi_rdata[8:0]为LEN(如11，则表示长度为12个字)。
读地址：s_axi_araddr低八位为8’h40；
读长度：s_axi_arlen为0；
读数据：
·s_axi_rdata为响应包中的128比特地址。
本发明中PCIe网络转换接口NI的响应信息操作如下：
当PCIe主设备通过读取中断信息后，经过查询该响应信息是一个正确的长度为LEN(例如LEN＝11)的读响应，则通过AXI_S读通道连续发起(LEN+1)/4个读请求来实现对读响应数据的读取。由于该IP最多只支持长度为8的突发传输，因此这(LEN+1)/4个读请求可以分散在多个突发传输中，也可以拆分为多个独立的读请求。
读地址：s_axi_araddr低八位为8’h20；
读长度：s_axi_arlen根据突发的实际情况来设置；
读数据：s_axi_rdata为连续的读数据。
本发明中PCIe网络转换接口NI支持校验错误重发机制和超时重发机制。正常情况下，PCIe网络转换接口NI在接收到读应答包后，通过中断通知PCIe主设备，PCIe主设备在读取中断信息后可以发送新的请求命令。错误重发机制的情况为：PCIe网络转换接口NI在接收到读响应包后，发现校验错误，则不会中断PCIe主设备，进而重发NOD片上传输协议的请求包，等新的NOD片上传输协议响应包返回后，再产生中断通知PCIe主设备。超时重发机制具体为：PCIe网络转换接口NI一直没有接收到读应答包，则会触发重传NOD片上传输协议的请求包，根据重传NOD片上传输协议的请求包的实际响应情况产生中断通知PCIe主设备。
本发明中PCIe网络转换接口NI支持并发请求。对于PCIe主设备而言，可以发出多个请求命令。PCIe网络转换接口NI对发出的所有请求数据包，都支持校验错误重发机制和超时重发机制。但是PCIe主设备要注意不同请求事件之间的依赖关系，对于同一从设备的同一地址要保持正确的读写顺序，而对不同从设备的地址或者同一从设备的不同地址的读写可以乱序发起读写请求。
对于PCIe主设备请求的过程，本发明中的Shell模块将来自AXI_S的读写请求等命令进行解析，将解析结果按照规定的格式写入所述异步FIFO模块中的REQ_FIFO子模块；所述Kernel模块读取所述REQ_FIFO子模块中的信息，按照NOD片上传输协议总线的格式将读写请求等命令打包成片上网络请求数据包。对于响应的过程，所述Kernel模块读取来自片上网络的响应数据包并对其解析，将解析结果按照规定的格式写入所述异步FIFO模块中的RESP_FIFO子模块；所述Shell模块读取所述RESP_FIFO子模块中的信息，当响应全部接收完成后通过AXI_M发送中断通知PCIe主设备，而PCIe主设备进一步通过AXI_S来读取缓存在所述Shell模块中的响应信息。
所述REQ_FIFO子模块由(n+1)个FIFO组成，其中FIFO_0到FIFO_(n-1)是带有数据负载的写请求事件和共享写请求事件的通道，而FIFO_n是不带数据负载的读请求事件、擦除请求事件和DMA读请求事件的通道。具体地，数据负载会留存在所述REQ_FIFO子模块中，而请求信息会通过所述REQ_FIFO子模块进入所述Kernel模块中的(m+1)组寄存器保存，并且m>n，以供PCIe网络转换接口NI重发这些不同的请求使用。
本发明的整个网络接口分为AXI与NOD两个时钟域，跨时钟域的处理是通过所述异步FIFO模块实现。
本发明的Shell模块中的写请求处理模块如图1所示。对于来自AXI_S的写命令，可能存在三种场景，即配置、地址测试、命令。这三种场景是通过AXI_S的写地址进行区分，AXI写控制器对AXI_S写地址的低八位进行译码，写地址64’hxx10是配置，写地址64’hxx20是命令，写地址64’hxx30是地址测试。
所述Shell模块中的第一FIFO写控制器是用来判断读通道和写通道FIFO是否都被占用，以及哪些FIFO通道未被占用，因而可以存放后来的PCIe请求数据包。PCIe网络转换接口NI的请求事件容量是存放n个写请求事件/共享写请求事件和(m+1-n)个读请求事件/擦除请求事件/DMA读请求事件。
对于地址测试场景，第一地址测试单元会将AXI_S的写数据写入地址测试寄存器中，该寄存器具有一个特殊的复位初始值。如果RC端与EP端的写地址映射成功，则该寄存器的值为AXI_S的写数据，否则为复位初始值。
对于配置场景，AXI_S的写数据中包括SRID与NODID等配置信息，所述Kernel模块需要该信息，因此所述Shell模块中的第一配置单元将其写入REQ_FIFO子模块中。写入REQ_FIFO子模块的数据格式如图3所示，通过标志位2’b01表明其配置信息属性，数据负载为配置信息。
对于命令场景，命令处理单元内部通过一个有限状态机进行控制，如图4所示，在W_LEN状态下，接收到的第一个命令信息包括LEN、TTP、TID等，因此当接收到命令信息且AXI_S_W通道握手成功，则将LEN、TTP、TID等信息保存，并进入W_ADDR状态。在W_ADDR状态下，接收到的第二个命令信息包括主地址、辅助地址等信息，由于s_axi_wready有效的条件之一是REQ_FIFO子模块非满，因此当AXI_S_W通道握手成功时，写入第一个REQ_FIFO子模块信息(即FIFO_0)；在此之后等待REQ_FIFO子模块非空的条件下，写入第二个REQ_FIFO子模块信息(即FIFO_1)，并根据事件类型进入其它状态，如果命令信息与写事件相关，则进入W_DATA状态，否则返回W_LEN状态。在W_DATA状态下，s_axi_wready有效的条件是REQ_FIFO子模块非满，则当AXI_S_W通道握手成功时，将后续的数据信息写入到REQ_FIFO子模块中。命令处理单元会根据长度信息对数据个数进行判断，当完成所有的数据写入后，状态机会返回W_LEN状态，最后一个写入REQ_FIFO子模块数据的标志位为2’b11，其余情况为2’b00。
s_axi_awready有效的逻辑：W_LEN和W_DATA状态下始终有效；W_ADDR状态下REQ_FIFO子模块非空且第一次写REQ_FIFO子模块完成。
s_axi_wready有效的逻辑：W_LEN状态下，确认等待状态confirm_wait_flag为低，且处于命令阶段、或地址测试阶段、或配置阶段且REQ_FIFO子模块非空。confirm_wait_flag信号在每一次命令接收后拉高，直到应答信息、或写成功信息、或应答失效信息有效时将其拉低，因此在应答信息未返回时PCIe网络转换接口NI无法响应新的命令请求；W_ADDR状态下，REQ_FIFO子模块非满且AXI_S地址信息未写入；W_DATA状态下REQ_FIFO子模块非满。
本发明的Shell模块中的读请求处理模块如图1所示。对于来自AXI_S的读命令，可能存在三种场景，即读取中断信息、地址测试、读数据。这三种场景是通过AXI_S的读地址进行区分，AXI读控制器对AXI_S写地址的低八位进行译码，读地址64’hxx10是响应包的中断信息，读地址64’hxx20是响应包的负载数据，读地址64’hxx30是地址测试，读地址64’hxx40是响应包的地址信息。
对于地址测试场景，第二地址测试单元会将地址测试寄存器中的数据作为读响应返回，PCIe主设备可以通过读数据的结果来判断地址映射是否成功。对于读数据场景，第一FIFO读控制器会从RESP_FIFO子模块中读取对应长度的数据作为读响应，第一FIFO读控制器会产生两个标志信号给中断控制器使用，其中s_axi_rd_int_fin表示一次读中断信息结束，s_axi_rd_data_fin表示一次读数据结束。对于读中断信息场景，中断控制器会将中断信息寄存器中的值作为读响应返回。
s_axi_rvalid有效的逻辑：Slave从机接口的AR通道握手成功后将s_axi_rvalid拉高，即数据已经准备好，等待Slave从机接口的R通道最后一个数据握手完成后再将其拉低。s_axi_arready有效的逻辑：AR通道握手成功后将s_axi_arready拉低，直到一次完整的读传输结束，即R通道最后一个数据握手完成后再将其拉高。
本发明的Shell模块中的中断控制器如图1所示。中断控制器从RESP_FIFO子模块中读取响应数据，对RESP_FIFO子模块数据进行解析，根据解析情况将响应信息存储，并通过中断触发PCIe主设备。中断控制器中状态机的状态转移图如图5所示，R_LEN作为初始状态，如果RESP_FIFO子模块非空、RESP_FIFO子模块中的数据为正常数据、且中断控制器空闲，则读取RESP_FIFO子模块，并且状态转移到R_ADDR状态；如果RESP_FIFO子模块非空、RESP_FIFO子模块中的数据为正常数据、响应类型为应答、且中断控制器空闲，则读取RESP_FIFO子模块，并且状态转移到ACK状态；如果RESP_FIFO子模块非空、RESP_FIFO子模块中的数据为异常数据、且中断控制器空闲，则读取RESP_FIFO子模块，并且状态转移到NO_ACK状态。在R_ADDR状态，如果RESP_FIFO子模块非空，且响应类型为读响应，则读取RESP_FIFO子模块，并且状态转移到R_DATA状态；如果RESP_FIFO子模块非空，且响应类型不是读响应，则读取RESP_FIFO子模块，并且状态转移到R_LEN状态。在R_DATA状态，如果RESP_FIFO子模块非空，则读取RESP_FIFO子模块，在读取RESP_FIFO子模块的同时将读响应数据写入读数据Buffer中，直到读的数据长度满足LEN需求，则状态转移到R_LEN状态。
当读响应接收到的各种事件结束以及处于ACK、NO_ACK等状态时，会通过M_AXI接口向特定地址空间中写数据的方式触发中断，并将中断信息写入中断信息寄存器中。rresp_busy是中断控制器的状态信号，在中断触发后将其拉高，只有在读取中断信息寄存器或读取读响应数据后，再将其拉低，在rresp_busy拉高的阶段，中断控制器无法处理RESP_FIFO子模块中新的响应数据。
本发明的Kernel模块中的NOD请求处理模块如图1所示。在第二配置单元和NOD请求单元(包括请求单元0、...、请求单元m)的控制下，(m+1)个内部的请求单元从REQ_FIFO子模块中读取数据。第二配置单元用来在PCIe网络转换接口NI正式工作启动前配置寄存器，NOD请求单元将从REQ_FIFO子模块中读取的数据打包为NOD片上网络数据包并将其发送。
NOD请求单元通过(m+1)个相同的有限状态机进行控制，状态转移如图6所示。在HEAD状态下，如果REQ_FIFO子模块非空且REQ_FIFO子模块数据不是配置信息，或处于重传状态，则发起NOD片上数据传输，即拉高NOD_req_valid，当头微片对应的NOD请求发送成功，状态机进入BODY状态。在BODY状态下，如果REQ_FIFO子模块非空且REQ_FIFO子模块数据不是配置信息，或处于重传状态，则发起NOD片上数据传输，即拉高NOD_req_valid。非重传阶段的NOD请求发送会触发请求REQ_FIFO子模块的读操作，否则从重传Buffer中读取数据，当最后一个体微片对应的NOD请求发送成功，状态机进入TAIL状态。在TAIL状态下，发起NOD数据传输，即拉高NOD_req_valid，当尾微片对应的NOD请求发送成功，状态机进入CONFIRM状态。在CONFIRM状态下，等待读响应校验成功、或写响应、或DMA读应答、或异常标志信号，状态机返回HEAD状态，否则始终处于确认状态。
为了实现数据重传，需要在NOD数据包发送的过程中将其存储在n个重传Buffer中以备重传时使用，重传Buffer中存储的是与数据相关的体微片，而其它的长度、地址体微片、头微片、尾微片等存储在(m+1)组专用重传微片寄存器中。req_repeat_flag作为数据包重传的标志位，当存在校验出错、应答包未及时返回等情形，则需要拉高req_repeat_flag启动重传过程。重传Buffer写的条件buffer_we是在BODY状态发送数据负载时拉高，而其他数据包通过寄存器的形式存储。当读响应数据包校验成功、或写响应返回、或重传完成后，会对重传Buffer进行复位操作。在数据发送过程中，当req_repeat_flag标志有效时，从重传Buffer或者专用重传微片寄存器中读取重传微片，否则对读REQ_FIFO子模块的数据进行打包。
除了命令信息，REQ_FIFO子模块中的配置信息同样会触发请求REQ_FIFO子模块的读操作，并解析REQ_FIFO子模块的读数据以对SRID、SNODID等寄存器进行配置。
本发明的Kernel模块中的NOD响应处理模块如图1所示。NOD响应单元接收NOD响应，并对其进行解析，在第二FIFO写控制器的协同下，将解析结果写入RESP_FIFO子模块。写入RESP_FIFO子模块的数据格式如图7所示，高两位作为标志位，2’b10用来标志异常信息。
NOD响应可能的异常情况存在两种，一种情况是应答错误，即未在规定时间内接收到应答信息，用状态信号resp_confirm_err标识，会使NOD响应处理模块的状态机进入STUS状态，如果该异常是发生在重传阶段，将该异常信息写入RESP_FIFO子模块；另一种情况是读数据校验错误，通过resp_check_err标识，该异常信息会在尾微片接收的同时写入RESP_FIFO子模块。
NOD响应单元的状态转移如图8所示，状态机的默认状态为RESP，在接收到应答错误标志resp_confirm_err并且FIFO非满时，状态机会进入STUS状态，将异常信息写入FIFO，该状态只持续一个周期。
NOD响应单元会将响应状态反馈给NOD请求单元，如读响应校验成功、写完成、DMA读完成、异常状态等信息，处于CONFIRM状态的NOD请求单元会在接收到响应状态后返回HEAD状态。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，连接高速可扩展互联裸芯的片上网络NOD与PCIe主设备的EP端，实现PCIe主设备的AXI协议与片上网络NOD传输协议的转换，接收PCIe主设备的各种请求类型的数据包并转换成片上网络NOD协议的数据包，以及向PCIe主设备返回各种响应类型的数据包，并且支持多个不同的请求数据包在裸芯的片上网络NOD中传输，从而实现PCIe主设备对高速可扩展互联裸芯上的各从设备的通信；
所述并行式转换接口包括Shell模块、Kernel模块以及异步FIFO模块；
所述Shell模块接收PCIe主设备的读写请求，将AXI信号的多个不同请求数据包转换成特定的格式存入所述异步FIFO模块的特定单元中，还向PCIe主设备发起MSI中断信号来通知响应数据包已到达，另外具备地址测试功能和ID配置功能；
所述Kernel模块将所述Shell模块存入所述异步FIFO模块里的数据转换成NOD片上网络协议的数据包，以及接收返回的响应数据包并解包存入所述异步FIFO模块中，另外具备响应数据包的错误重发功能和超时重发功能；
跨时钟域的所述异步FIFO模块连接所述Shell模块和所述Kernel模块，内有多个异步FIFO单元，分别负责不同的读写通道。
2.如权利要求1所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述高速可扩展互联裸芯上的PCIe网络转换接口NI一端连接PCIe主设备的EP端，另一端连接片上网络NOD；所述片上网络NOD的作用是路由和传输片上网络传输协议，包括PCIe主设备对裸芯上的各个从设备的请求事件数据包和相应的从设备的响应事件数据包；所述PCIe网络转换接口NI与PCIe主设备的交互是基于两组AXI4总线，其中一组作为Slave从机接口与EP端进行通信，而另外一组作为Master主机接口向EP端发送MSI中断信号。
3.如权利要求2所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述PCIe网络转换接口NI的功能包括PCIe主设备向PCIe网络转换接口NI配置NODID和SRID信息，以及配置返回的MSI中断的地址和数据；
所述PCIe网络转换接口NI提供地址测试的功能，所述PCIe网络转换接口NI设计采用部分译码策略，即仅对地址的低八位进行译码；在正式工作开始之前，需要PCIe主设备通过地址轮询的方式对可用地址空间进行测试；所述PCIe网络转换接口NI在正式工作中需要进行不同事件数据包的接收与转换；所述PCIe网络转换接口NI在接收到从机发来的响应事件后须向PCIe主设备发起MSI中断信号，并且PCIe主设备会随后读取响应事件的中断信息和响应事件中的数据负载。
4.如权利要求3所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述PCIe网络转换接口NI支持校验错误重发机制和超时重发机制；正常情况下，PCIe网络转换接口NI在接收到读应答包后，通过中断通知PCIe主设备，PCIe主设备在读取中断信息后发送新的请求命令；
错误重发机制的情况为：PCIe网络转换接口NI在接收到读响应包后，发现校验错误，则不会中断PCIe主设备，进而重发NOD片上传输协议的请求包，等新的NOD片上传输协议响应包返回后，再产生中断通知PCIe主设备；
超时重发机制具体为：PCIe网络转换接口NI一直没有接收到读应答包，则会触发重传NOD片上传输协议的请求包，根据重传NOD片上传输协议的请求包的实际响应情况产生中断通知PCIe主设备。
5.如权利要求4所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述PCIe网络转换接口NI支持并发请求；对于PCIe主设备而言，能够发出多个请求命令；PCIe网络转换接口NI对发出的所有请求数据包，都支持校验错误重发机制和超时重发机制；但是PCIe主设备要注意不同请求事件之间的依赖关系，对于同一从设备的同一地址要保持正确的读写顺序，而对不同从设备的地址或者同一从设备的不同地址的读写可以乱序发起读写请求。
6.如权利要求1所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，对于PCIe主设备请求的过程，所述Shell模块将来自AXI_S的读写请求命令进行解析，将解析结果按照规定的格式写入所述异步FIFO模块中的REQ_FIFO子模块；所述Kernel模块读取所述REQ_FIFO子模块中的信息，按照NOD片上传输协议总线的格式将读写请求命令打包成片上网络请求数据包；
对于响应的过程，所述Kernel模块读取来自片上网络NOD的响应数据包并对其解析，将解析结果按照规定的格式写入所述异步FIFO模块中的RESP_FIFO子模块；所述Shell模块读取所述RESP_FIFO子模块中的信息，当响应全部接收完成后通过AXI_M发送中断通知PCIe主设备，PCIe主设备进一步通过AXI_S来读取缓存在所述Shell模块中的响应信息；
其中所述REQ_FIFO子模块包括FIFO_0、...、FIFO_(n-1)、FIFO_n，其中FIFO_0到FIFO_(n-1)是带有数据负载的写请求事件和共享写请求事件的通道，而FIFO_n是不带数据负载的读请求事件、擦除请求事件和DMA读请求事件的通道；数据负载会留存在所述REQ_FIFO子模块中，而其余的请求信息会通过所述REQ_FIFO子模块进入所述Kernel模块中的(m+1)组请求单元中保存，并且m>n，以供PCIe网络转换接口NI重发这些不同的请求使用。
7.如权利要求6所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述Shell模块中的写请求处理模块包括AXI写控制器、第一地址测试单元、第一配置单元、命令单元和第一FIFO写控制器；对于来自AXI_S的写命令，存在三种场景，即配置、地址测试、命令，这三种场景是通过AXI_S的写地址进行区分，AXI写控制器对AXI_S写地址的低八位进行译码，写地址64’hxx10是配置，写地址64’hxx20是命令，写地址64’hxx30是地址测试；
所述第一FIFO写控制器是用来判断读通道和写通道FIFO是否都被占用，以及哪些FIFO通道未被占用，因而能存放后来的PCIe请求数据包；PCIe网络转换接口NI的请求事件容量是存放n个写请求事件/共享写请求事件和(m+1-n)个读请求事件/擦除请求事件/DMA读请求事件。
8.如权利要求7所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述Shell模块中的读请求处理模块包括AXI读控制器、第二地址测试单元、中断控制器、数据单元和第一FIFO读控制器；对于来自AXI_S的读命令，存在三种场景，即读取中断信息、地址测试、读数据，这三种场景是通过AXI_S的读地址进行区分，AXI读控制器对AXI_S写地址的低八位进行译码，读地址64’hxx10是响应包的中断信息，读地址64’hxx20是响应包的负载数据，读地址64’hxx30是地址测试，读地址64’hxx40是响应包的地址信息。
9.如权利要求8所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述Kernel模块中的NOD请求处理模块包括第二FIFO读控制器、第二配置单元和NOD请求单元；其中NOD请求单元包括请求单元0、...、请求单元m；在第二配置单元和NOD请求单元的控制下，(m+1)个内部的请求单元从REQ_FIFO子模块中读取数据；第二配置单元用来在PCIe网络转换接口NI正式工作启动前配置寄存器，NOD请求单元将从REQ_FIFO子模块中读取的数据打包为NOD片上网络数据包并将其发送。
10.如权利要求9所述的面向高速可扩展互联裸芯与PCIe主设备的并行式转换接口，其特征在于，所述Kernel模块中的NOD响应处理模块包括第二FIFO写控制器和NOD响应单元；NOD响应单元接收NOD响应，并对其进行解析，在第二FIFO写控制器的协同下，将解析结果写入RESP_FIFO子模块，写入RESP_FIFO子模块的数据格式中，高两位作为标志位，2’b10用来标志异常信息；其中NOD响应的异常情况存在两种，一种情况是应答错误，即未在规定时间内接收到应答信息，用状态信号resp_confirm_err标识，会使NOD响应处理模块的状态机进入STUS状态，如果该异常是发生在重传阶段，将该异常信息写入RESP_FIFO子模块；另一种情况是读数据校验错误，通过resp_check_err标识，该异常信息会在尾微片接收的同时写入RESP_FIFO子模块。
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