JPH06511338A

JPH06511338A - 並行パケットバスに関する方法及び装置

Info

Publication number: JPH06511338A
Application number: JP5506929A
Authority: JP
Inventors: ハーリマン　エドワード　エス　ジュニア; アキリーズ　ヒーザー　ディー　マクドナルド
Original assignee: ベイ　ネットワークス　インコーポレイテッド
Priority date: 1991-10-04
Filing date: 1992-09-22
Publication date: 1994-12-15
Anticipated expiration: 2017-11-05
Also published as: EP0606299A4; US5442750A; EP0606299A1; US5561771A; DE69233194T2; WO1993007569A1; EP0606299B1; DE69233194D1; AU2656892A; JP3340738B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、一般にデータパケット通信方式に関し、特に、広域、高速データバス上でデータを伝送する方法及び装置に関する。

回路網の使用可能なデータ伝送スピードが増加するように、これらの回路網に接続されているハードウェアは、スピードが同様に増加しなければならない。それゆえに、１６メガビツト毎秒バスに接続されたハードウェアは、■００メガビット毎秒バスに接続されたハードウェアよりも実質的に遅く走行する。遅いハードウェアは、高速のバー　ドウエアよりも安いので、バススルーブツトを向上するための潜在的かつ現実的な費用は、それが接続された処理するハードウェアの価格である。

バス送信機／′受信機回路構成のハードウェア費用は、バスに接続された特定のドライバだけでなく、高速バスを適宜に使用するためにより素早く動作することを必要とするメモリ、ロジックゲート等をも含む。特に、メモリアクセス要求は、バススピードに正比例して増加する。高速のメモリが追加された場合の費用は、特に負担である。

増加したバススループットへの典型的な応答は、しかしながら、より高速なハードウェアを有しかつ高速なハードウェアであらねばならない。その高速なハードウェアは、より高速な制御ロジック及びプロセッサをも含みかつ全回路網接続回路構成の費用を増加する。現在までのところ、その全容量でより高速なバスをいまだに作動している間し、回路網ボード費用を制御するための代替が使用可能ではない。

従って、本発明の目的は、接続費用及びメモリ費用を制御している間に高速バスを使用する代替の回路構成を提供することである。本発明の他の目的は、高い信頼性、簡素な構造、及び回路使用における冗長度を有している方法及び装置を提供することである。

痺卯押！従って、本発明は、バスの幅がバス上で伝送されるべきデータワードのビット数に少なくとも等しいような通信バスに接続されたノード間でデータを伝送する方法及び装置に関する。本発明の方法は、全バスを含んでいるパスラインのサブセントの組合せ、少なくとも一つのパスラインのサブセット上で、通信バスに各ノードを接続する段階を特徴とする。本発明の方法は、更に、それらにわたって送信ノードが意図した宛先ノードと通信できるようなそれらのバスサブセットを、送信ノードで判別し、そしてそれらの判別されたバスサブセットから選択されたバスサブセット上に、サブワードのシーケンスとして宛先ノードに各データワードを送信することを特徴とする。

本発明の方法は、特定の実施例において、更に、データワードへのヘッダーとして宛先ノード識別記号のシーケンスを添え、そして受信したデータワードの正確度を宛先ノードで検査するための誤り検査情報データをデータワードのシーケンスの終端に添えることを特徴とする。

別の観点において、本発明の方法は、宛先ノードから、かつデータ伝送の間に、宛先ノードて発生しているオーバーフロー誤り条件の送信ソースノードを通知または警告するためのフロー制御信号を送信することを特徴とする。本発明の方法は、更に、送信ノードで、データワードを送信するスピードを選択し、そして全てのヘッダー情報が、選択されたバスサブセットに接続された全てのノードによって読み取られうる遅いバススピードで送信されることを確実にすることを特徴としうる。付は加えて、誤り検査情報データも、伝送の正確度を確実にすべく誤り検査情報データを検査するために要求された時間を宛先ノードに提供すべく、遅いバススピードで送信されうる。

本発明の装置は、バスの幅がバス上で伝送されるべきデータワードのビット数に少なくとも等しいような通信バスに接続されたノード間でデータを伝送することに関する。本発明の装置は、以下でサブバスと称されるパスラインの少なくとも一つのサブセット上の通信バスに各ノードを接続するための回路構成を特徴とする。ここで、サブバスの組合せは、全通信バスを集合的に網羅する。本発明の装置は、更に、それらの上で送信ノードが意図した宛先ノードと通信できるようなサブバスを、送信ノードで判別する回路構成、そして更に、それら判別された許容されうるサブバスから選択されたサブバス上にサブワードのタイムシーケンスとして各データワードを送信するための回路構成を特徴とする。

本発明の好ましい実施例において、本発明の装置は、更に、データワードのシーケンスの始まりに、宛先ノード識別記号を含んでいるヘッダーを添えるための回路構成、そして、受信したデータワードの正確度を検査すべく宛先ノードを可能にする誤り検査情報データを、パケットについてのデータワードのシーケンスの終端に添える回路構成を特徴とする。回路構成は、送信ノードに、例えば、宛先ノードてのオーバーフロー誤り条件を通知するだめのオーバーフロー警告信号を、データ伝送の間、宛先ノードから送信するためにも付与されつる。

本発明の装置は、更に、しかしデータワードを送信するためのスピードを選択（５、しかしながら、全てのヘッダー情報、及び好ましくはサブバスに接続された全てのノードによって読み取られうる遅いバススピードで誤り検査情報データを送信する回路構成を特徴とする。誤り検査情報データに関して、誤り検査方法が実質的に時間のかかる処理なので、より遅いスピードは、宛先ノードに実時間で誤り検査を行わせうる。

図面の簡単な説明本発明の他の目的、特徴、及び利点は、次のような図面と共に、以下の説明からも明らかである。

図１は、本発明の好ましい実施例による送信機回路構成のブロック図である；図ＩＡは、データパケットの図である：図ＩＢは、本発明によるサブバスの線を表わす図である。

図１ｃは、本発明によるスロットマスクを表わす図である；図２は、本発明による送信機ノードの状態図である；図３は、送信機データバス回路構成の詳細図である：図４は、本発明の好ましい実施例による受信機ノードの状態図である；図５は、本発明の好ましい実施例による受信機人力データバスの回路構成である：図６は、サブバス上のデータ伝送のタイミング図である：図７は、本発明による特定のバス裁定戦略を説明するタイミング図である。

好ましい実施例の説明図１を参照して、本発明によれば、送信機／受信機装置１ｏは、メモリバス１２と、例えば、コンピュータインターナルバックボーンのような幅が３２データビツトの標準広域バスでありうる、広域バス１４との間にデータを渡すように構成されている。バスは、複数の制御ラインをも有することが好ましい。各ノードの送信機部分２０及び受信機部分２１は、一つのそのようなメモリバスまたはその同等物に接続される。中央処理装置（ＣＰＵ）５０及びメモリ記憶素子５２もメモリバスに接続される。

装置の送信機部分２０は、メモリバス１２からバス１４上で伝送されるべくデータを受信する送信機デキュー回路構成２２を有する。データは、宛先ノードで使用される宛先データ及び情報データを含む。送信機デキュー回路構成は、このデータの送信に関して採り入れられるバス１４の複数のサブバス（２６ａ。

２６ｂ、、、、、２６ｎ）のいずれかを選択するバス選択装置２４が宛先データを利用可能にする。一度選択がされたならば、データは、スピード選択回路構成３０によって選択されたスピードで動作して、かつ各選択されたサブバスについて接続された単一パケットＤＭＡ伝送回路構成（２８ａ、２８ｂ、、、、。

２８ｎ）に搬送される。単一パケットＤＭＡ回路構成は、対応するサブバスへの伝送のために接続されたドライバ（３２ａ、３２ｂ、、、、、３２ｎ）に渡される。

情報は、データパケット３３のサブバス２６上に伝送される；そして、各パケットは、宛先ノード識別情報及びもし必要ならば他のプロトコル情報を含むヘッダー３３ａ、データ部分３３ｂ、及び誤り検査部分３３ｃ（図ＩＡ）を有する。

バス１４に接続された各回路網ノードは、サブバス２６の一つ以上に接続される。

各受信（宛先）ノードは、単一パケットＤＭＡ受信器回路構成（４０ａ、４０　ｂ。

、、、、４０ｎ）を用いて、各受信ノードが接続されるサブバスのそれぞれの上で、各受信ノードが使用可能なパケットのそれぞれを検査する。各受信機回路構成４０は、対ｉｔ、する受信機ドライバ（４２ａ、４２ｂ１．、、．４２ｎ）を介（てサブバスからデータパケットを受信する。パケットＤＭＡ受信器回路構成の出力は、受信機デキュー、／エンキュー回路構成４６に搬送され、そしてデータバケットは、以下に詳述するように選択されたバッファに格納されうる。

サブバス（２６ａ、２６ｂ、、、、、２６ｎ）は、共に、バス１４のライ：、・の全てを含む。典型的な例において、バス１４は、４つの８ビツト広域サブバスに分割される３２ビツト広域バスである。各サブバスは、データライン４３ａ及び制御ライン４３ｂの両方を有する（図ＩＢ）。バス１４は、例えば、ｌｏｏメガビット毎秒でその全幅上で動作可能であり、相応的に、各サブバスは、２５メガビット毎秒で動作する。従って、各ノードが本発明によってただ一つのサブバス上の特定の宛先ノードにデータを伝送するので、ノードは、２５メガビット毎秒の遅いスピードで動作する。それゆえに、例えば、３２ビツトワード上にメモリアクセスが存在する場合には、バス１４の８幅ビットサブバス２６に沿った各４つの「サブワード」伝送についてのバス１２に沿った一つのメモリアクセスが必要なたけである。従って、サブワードの各群について一つだけのメモリアクセスが要求され、そして各ノードについてのメモリアクセス回路構成は、バス１４の全幅にわたって伝送されるノードが各クロック周期て動作することを要求されるスピードの何分の−だけて動作する必要がある。同時に、しかしながら、バスＩ４の異なるサブバス」二の、複数のノードの動作は、バス１４をその全容量で効率的に動作させる。この方法において、各ノードでのメモリの費用は、実質的に減小されうる。なぜならば、各メモリの要求されたアクセス時間は、全バスＩ４によって要求されカリ対応付けられたそれよりも大きいものでありうる。他方、全サブバスが動作している場合は、バス１４上のデータ伝送割合は、バス１４の全容量におけるものであるように思われる。

本発明の好ましい実施例において、サブバスは、同期した方法で動作する必要がない。しかしながら、本発明の記載された実施例によれば、以下に記載されているように、更にバスンステムの動作を向上すべく、各サブバスについて三つの制御ラインをも提供するものである。

より詳細に図１の回路構成を考察すると、伝送デキュー回路構成２２は、ＣＰＵから、或いはＣＰＵの制御の下、メモリから与えられたパケットをデキューし、そして、ライン６０上で宛先アドレスデータをバス選択回路構成２４が利用可能にする。宛先データは、バス選択回路構成２４で、「スロットマスク」６１として利用可能である。スロットマスク（図ＩＣ）は、説明された実施例において、「一つ」のビットが、パケットについての宛先（「スロット」）アドレスを表わすような、２バイトワードである。パケットは、多重宛先を持つことができ、その場合におけるスロットマスクは、多重ビット組を有し、（説明された実施例における２バイトマスクの）各ビットは、異なる宛先を表している。スロットマスクは、スロット存在マツプ（データマツプ配列）回路構成６２の存在マツプと比較される。スロット存在マツプは、各宛先ノードについて、ノード間のデータの転送に対してどのサブバスが利用可能であるかを示す。

従って、スロットマスクは、バス１４に接続されたノードのそれぞれについてビット位置を付与する（図ＩＣ）、そして各サブバスについて、そのサブバスについての存在マツプにおける組ビットの存在は、サブバスへのそのノードの受信機接続を示し、組ビットの不在は、サブバスへの、その宛先ノードについて、インタフェース接続の不在を示す。比較の結果として、選択された宛先にデータバケ１１−を伝送するために用いられうるーっ以上のサブバスが典型的にある。存在マツプ回路構成６２によって与えられた利用可能なサブバスの組から、バス選択回路構成２４は、伝送キャリヤとして、説明された実施例において任意に、一つのサブバスを選択する。バス選択回路構成は、スピード選択回路構成３ｏにパケット宛先スロットマスクをも送信する。スピード選択回路構成３０は、パケットデータが選択された宛先に送信されうる最大データ割合を判別すべく格納されたスピードマツプ６４を検査する。その後、一度スピード及びサブバスが判別されたならば、情報データは、選択された送信機単一パケットＤＭＡ回路構成に利用可能にされ、バスの制御が関連する送信ＤＭＡ　（下記に示す）で使用可能になった場合、データは、その関連するドライバ３２を介してその送信ＤＭＡ回路構成によってサブバス上に送信される。その後、プロセスは、伝送される各連続するパケットについて繰り返される。

本発明の特に好ましい実施例において、ＣＰＵは、伝送プロセスにおいて採り入れられる特定のサブバスを指定でき、それゆえに、送信器部分のサブバス選択回路構成２４をバイパスする。

受信機では、各受信機単一パケットＤＭＡ回路構成４０は、その接続されたサブバス上の全てのパケットを監視する。パケットが、パケットヘッダーにおける宛先スロットマスクによって特定された、所定の受信機スロット数を含むことが見い出されたときはいっても、デキュー要求は、受信機デキュー／エンキュー回路構成４６に受信機回路構成４０によって発行される。受信機デキュー／エンキューロジック回路構成４６は、次に、ＣＰＵによって付与された自由バッファのプールから利用可能なバッファを取得し、そしてバッファのアドレスは、要求受信機ＤＭＡ回路構成４０へ送信される。受信機ＤＭＡ回路構成は、次に、受信したパケットをメモリの指定されたバッファに直接ＤＭＡする。パケットが誤りなして受信されたならば、バッファが受信機デキュー／エンキュー回路構成４６で利用可能になり、そしてＣＰＵにて受信機キューに配置される。誤りが検出されたｆｉらば、受信機デキュー／エンキュー回路構成は、割り当てられたバッファを、いわゆる「自由］プールに戻し、そして、結果として得られたデータは、効果的に失われて、ＣＰＵて利用可能にならない。オペレーティングンステムプロトコルは、パケットの再伝送の要求を取り扱う。

図１の回路構成の動作において、多数のプロトコル規則は、動作効率、即ち回路構成のスループットを向上するためにむしろ観察される。まず、全ての伝送は、サブバスに接続された全てのノードが受信した情報を正確に処理しうる最高のスピードで開始する。それゆえに、全てのヘングー情報は、サブバスに接続された谷ノードがパケットの意図した宛先であるか否かをそれが判別できるスピードで伝送される。一度ヘソゲー情報が送信されたならば、伝送スピードは、全ての宛先ノードが、スピード選択回路構成３０によって示されたように、より高い割合で送信された情報を読み取ることができる場合にのみ、増大されうる。２以上の宛先ノードが指定された事象において、即ち、ヘッダー情報が、複数の受信機がパケットを受信していることを示す（上記したように、これは、複数ノードについてのスロットマスクに適当なスロットビットを設定することにより容易に実行されうる）ならば、情報がサブバス上に送信されうる最大スピードは、全ての受信機が情報を受信できカリ適当に処理できる最高のスピードである。一度パケットの本体を包含しているデータが送信されたならば、送信機は、説明された実施例において、データの宛先として選択されたそれら送信機のそれぞれによって処理される誤り検査コードを送信する。説明された実施例において、誤り検査処理は、非常に複雑であり、従って遅い（受信機処理レベルにて）ので、送信機は、受信ノードで過度の記憶要求なしに、必要な誤り検査処理を実行するための適当な時間を各受信機に付与する低スピード伝送への送信割合を遅くする。

バス１４が１２の制御ラインを有する３２ビツトワイドであり、各サブバスが３つの制御ラインを有する８ビツトワイドであるような実施例について、図２の送信機状態図を参照すれば、送信機は、３２ビツトワイドワードを送信すべくバスの４つのクロック周期を必要とする。送信機は、それが動作を始めるとき、即ち状態１００に存するとき、それがＩＤＬＥである。パケット伝送の開始により、送信機は、バス要求を設定する；ＢＵＳ　ＧＲＡＮＤ信号（サブバス制御ライン）が表明されず（ｎｏｔ　ａｓｓｅｒｔｅｄ）　、か−）ＦＲＡＭＥ信号（サブバス制御ライン）も表明されない（本発明の好ましい実施例によるバス動作及びバス裁定のタイミング図について図６及び図７を参照）ことを調べるために検査する状態１０２に入る。

送信機は、次に、非動作（ＮＯＰ）状態１０４に進む。その後、ＢＵＳ　ＲＥＱ信号が表明され、かつその後、ＢＵＳ　ＧＲＡＮＴが表明される。ライン１０９上のＦＬＯＷ制御信号（図３）（全てのノードに接続された警告バス制御信号）が表明されないならば、ＦＲＡＭＥ信号は、状態１０６で設定され、そして、送信されるべき第１ワードの第１の上方バイトは、状態１０８で送信される。ＦＬＯＷ制御信号が表明されないで残っているならば、ワードの第２の上方バイトは、状態」ＩＯで送信され、状＠１１２で第３のバイト、そして３２ピントワードの第４ＴＪｌび最後のバイトが状態＋１４で伝送される。その後、ＦＬＯＷ制御信号がまた表明されずかつ内部制御ライン１１５上のｒＮＯＴ　ＤＯＮＥＪ信号によって示されたようにデータバケットが完了しないならば、送信機は、状態＋０８でパケットの次の：３２ビットワードの始まりを送信すべく回帰（ｃｙｃｌｅｓ　ｂａｃｋ）する。

ＦＬＯＷ信号が表明されずかつパケットデータ伝送が完了した（ＤＯＮＥが表明された）ｊよらば、送信機は、状態１１６で示され！、誤り訂正コードの第１ベイトを送信することを開始する。その後、３２ビツト・誤り訂正コードの継続するバイトが状態１１８．１２０及び１２２で送信される。最後に、ＦＲＡＭＥＲＡＭ状態１２４でクリア（リセット）されて、送信機は、そのＩＤＬＥ状態１００に戻る。

図３を参照すれば、典型的な送信機構造は、データライン１４２上でカリサブバス制御ライン１４０上のクロック信号に同期でデータを受信する。データは、ＦＬＯＷ信号が利用可能でない限り、各４番目のクロックタイムでデータをラッチする３２ビツトラツチ１４４を通り抜ける。ラッチ１４４の出力は、クロック信号に応答して、記憶された３２ビツトデータワードの高順序及び低順序１６ビツトの一つまたは他のちのを渡すマルチプレクサ１４６に入力される。マルチプレクサ１４６の１６ビノト出力は、ラッチ１４８に保持され、ラッチ１４４と同様な方法で制御され、モしてラッチ１４８の二つの８ビツト出カ（高及び低）は、マルチプレクサ１５０を介して第３のラッチ１５２で逐次使用可能になる。第３のラッチの出力は、ドライバ３２を介してライン１５４上のサブバスが利用可能である。

送信機データバスについてのタイミングは、ＥＸＣＬＵＳＩＶＥ−ＯＲゲート１５６、及び双安定フリップフロップ１５８を介して発生される。ＦＬＯＷ信号が利用可能でない限り、この回路構成は、クロック周期毎にライン＋６０上での出力レベル変化を伴って２つに分割され、かつラッチ＋５２の出力で出力データを設定させるべくクロック割合の１／２により移動される。送信機回路構成は、ＦＲ八へＥ制御信号を発生するためにＣＰＵがらのライン１６４上のクロック信号１４０及び初期化信号に応答する、ＦＲＡＭＥ信号発生ロジック１６２も含む。

図４を参照すれば、受信機状態図は、図５で図式的に説明したような受信機の動作を記述する。受信機では、動作の開始または始まりは、Ｆ　Ｌ　Ｕ　Ｓ　Ｈ状態＋７０で開始する。ＦＲＡＭＥＲＡＭ状レーリングエツジで、受信機は、次のＦ　ＲＡ〜ＩＥ信号のリーディングエツジをそこで待機している状態１７２に変わる。

ＦＲＡＭＥＲＡＭ状−ディングエツジが発生する場合（次のデータパケットの開始を示している）、受信機は、状態１７４てサブバス上のチャネルから第１の８ビツト・入イトを受信する。タイミング信号の各連続的なレベル変化について、受信機は、それが各連続的なバイトを読み取るように、次の状態１７６．１７８゜及び１８０または１７０のいずれかに前進する。状態１７８の後、タイミング信号の次のリーディングで、受信機は、パケットスロットビットは、その受信機に対して設定されておらずかつパケットが無視されるべきであることを示すＦ　Ｌ　Ｕ　Ｓ　Ｈ状態＋７０に戻るが或いは受信機は、それが入力されるパケットについての宛先であることを認識するので状ｆｉ１８０に進むかのいずれがである。状態１８０ては、受信機は、全バケットを受信し、そしてパケットの終りは、ＦＲＡＭＥＲＡＭ状レーリングエツジによって示され、そのときに、受信機がその通常のＴＤＬＥ状態、即ち状態１７２に戻る。

図５を参照すれば、典型的な受信機データバスは、ライン＋９０上に８ビツトワイドデータを受信するために提供される。８ビツトデータバイトは、ラッチ１９２．１９４及び１９６を通り抜けて、各追加の８ビツトが受信されると、完全な３２ビツトワードが蓄積されてついにラッチ１９８に格納され、そのラッチ１９８からフィフォ（Ｆ　Ｉ　ＦＯ：先入れ先出し）バッファ１９８に格納される。

タイミング情報は、送信ノードによるサブバスのクロック制御ライン上に置かれたクロック信号から発生される。それゆえに、レベル変化は、入力されるデータバイトと同期的にそし、てデータバイト伝送の割合で発生する。タイミング信号の第１のリーディングエツジで、データワードの第１のバイトは、ラッチ１９２に格納される。タイミングパルスの継続するトレーリングエツジで、そのデータの第１のバイトは、ラッチ１９４の下方順位（下方配列）８ビツトに格納され、そしてライン１９０から利用可能な、データの第２のバイトは、ラッチ１９４の上方順位（上方配列）８ビツトに格納される。フリップフロップ２００からのイネ−ブリング負荷信号がまだ利用可能ではないので、ラッチ１９６は動作しない。

（フリップフロップ２００は、実際に２分割カウンタ（ｄｉｖｉｄｅ−ｂｙ−ｔｗｏ　ｃｏｕｎｔｅｒ）のように機能し、その結果、第４に入力するデータバイト毎に対応して、その他すべてのトレーリングエツジについてタイミング信号のみのトレーリングエツジをイネーブルする。）ライン２０２上のタイミング信号の次のリーディングエツジの発生により、ラッチ１９２は、そのレジスタに再びデータを負荷する。これは、４バイトワードにおけるデータの第３のバイトである。次のトレーリングエツジの発生により、ラッチ１９６は、動作し、その下方半分にラッチ１９４からデータの２バイトを負荷し、そして、その上方半分にデータライン１９０かっラッチ１９２の出力からデータの上方２バイトを負荷する。そして、完全なワードが受信機フィフォバッファ１９８に利用可能となる。

ＦＲＡＭＥＲＡＭ状ってイネーブルされる、フリップフロップ２００に対応付けられた回路構成の動作は、２分割レジスタ（ｄｉｖｉｄｅ−ｂｙ（ｗｏ　ｒｅｇｉｓｔｅｒ）としてよく知られている。従って、ラッチ＋９６にその他すべてのトレーリングエツジ上でのみ負荷することをもたらすその動作は、当業者によく知られている。

更に、受信機ＦＩＦＯバッファ１９８のロジックは、受信機ＦＩＦＯバッファ＋９８があまりにも充満するような事象におけるオーバーフローイングからＦＩＦＯバッファを回避すべくＦＬＯＷ信号を表明する（ａｓｓｅｒｔｓ　）　ｏ　ＣＲＣ誤りが発生したならば、個別に、誤り（割込み）ライン（図示せず）は、表明される。スロット認識回路２２２は、入力するパケットがこのノードに対して意図されるということをライン２２４上の信号により認識するためにラッチ１９４の出ノＪ、タイミング信号、及びＦＲＡＭＥＲＡＭ状答する。

図６及び７を参照すれば、サブバス上で使用可能な制御信号のタイミングは、送信機及び受信機回路構成のハードウェアに関連して一般的に記述される。一度送信機がバスへのアクセスを取得すると、それは、ライン２０６上にＦＲＡＭＥＲＡＭ状明し、そして、新たなデータパケットが入ってくることを接続された受信機のそれぞれに警告する。ヘッダーに関して遅い割合で印加されたタイミング信号は、バスのクロゾク制御ライン１６０に印加され、ライン２０２」二に受信した信号についてのタイミングを付与する。図６のデータライン３００に示されているように、初期データ（ヘソグー）は、相対的に遅い割合で付与され、中間データは速い割合で付与され、そして誤り制御Ｅｌ（説明された実施例におけるＣＲＣ検り合計）は、遅い割合で付与される。タイミング信号、ライン３０２は、上述したように、クロック割合に対応する。もし、いっても、受信機が遅れるならば、受信機は、送信機に送信を止めさせるＦＬＯＷライン３０４を表明する。

ＦＬＯＷラインが所定の時間よりも短く表示されたならば、（受信機の「キャッチングアップ（追いつき）」に対応している）、受信機は、ＦＬＯＷ表明を打ち消し、そして送信機は、データを送信することを続ける。（送信機が、この最小期間よりも大きいＦＬＯＷ表明を検出したならば、送信機は、ＦＬＯＷ信号を無視し、それゆえに、受信機入力ＦＩＦＯバッファ１９８をオーバーランしつる。

受信機がこのバッファ状態を検出したならば、オーバーフロー誤りが受信機で発生する。）図７をここで参照すると、本発明の説明した実施例についてのバス裁定戦略は、送信すべき情報を有する送信機がＢＵＳ　ＲＥＱ信号３１０をバス裁定回路構成（図示せず）に表明することを提供する。各ノードは、二つの信号ライン、ＢＵＳＲＥＱライン及びＢＵＳ　ＧＲＡＮＴラインによって、説明された実施例における裁定回路構成に直接的に接続されている。進行中のパケット伝送の間、バス裁定回路構成は、この説明された実施例において、全てのノードからＢＵＳＲＥＱラインを検査し、かつ任意に一つの要求しているノードを選択し、そして、そのノードにＢＵＳ　ＧＲＡＮＴライン３１４を表明する。ＢＵＳ　ＧＲＡＮＴ信号は、送信機にＦＲＡＭＥ信号３２０をもたらすことを可能にしくその制御信号が、図７に示すように、現在送信しているノードによって下げられた後）かつデータを送信する。送信の間、ＢＵＳ’　ＲＥＱ信号は、送信ノードによってクリアされ（図２の１０８で示されているように）、そしてその結果、ノードへのＢＵＳ　ＧＲＡＮＴ信号もその非表明状態にクリアされる。そして、次のＢＵＳＲＥＱ信号が裁定回路構成によって応答される。

本発明のこの特定の実施例によれば、データバスが複数の独立したサブバスに分割されカリ各サブバスがいつでも「それ自身で」動作するようなデータ転送機構が用いられる。しかしながら、各サブバスは、故障したサブバスに対して「カバーする（補う）」ことが可能であり、従−て、ノードが適当な接続を有しているならば、バスチャネルの部分が作動不能であっても達成されるべき信頼性のある通信を可能にする。Ｊ＋！常、しかしながら、全てのバスは動作し、そしてメモリアクセスの時間要求は最・ｊｌに′、ＮＩ）、たとえ完全なバスが実質的により高い転送割合で動作しても、よノ）安い・モＱ４採り入れることが可能である。

本発明の追加、減少、削除、及び他の変更は、当業者にとっては、自明であろう、そして、これらは、後記の請求の範囲の範−である。

Claims

【特許請求の範囲】

１．パケット内のデータワードに少なくとも等しいバス幅を有する通信バス上に接続されたノード間にデータを送信する方法であって、バスラインのサブセットの組合せが全バスからなり、少なくとも該バスラインの一つのサブセット上で前記通信バスに各ノードを接続し、その上で送信ノードが意図した宛先ノードと通信できるそれらバスサブセットを核送信ノードにて判別し、それら許容判別されたバスサブセットから選択されたバスサブセット上にサブワードのシーケンスとして各データワードを送り出す段階を具備することを特徴とする方法。
２．前記データワードヘのヘッダーとして宛先ノード識別記号のシーケンスを添え、受信したデータワードの正確度を該宛先ノードで検査するために誤り検査情報データを該データワードのシーケンスの終端に添える段階を更に具備することを特徴とする請求項１に記載の方法。
３．送信ノードに宛先ノードでのオーバーフロー条件を知らせるための警告信号をデータ伝送の間に宛先ノードからバスサブセット制御ライン上に送り出す段階を更に具備することを特徴とする請求項１に記載の方法。
４．前記データワードを送り出すための最大スピードを送信ノードで選択し、前記バスサブセットに接続された全てのノードによって読み取られうる遅いバススピードで全てのヘッダー情報を送り出す段階を更に具備することを特徴とする請求項１に記載の方法。
５．前記遅いバススピードで前記誤り検査情報データを送り出す段階を更に具備することを特徴とする請求項３に記載の方法。
６．前記警告信号の受信により前記データパケットの送信を停止し、所定の期間内に前記警告信号が前記オーバーフロー制御ラインから取り除かれるときに前記停止したデータパケットの送信を再開始する段階を更に具備することを特徴とする請求項３に記載の方法。
７．前記ヘッダーでの含有のための多重バイトワードを形成し、前記バスサブセットに接続された各ノードが前記多重バイトワードの選択されたビットに対応し、送信されるべきパケットの宛先ノードを指定するために前記多重バイトワードの少なくとも一つのビットを送信機で設定する段階を具備することを特徴とする請求項２に記載の方法。
８．前記送り出す段階は、前記データを送信するための用いられるべきバスサブセットをそれら許容判別されたバスサブセットから任意に選択する段階を更に具備することを特徴とする請求項１に記載の方法。
９．前記接続する段階は、前記バスラインの少なくとも二つのサブセットに各ノードを接続する段階を具備することを特徴とする請求項１に記載の方法。
１０．通信バス上に接続されたノード間にデータを送信する装置であり、該バスがパケット内のデータワードに少なくとも等しいバス幅を有する装置であって、バスラインのサブセットの組合せが全バスからなり、少なくともバスラインの一つのサブセット上で前記通信バスに各ノードを接続する手段と、その上で送信ノードが意図した宛先ノードと通信できるそれらバスサブセットを該送信ノードにて判別する手段と、それら許容判別されたバスサブセットから選択されたバスサブセット上にサブワードのシーケンスとして各データワードを送り出す手段とを備えることを特徴とする装置。
１１．前記データワードヘのヘッダーとして宛先ノード識別記号のシーケンスを添える手段と、該宛先ノードで受信したデータワードの正確度を検査するために誤り検査情報データを該データワードのシーケンスの終端に添える手段とを更に備えることを特徴とする請求項１０に記載の装置。
１２．送信ノードに宛先ノードでのオーバーフロー条件を知らせるための警告信号をデータ伝送の間に宛先ノードからバスサブセット制御ライン上に送り出す手段を更に備えることを特徴とする請求項１０に記載の装置。
１３．前記データワードを送り出すための最大スピードを送信ノードで選択する手段と、前記バスサブセットに接続された全てのノードによって読み取られうる遅いバススピードで全てのヘッダー情報を送り出す手段とを更に備えることを特徴とする請求項１０に記載の装置。
１４．前記遅いバススピードで前記誤り検査情報データを送り出す手段を更に備えることを特徴とする請求項１３に記載の装置。
１５．前記誤り信号の受信により前記データパケットの送信を停止する手段と、前記警告信号が所定の期間内に前記制御ラインから取り除かれるときに前記停止したデータパケットの送信を再開始する手段とを更に備えることを特徴とする請求項１３に記載の装置。
１６．前記ヘッダーでの含有のための多重バイトワードを形成する手段と、前記バスサブセットに接続された各ノードが前記多重バイトワードの選択されたビットに対応し、送信されるべきパケットの宛先ノードを指定するために、前記多重バイトワードの少なくとも一つのビットを送信機で設定する手段とを備えることを特徴とする請求項１２に記載の装置。
１７．前記送り出す手段は、前記データを送信するための用いられるべきバスサブセットをそれら許容判別されたバスサブセットから任意に選択する手段を更に備えることを特徴とする請求項１１に記載の装置。
１８．前記接続する手段は、前記バスラインの少なくとも二つのサブセットに各ノードを接続する手段を備えることを特徴とする請求項１１に記載の装置。
１９．通信バス上に接続されたノード間にデータを送信する装置であり、該バスがパケット内のデータワードに少なくとも等しいバス幅を有する装置であって、バスラインのサブセットの組合せが全バスからなり、少なくとも該バスラインの一つのサブセット上で前記通信バスに各ノードを接続する手段と、その上で送信ノードが意図した宛先ノードと通信できるそれらバスサブセットを該送信ノードにて判別する手段と、前記データを送信するために用いられるべきバスサブセットをそれら許容判別されたバスサブセットから任意に選択する手段と、前記データワードヘのヘッダーとして宛先ノード識別記号のシーケンスを添える手段と、前記受信したデータワードの正確度を前記宛先ノードで検査するために誤り検査情報データを該データワードのシーケンスの終端に添える手段と、それら許容判別されたバスサブセットから選択されたバスサブセット上にサブワードのシーケンスとして各データワードを送り出す手段と、送信ノードに宛先ノードでのオーバーフロー条件を知らせるための警告信号をデータ伝送の間に宛先ノードから送り出す手段と、前記データワードを送り出すための最大スピードを送信ノードで選択する手段と、前記バスサブセットに接続された全てのノードによって読み取られうる遅いバススピードで全てのヘッダー情報を送り出す手段と、前記オーバーフロー信号の受信により前記データパケットの送信を停止する手段とを備えることを特徴とする装置。
２０．パケット内のデータワードに少なくとも等しいバス幅を有する通信バス上に接続されたノード間にデータを送信する方法であって、バスラインのサブセットの組合せが全バスからなり、少なくとも該バスラインの一つのサブセット上で前記通信バスに各ノードを接続し、その上で送信ノードが意図した宛先ノードと通信できるそれらバスサブセットを該送信ノードで判別し、前記データを送信するために用いられるべきバスサブセットをそれら許容判別されたバスサブセットから任意に選択し、前記データワードヘのヘッダーとして宛先ノード識別記号のシーケンスを添え、該受信したデータワードの正確度を該宛先ノードで検査するための誤り検査情報データを核データワードのシーケンスの終端に添え、それら許容判別されたバスサブセットから選択されたバスサブセット上にサブワードのシーケンスとして各データワードを送り出し、送信ノードに宛先ノードでのオーバーフロー条件を知らせるための警告信号をデータ伝送の間に宛先ノードからバスサブセット制御ライン上に送り出し、前記バスサブセットに接続された全てのノードによって読み取られうる遅いバススピードで全てのヘッダー情報を送り出し、前記オーバーフロー誤り信号の受信により前記データパケットの送信を停止し、前記オーバーフロー信号が所定の期間内に前記誤り制御ラインから取り除かれるときに前記停止したデータパケットの送信を再開始し、前記バスラインの少なくとも二つのサブセットに各ノードを接続する段階を具備することを特徴とする方法。