CN115982071A - 一种面向ddr3控制器的片上网络转换接口 - Google Patents

Abstract

本发明公开一种面向DDR3控制器的片上网络转换接口，属于集成电路通信领域，包括输入端异步桥、输出端异步桥以及协议转换处理模块；所述输入端异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给所述协议转换处理模块；所述输出端异步桥接收所述协议转换处理模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络；所述协议转换处理模块整体上实现数据包与AXI总线信号的转换。本发明将为DDR3等存储设备的快速集成与拓展具有非常重要的作用，极大的缩短了开发周期，降低开发成本。

Description

一种面向DDR3控制器的片上网络转换接口

技术领域

本发明涉及集成电路通信技术领域，特别涉及一种面向DDR3控制器的片上网络转换接口。

背景技术

集成电路技术遵循摩尔定律高速发展，但是随着近年来集成电路尺寸持续减小，摩尔定律逼近物理极限，开发专用集成电路的成本和周期逐渐增加。市场对半导体性能的需求还在不断加大，因此在芯粒级别进行电路功能的组合使用，将对芯片性能持续提升有重大作用。

发明内容

本发明的目的在于提供一种面向DDR3控制器的片上网络转换接口，以解决目前片上网络与DDR3控制器之间的交换速率的问题，实现了片上网络与存储设备之间的高速通信。

为解决上述技术问题，本发明提供了一种面向DDR3控制器的片上网络转换接口，用于连接片上网络与DDR3控制器，接收各种请求类型的数据包并对DDR3控制器执行相应配置流程以控制DDR3 SDRAM完成读写操作，并向片上网络返回各响应类型的数据包；

所述面向DDR3控制器的片上网络转换接口包括输入端异步桥、输出端异步桥以及协议转换处理模块；其中所述输入端异步桥和所述输出端异步桥均由异步FIFO和valid-ready握手逻辑实现；

输入端异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给所述协议转换处理模块；

输出端异步桥接收所述协议转换处理模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络；

所述协议转换处理模块整体上实现数据包与AXI总线信号的转换，一方面接收来自输入端异步桥的请求包，由所述协议转换处理模块中的请求包处理模块实现请求包到AXI读写控制的协议转换；另一方面接收AXI响应，由所述协议转换处理模块中的响应包处理模块实现AXI响应到响应包的协议转换。

在一种实施方式中，所述协议转换处理模块包括请求包处理模块、响应包处理模块、请求队列以及输出控制模块；所述请求队列由所述请求包处理模块写入，所述响应包处理模块读出，用于所述请求包处理模块向所述响应包处理模块传递待处理响应通道信息；所述输出控制模块处理两路数据可能发生的输出冲突，负责仲裁和多路选通，一路输入数据为来自所述响应包处理模块的响应包，另一路输入数据为来自所述请求包处理模块的读确认包，输出连接到输出端异步桥。

在一种实施方式中，所述请求包处理模块包括解包逻辑、校验逻辑、端到端读确认包模块、请求包处理协议转换控制状态机、响应信息寄存器、ID锁及写数据拼接模块；

所述解包逻辑对输入的请求包进行解包，并输出解包信息至所述请求包处理协议转换控制状态机；所述校验逻辑对输入的请求包微片进行校验，并输出校验结果至所述请求包处理协议转换控制状态机；

所述端到端读确认包模块根据输入信息完成读确认包的打包并输出给所述输出控制模块；所述响应信息寄存器接收响应信息进行寄存并输出给所述响应包处理模块；

所述ID锁接收来自所述响应包处理模块的解锁请求完成对应TID的解锁，接收来自所述请求包处理协议转换控制状态机的上锁请求完成对应TID的上锁，接收来自所述请求包处理协议转换控制状态机的检查信号输出对应TID目前的ID锁状态；所述写数据拼接模块接收来自所述请求包处理协议转换控制状态机的写数据及控制信息，完成数据拼接。

在一种实施方式中，所述请求包处理协议转换控制状态机是所述请求包处理模块的核心，所述请求包处理协议转换控制状态机接收解包信息和校验结果，控制请求包到AXIAW通道与AXI AR通道的协议转换过程，驱动写数据拼接模块完成数据的拼接和对齐，进而完成写数据到AXI W通道的协议转换过程；

所述请求包处理协议转换控制状态机还控制其他模块的工作流程或输出必要信息给其他模块，具体包括输出读确认包信息与控制信号给端到端读确认包模块，控制响应通道类型写入请求队列、输出写数据校验错误向量给响应包处理模块、控制响应信息与寄存使能写入响应信息寄存器、查询当前处理的数据包是否对应TID被锁住。

在一种实施方式中，所述所述端到端读确认包模块包括端到端确认读确认包信息寄存器、读确认包控制状态机和读确认包打包逻辑；所述端到端读确认包模块通过所述读确认包控制状态机来控制读确认包中各微片的生成及输出过程，通过读请求校验完成信号和最终读确认完成信号与请求包处理协议转换控制状态机握手来更新端到端读确认包信息；所述读确认包打包逻辑中例化片上网络路由模块以得到头微片中所需的片上网络路由信息，并依据数据包格式来生成各类型微片，同时添加各微片的校验位。

在一种实施方式中，所述响应包处理模块包括响应包处理协议转换控制状态机、读数据拼接模块以及打包逻辑；所述响应包处理协议转换控制状态机是响应包处理模块的核心，所述响应包处理模块接收来自请求队列的待处理响应通道类型信息与来自请求包处理模块的写数据校验错误向量和响应信息，完成AXI B通道与AXI R通道的传输处理，将读到的数据输出给读数据拼接模块完成数据拼接与对齐，并控制打包逻辑完成响应包的打包，还负责向所述请求包处理模块内的ID锁发起解锁请求；所述读数据拼接模块接收来自所述响应包处理协议转换控制状态机的读数据与控制信号，并输出拼接后的数据给打包逻辑；打包逻辑由响应包处理协议转换控制状态机控制，接收响应信息和拼接后的读数据完成响应包的打包，并输出给所述输出控制模块。

在一种实施方式中，所述输出控制模块通过二选一多路复用器和固定优先级仲裁的方式对来自所述端到端读确认包模块以及来自所述响应包处理模块的两路数据包进行多路选通解决输出冲突；所述输出控制模块将以数据包为单位进行仲裁和多路选通，在同时接收到两路数据包头微片时进行仲裁，取得权限的一路在整个数据包输出完毕前会占用响应路径，另一路数据包则等待下一次仲裁；其中仲裁的方式为固定优先级仲裁，当前设置来自所述端到端读确认包模块的读确认包具备更高的优先级，所述输出控制模块也采用valid与ready信号与其他模块进行握手，保证传输过程中不出现丢失数据的情况。

在一种实施方式中，所述输出控制模块为一个单bit的队列，能够当作位宽为1的同步FIFO，由请求包处理模块控制写入，响应包处理模块控制读出；队列中的单bit数据表示下一次响应包处理模块需处理的AXI响应通道类型，为0时代表AXI R通道，为1时代表AXIB通道；所述响应包处理模块读出请求队列的数据后会据此执行读响应过程或写响应过程。

在一种实施方式中，规定片上网络中的数据传输以数据包为单位进行，并定义一个时钟周期内片上网络中某条数据链路上传输的数据为一个微片，每个数据包由若干个微片组成；所有数据包均包含一个头微片、若干个体微片以及一个尾微片；其中，头微片中存储有当前数据包的所有有效信息以标记数据包的起始位置，体微片用于装载有效数据负载，尾微片用以标记数据包的结束位置；

规定数据传输中的各类事件类型：一般事件、共享写事件、DMA事件、擦除事件与中断事件；其中，一般事件包含写数据事件、写响应事件、读请求事件与读响应事件；DMA事件包含DMA写数据事件、DMA写响应事件、DMA读请求事件。

本发明提供的一种面向DDR3控制器的片上网络转换接口，包括输入端异步桥、输出端异步桥以及协议转换处理模块；其中所述输入端异步桥和所述输出端异步桥均由异步FIFO和valid-ready握手逻辑实现；所述输入端异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给所述协议转换处理模块；所述输出端异步桥接收所述协议转换处理模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络；所述协议转换处理模块整体上实现数据包与AXI总线信号的转换。本发明将为DDR3等存储设备的快速集成与拓展具有非常重要的作用，极大的缩短了开发周期，降低开发成本。

附图说明

图1是本发明提供的一种面向DDR3控制器的片上网络转换接口的结构示意图；

图2是本发明提供的转换接口对于基本事件的协议转换方式；

图3是请求包处理模块的框图；

图4是端到端读确认包模块的整体框图；

图5是响应包处理模块的整体框图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种面向DDR3控制器的片上网络转换接口作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明主要实现了一种面向DDR3控制器的片上网络转换接口的设计，主要由输入端的异步桥、输出端的异步桥以及协议转换处理模块构成，其中，所述协议转换处理模块主要由请求包处理模块、响应包处理模块、请求队列以及输出控制模块构成。输入端的异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给所述协议转换处理模块；输出端的异步桥接收所述协议转换处理模块中输出控制模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络。所述协议转换处理模块整体上实现数据包与AXI总线信号的转换，一方面接收来自输入端的异步桥的请求包，由所述请求包处理模块实现请求包到AXI读写控制的协议转换；另一方面接收AXI响应，由所述响应包处理模块实现AXI响应到响应包的协议转换。所述协议转换处理模块内的请求队列由所述请求包处理模块写入，所述响应包处理模块读出，用于所述请求包处理模块向所述响应包处理模块传递待处理响应通道信息(即AXI B或AXI R)。所述协议转换处理模块内的输出控制模块处理两路数据可能发生的输出冲突，负责仲裁和多路选通，一路输入数据为来自响应包处理模块的响应包，另一路输入数据为来自请求包处理模块的读确认包，输出则连接到输出端的异步桥。具体设计细节如下：

本发明提供一种面向DDR3控制器的片上网络转换接口(即DDR3转换接口)，其结构如图1所示；其中，协议转换处理模块主要由请求包处理模块、响应包处理模块、请求队列以及输出控制模块构成。

本发明中的异步桥由异步FIFO和valid-ready握手逻辑实现。输入端的异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给协议转换处理模块；输出端的异步桥接收协议转换处理模块中输出控制模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络。

本发明的DDR3转换接口用于连接片上网络与DDR3控制器，如图2所示，可接收各种请求类型的数据包并对DDR3控制器执行相应配置流程以控制DDR3 SDRAM完成读写操作，并向片上网络返回各响应类型的数据包。DDR3转换接口只支持字对齐地址的读写操作，即读写操作的地址需要保证是4的整倍数。规定片上网络中的数据传输以数据包为单位进行，并定义一个时钟周期内网络中某条数据链路上传输的数据为一个微片，每个数据包由若干个微片组成。所有数据包均包含一个头微片、若干个体微片以及一个尾微片；其中，头微片中存储有当前数据包的所有有效信息以标记数据包的起始位置，体微片用于装载有效数据负载，尾微片用以标记数据包的结束位置。规定数据传输中的各类事件类型：一般事件、共享写事件、DMA事件、擦除事件与中断事件。其中，一般事件包含写数据事件、写响应事件、读请求事件与读响应事件；DMA事件包含DMA写数据事件、DMA写响应事件、DMA读请求事件。

请求包处理模块的框图如图3所示，包括解包逻辑、校验逻辑、端到端读确认包模块、请求包处理协议转换控制状态机、响应信息寄存器、ID锁及写数据拼接模块。所述解包逻辑对输入的请求包进行解包，并输出解包信息至所述请求包处理协议转换控制状态机；所述校验逻辑对输入的请求包微片进行校验，并输出校验结果至所述请求包处理协议转换控制状态机；所述端到端读确认包模块根据输入信息完成读确认包的打包并输出给所述输出控制模块；所述响应信息寄存器接收响应信息进行寄存并输出给所述响应包处理模块；所述ID锁接收来自所述响应包处理模块的解锁请求完成对应TID的解锁，接收来自所述请求包处理协议转换控制状态机的上锁请求完成对应TID的上锁，接收来自所述请求包处理协议转换控制状态机的检查信号输出对应TID目前的ID锁状态；所述写数据拼接模块接收来自所述请求包处理协议转换控制状态机的写数据及控制信息，完成数据拼接。

请求包处理协议转换控制状态机是请求包处理模块的核心，所述请求包处理协议转换控制状态机接收解包信息和校验结果，控制请求包到AXI AW通道与AXI AR通道的协议转换过程，驱动写数据拼接模块完成数据的拼接和对齐，进而完成写数据到AXI W通道的协议转换过程。此外，所述请求包处理协议转换控制状态机还控制其他模块的工作流程或输出必要信息给其他模块，具体包括输出读确认包信息与控制信号给端到端读确认包模块，控制响应通道类型写入请求队列、输出写数据校验错误向量给响应包处理模块、控制响应信息与寄存使能写入响应信息寄存器、查询当前处理的数据包是否对应TID被锁住等。

所述端到端读确认包模块的整体框图如图4所示，包括端到端确认读确认包信息寄存器、读确认包控制状态机和读确认包打包逻辑。所述端到端读确认包模块主要通过所述读确认包控制状态机来控制读确认包中各微片的生成及输出过程，通过rdreq_checkdone信号(即读请求校验完成信号)和last_rdack_done信号(即最终读确认完成信号)与请求包处理协议转换控制状态机握手来更新端到端读确认包信息。读确认包打包逻辑中例化了NoP(即片上网络)路由模块以得到头微片中所需的NoP路由信息，并依据数据包格式来生成各类型微片，同时添加各微片的校验位。

所述响应包处理模块的整体框图如图5所示，整体上包括响应包处理协议转换控制状态机、读数据拼接模块以及打包逻辑。如图5所示，所述响应包处理协议转换控制状态机是响应包处理模块的核心，所述响应包处理模块接收来自请求队列的待处理响应通道类型信息与来自请求包处理模块的写数据校验错误向量和响应信息，完成AXI B通道与AXI R通道的传输处理，将读到的数据输出给读数据拼接模块完成数据拼接与对齐，并控制打包逻辑完成响应包的打包，还负责向所述请求包处理模块内的ID锁发起解锁请求。所述读数据拼接模块接收来自所述响应包处理协议转换控制状态机的读数据与控制信号，并输出拼接后的数据给打包逻辑。打包逻辑则由响应包处理协议转换控制状态机控制，接收响应信息和拼接后的读数据完成响应包的打包，并输出给所述输出控制模块。

本发明中的输出控制模块通过二选一多路复用器和固定优先级仲裁的方式对来自所述端到端读确认包模块以及来自所述响应包处理模块的两路数据包进行多路选通解决输出冲突。所述输出控制模块将以数据包为单位进行仲裁和多路选通。具体地，在同时接收到两路数据包头微片时进行仲裁，取得权限的一路在整个数据包输出完毕(即尾微片输出完毕)前会占用响应路径，另一路数据包则等待下一次仲裁。仲裁的方式为固定优先级仲裁，当前设置来自所述端到端读确认包模块的读确认包具备更高的优先级。所述输出控制模块也采用valid与ready信号与其他模块进行握手，保证传输过程中不出现丢失数据的情况。

本发明中的输出控制模块为一个单bit的队列，可当作位宽为1的同步FIFO，由请求包处理模块控制写入，响应包处理模块控制读出。队列中的单bit数据表示下一次响应包处理模块需处理的AXI响应通道类型，为0时代表AXI R通道，为1时代表AXI B通道。响应包处理模块读出请求队列的数据后会据此执行读响应过程或写响应过程。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种面向DDR3控制器的片上网络转换接口，其特征在于，用于连接片上网络与DDR3控制器，接收各种请求类型的数据包并对DDR3控制器执行相应配置流程以控制DDR3 SDRAM完成读写操作，并向片上网络返回各响应类型的数据包；

所述面向DDR3控制器的片上网络转换接口包括输入端异步桥、输出端异步桥以及协议转换处理模块；其中所述输入端异步桥和所述输出端异步桥均由异步FIFO和valid-ready握手逻辑实现；

输入端异步桥接收来自片上网络输入端口的请求包，基于异步FIFO进行数据缓存和跨时钟域处理，并将请求包输出给所述协议转换处理模块；

输出端异步桥接收所述协议转换处理模块输出的响应包及确认包，同样基于异步FIFO进行数据缓存与跨时钟域处理，并最终通过输出端口输出至片上网络；

所述协议转换处理模块整体上实现数据包与AXI总线信号的转换，一方面接收来自输入端异步桥的请求包，由所述协议转换处理模块中的请求包处理模块实现请求包到AXI读写控制的协议转换；另一方面接收AXI响应，由所述协议转换处理模块中的响应包处理模块实现AXI响应到响应包的协议转换。

2.如权利要求1所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述协议转换处理模块包括请求包处理模块、响应包处理模块、请求队列以及输出控制模块；所述请求队列由所述请求包处理模块写入，所述响应包处理模块读出，用于所述请求包处理模块向所述响应包处理模块传递待处理响应通道信息；所述输出控制模块处理两路数据可能发生的输出冲突，负责仲裁和多路选通，一路输入数据为来自所述响应包处理模块的响应包，另一路输入数据为来自所述请求包处理模块的读确认包，输出连接到输出端异步桥。

3.如权利要求2所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述请求包处理模块包括解包逻辑、校验逻辑、端到端读确认包模块、请求包处理协议转换控制状态机、响应信息寄存器、ID锁及写数据拼接模块；

所述解包逻辑对输入的请求包进行解包，并输出解包信息至所述请求包处理协议转换控制状态机；所述校验逻辑对输入的请求包微片进行校验，并输出校验结果至所述请求包处理协议转换控制状态机；

所述端到端读确认包模块根据输入信息完成读确认包的打包并输出给所述输出控制模块；所述响应信息寄存器接收响应信息进行寄存并输出给所述响应包处理模块；

所述ID锁接收来自所述响应包处理模块的解锁请求完成对应TID的解锁，接收来自所述请求包处理协议转换控制状态机的上锁请求完成对应TID的上锁，接收来自所述请求包处理协议转换控制状态机的检查信号输出对应TID目前的ID锁状态；所述写数据拼接模块接收来自所述请求包处理协议转换控制状态机的写数据及控制信息，完成数据拼接。

4.如权利要求3所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述请求包处理协议转换控制状态机是所述请求包处理模块的核心，所述请求包处理协议转换控制状态机接收解包信息和校验结果，控制请求包到AXI AW通道与AXI AR通道的协议转换过程，驱动写数据拼接模块完成数据的拼接和对齐，进而完成写数据到AXI W通道的协议转换过程；

所述请求包处理协议转换控制状态机还控制其他模块的工作流程或输出必要信息给其他模块，具体包括输出读确认包信息与控制信号给端到端读确认包模块，控制响应通道类型写入请求队列、输出写数据校验错误向量给响应包处理模块、控制响应信息与寄存使能写入响应信息寄存器、查询当前处理的数据包是否对应TID被锁住。

5.如权利要求4所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述所述端到端读确认包模块包括端到端确认读确认包信息寄存器、读确认包控制状态机和读确认包打包逻辑；所述端到端读确认包模块通过所述读确认包控制状态机来控制读确认包中各微片的生成及输出过程，通过读请求校验完成信号和最终读确认完成信号与请求包处理协议转换控制状态机握手来更新端到端读确认包信息；所述读确认包打包逻辑中例化片上网络路由模块以得到头微片中所需的片上网络路由信息，并依据数据包格式来生成各类型微片，同时添加各微片的校验位。

6.如权利要求5所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述响应包处理模块包括响应包处理协议转换控制状态机、读数据拼接模块以及打包逻辑；所述响应包处理协议转换控制状态机是响应包处理模块的核心，所述响应包处理模块接收来自请求队列的待处理响应通道类型信息与来自请求包处理模块的写数据校验错误向量和响应信息，完成AXI B通道与AXI R通道的传输处理，将读到的数据输出给读数据拼接模块完成数据拼接与对齐，并控制打包逻辑完成响应包的打包，还负责向所述请求包处理模块内的ID锁发起解锁请求；所述读数据拼接模块接收来自所述响应包处理协议转换控制状态机的读数据与控制信号，并输出拼接后的数据给打包逻辑；打包逻辑由响应包处理协议转换控制状态机控制，接收响应信息和拼接后的读数据完成响应包的打包，并输出给所述输出控制模块。

7.如权利要求6所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述输出控制模块通过二选一多路复用器和固定优先级仲裁的方式对来自所述端到端读确认包模块以及来自所述响应包处理模块的两路数据包进行多路选通解决输出冲突；所述输出控制模块将以数据包为单位进行仲裁和多路选通，在同时接收到两路数据包头微片时进行仲裁，取得权限的一路在整个数据包输出完毕前会占用响应路径，另一路数据包则等待下一次仲裁；其中仲裁的方式为固定优先级仲裁，当前设置来自所述端到端读确认包模块的读确认包具备更高的优先级，所述输出控制模块也采用valid与ready信号与其他模块进行握手，保证传输过程中不出现丢失数据的情况。

8.如权利要求7所述的面向DDR3控制器的片上网络转换接口，其特征在于，所述输出控制模块为一个单bit的队列，能够当作位宽为1的同步FIFO，由请求包处理模块控制写入，响应包处理模块控制读出；队列中的单bit数据表示下一次响应包处理模块需处理的AXI响应通道类型，为0时代表AXI R通道，为1时代表AXI B通道；所述响应包处理模块读出请求队列的数据后会据此执行读响应过程或写响应过程。

9.如权利要求8所述的面向DDR3控制器的片上网络转换接口，其特征在于，规定片上网络中的数据传输以数据包为单位进行，并定义一个时钟周期内片上网络中某条数据链路上传输的数据为一个微片，每个数据包由若干个微片组成；所有数据包均包含一个头微片、若干个体微片以及一个尾微片；其中，头微片中存储有当前数据包的所有有效信息以标记数据包的起始位置，体微片用于装载有效数据负载，尾微片用以标记数据包的结束位置；

规定数据传输中的各类事件类型：一般事件、共享写事件、DMA事件、擦除事件与中断事件；其中，一般事件包含写数据事件、写响应事件、读请求事件与读响应事件；DMA事件包含DMA写数据事件、DMA写响应事件、DMA读请求事件。

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