CN117609137A - 一种基于复杂片内多种高速接口通信测试系统 - Google Patents
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Abstract
本发明公开一种基于复杂片内多种高速接口通信测试系统，包括：FPGA芯片和DSP芯片之间连接有桥接单元；桥接单元包括：与所述FPGA芯片和所述DSP芯片通信连接的SRIO接口IP核模块、PCIe总线IP核模块、Microblaze处理器模块、AXI总线互连模块、第一DMA传输控制器模块和第二DMA传输控制器模块。传统方法的桥接方式不仅价格昂贵而且功能实现较为单一，不仅增加了应用成本而且在使用过程中无法进行灵活拓展。而本发明利用桥接单元将FPGA芯片和DSP芯片连接起来，即可以实现在两种总线之间的桥接功能，在满足应用速率的前提下能够具备更高的集成度，并且有效的控制成本。
Description
技术领域
本发明一般涉及数据传输测试技术领域，具体涉及一种基于复杂片内多种高速接口通信测试系统。
背景技术
总线通信广泛应用于各种工业控制网络中，主要为了解决不同电子设备之间的通信问题，尤其体现在航空航天、汽车制造、航海、自动控制、过程工业等领域。目前，随着集成电路工艺的高速发展、大尺寸封装芯片在FPGA裸芯片、DSP处理器以及DDR等存储器也在不断更新迭代、产品更新换代快、处理速度以及吞吐量在成倍级增速，FPGA作为片内主控芯片更是通过多种接口与这些片内处理器以及寄存器和系统级应用模块进行多重交互。PCIe总线是目前在各类计算机中大规模应用的一种高速串行局部总线，其主要功能是连接外部设备。作为传统PCI的升级，PCIe在兼容PCI总线的同时，极大的提升了数据传输速率与效率，更有效的保证传输的可靠性。SRIO是一种面向嵌入式系统的高速串行互联总线，总线系统架构灵活，不局限与传统PC的树形架构，各个处理单元能够对等通信，数据传输速度快，带宽利用效率高，系统的拓扑结构更加灵活。但是，传统方法的桥接方式不仅价格昂贵而且功能实现较为单一，不仅增加了应用成本而且在使用过程中无法进行灵活拓展。因此，我们提出一种基于复杂片内多种高速接口通信测试系统用以解决上述问题。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种具备桥接功能，集成度高且成本低的基于复杂片内多种高速接口通信测试系统。
第一方面，本发明提供一种基于复杂片内多种高速接口通信测试系统，包括：
与所述FPGA芯片和所述DSP芯片通信连接的SRIO接口IP核模块、PCIe总线IP核模块、Microblaze处理器模块、AXI总线互连模块、第一DMA传输控制器模块和第二DMA传输控制器模块；
FPGA芯片和DSP芯片，二者之间连接有桥接单元；所述桥接单元包括：
SRIO接口IP核模块，配置用于与相应的SRIO接口通信；
PCIe总线IP核模块，配置用于与相应的PCIe总线通信；
Microblaze处理器模块，配置用于执行系统初始化配置以及数据传输的调度工作；
AXI总线互连模块，配置用于将所述FPGA芯片、所述DSP芯片以及所述Microblaze处理器模块互联；
第一DMA传输控制器模块，配置用于通过PCIe总线将数据写入内存，以及，还配置用于在接收到相应的读请求时，发起DMA读取操作，从PCIe总线连接的设备内存的指定空间读取数据并打包发送到所述Microblaze处理器模块；
第二DMA传输控制器模块，配置用于主动发起数据请求，以及，还配置用于响应相应的数据请求。
根据本发明实施例提供的技术方案所述FPGA芯片包括：
第一EMIF接口模块，配置用于对EMIF总线传输的指令进行读写控制；
第一SRIO接口模块，配置用于和SRIO接口进行协议配置以及数据读写控制；
第一PCIe接口模块，配置用于和PCIe接口进行协议配置以及数据读写控制。
根据本发明实施例提供的技术方案所述DSP芯片包括：
第二EMIF接口模块，配置用于对EMIF总线传输的指令进行读写控制；
第二SRIO接口模块，配置用于和SRIO接口进行协议配置以及数据读写控制；
第二PCIe接口模块，配置用于和PCIe接口进行协议配置以及数据读写控制。
根据本发明实施例提供的技术方案所述桥接单元还包括：
DDR存储模块，所述DDR存储模块与所述AXI总线互连模块通信连接，所述DDR存储模块配置用于缓存所述FPGA芯片和所述DSP芯片之间传输的批量数据。
根据本发明实施例提供的技术方案所述桥接单元还包括：
FMC模块，所述FMC模块与所述AXI总线互连模块通信连接，所述FMC模块配置用于对所述FPGA芯片和所述DSP芯片进行芯片外以及系统内的回环检测。
根据本发明实施例提供的技术方案所述桥接单元还包括：与所述Microblaze处理器模块通信连接的Microblaze中断控制器模块和Microblaze断点测试模块；
所述Microblaze中断控制器模块配置用于收集系统内各个模块产生的中断事件，并传输至所述Microblaze处理器模块；
所述Microblaze断点测试模块配置用于辅助所述Microblaze处理器模块对系统工作进行调度。
根据本发明实施例提供的技术方案还包括：电源模块，所述电源模块与所述FPGA芯片、所述DSP芯片电连接，所述电源模块配置用于为所述FPGA芯片、所述DSP芯片供电。
根据本发明实施例提供的技术方案还包括：板级上电控制分压模块，所述板级上电控制分压模块与所述电源模块电连接，配置用于调整所述电源模块输出的电压。
根据本发明实施例提供的技术方案所述桥接单元还包括：
时钟模块，所述时钟模块与所述DSP芯片通信连接，所述时钟模块配置用于控制各个器件的运行时间。
综上所述，本发明公开一种基于复杂片内多种高速接口通信测试系统的具体结构。本发明在FPGA芯片和DSP芯片设计桥接单元，该桥接单元包括：与FPGA芯片和DSP芯片通信连接的SRIO接口IP核模块、PCIe总线IP核模块、Microblaze处理器模块、AXI总线互连模块、第一DMA传输控制器模块和第二DMA传输控制器模块；其中，SRIO接口IP核模块，配置用于与相应的SRIO接口通信；PCIe总线IP核模块，配置用于与相应的PCIe总线通信；Microblaze处理器模块，配置用于执行系统初始化配置以及数据传输的调度工作；AXI总线互连模块，配置用于将FPGA芯片、DSP芯片以及Microblaze处理器模块互联；第一DMA传输控制器模块，配置用于通过PCIe总线将数据写入内存，以及，还配置用于在接收到相应的读请求时，发起DMA读取操作，从PCIe总线连接的设备内存的指定空间读取数据并打包发送到Microblaze处理器模块；第二DMA传输控制器模块，配置用于主动发起数据请求，以及，还配置用于响应相应的数据请求。
传统方法的桥接方式不仅价格昂贵而且功能实现较为单一，不仅增加了应用成本而且在使用过程中无法进行灵活拓展。而本发明利用桥接单元将FPGA芯片和DSP芯片连接起来，即可以实现在两种总线之间的桥接功能，在满足应用速率的前提下能够具备更高的集成度，并且有效的控制成本。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为基于复杂片内多种高速接口通信测试系统的结构示意图。
图2为FPGA芯片和DSP芯片之间以及相应芯片内部的结构示意图。
图3为相应芯片内部所需时钟信号的结构示意图。
图4为SRIO接口模块通过内测试方法得到的仿真图。
图5为SRIO接口模块通过外测试方法得到的仿真图。
图6为系统对PCIe总线进行数据连通性测试得到的测试结果示意图。
图中标号：1、FPGA芯片；2、DSP芯片；3、SRIO接口IP核模块；4、PCIe总线IP核模块；5、Microblaze处理器模块；6、AXI总线互连模块；7、第一DMA传输控制器模块；8、第二DMA传输控制器模块；9、第一EMIF接口模块；10、第一SRIO接口模块；11、第一PCIe接口模块；12、第二EMIF接口模块；13、第二SRIO接口模块；14、第二PCIe接口模块；15、DDR3存储模块；16、FMC模块；17、Microblaze中断控制器模块；18、Microblaze断点测试模块；19、电源模块；20、板级上电控制分压模块；21、时钟模块。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
实施例1
请参考图1所示的本发明提供的一种基于复杂片内多种高速接口通信测试系统的第一种实施例的结构示意图，包括：
FPGA芯片1和DSP芯片2，二者之间连接有桥接单元；桥接单元包括：
与FPGA芯片1和DSP芯片2通信连接的SRIO接口IP核模块3、PCIe总线IP核模块4、Microblaze处理器模块5、AXI总线互连模块6、第一DMA传输控制器模块7和第二DMA传输控制器模块8；
SRIO接口IP核模块3，配置用于与相应的SRIO接口通信；
PCIe总线IP核模块4，配置用于与相应的PCIe总线通信；
Microblaze处理器模块5，配置用于执行系统初始化配置以及数据传输的调度工作；
AXI总线互连模块6，配置用于将FPGA芯片1、DSP芯片2以及Microblaze处理器模块5互联；
第一DMA传输控制器模块7，配置用于通过PCIe总线将数据写入内存，以及，还配置用于在接收到相应的读请求时，发起DMA读取操作，从PCIe总线连接的设备内存的指定空间读取数据并打包发送到Microblaze处理器模块5；
第二DMA传输控制器模块8，配置用于主动发起数据请求，以及，还配置用于响应相应的数据请求。第二DMA传输控制器模块8具有主模式和从模式，当第二DMA传输控制器模块8为主模式时，用于主动发起数据请求，当第二DMA传输控制器模块8为从模式时，用于响应相应的数据请求。
进一步地，FPGA芯片1包括：
第一EMIF接口模块9，配置用于对EMIF总线传输的指令进行读写控制；
第一SRIO接口模块10，配置用于和SRIO接口进行协议配置以及数据读写控制；
第一PCIe接口模块11，配置用于和PCIe接口进行协议配置以及数据读写控制。
其中，第一EMIF接口模块9、第一SRIO接口模块10和第一PCIe接口模块11均相对独立设置，第一EMIF接口模块9为并行接口，其作为命令控制字的传输通道，第一SRIO接口模块10和第一PCIe接口模块11分别作为批量数据传输通道。并且，FPGA芯片1内部具有GTX收发器，其与GTX模块对应设置，是第一SRIO接口模块10硬件物理层基础。
进一步地，DSP芯片2包括：
第二EMIF接口模块12，配置用于对EMIF总线传输的指令进行读写控制；
第二SRIO接口模块13，配置用于和SRIO接口进行协议配置以及数据读写控制；
第二PCIe接口模块14，配置用于和PCIe接口进行协议配置以及数据读写控制。
其中，第二EMIF接口模块12配置方式是在FPGA芯片1内侧例化多个位宽16，深度1的读写FIFO存储空间，每个FIFO空间对应DSP芯片2的一个地址空间，同时设计中断信号提供给DSP芯片2来判断从FPGA芯片1读取信号的时机，通过此方案简单的判断芯片内部EMIF总线的稳定性。也可以添加SPI协议测试，验证该低速接口的连通性。此处，在FPGA芯片1内部采用异步FIFO用于缓存数据。异步FIFO主要由双口RAM、读/写地址发生器和空/满信号发生器组成。
当FIFO少于半满的时候，向DSP芯片2发出请求信号，触发DSP芯片2的输出中断INTO(外部中断0)，开始向FPGA芯片1输入数据(注意每次接受请求信号后DSP芯片2输出的数据是固定长度的，比如16位)。当FIFO多于半满的时候停止发送中断，如此反复。所以，输入数据DSP芯片2是主动的。
需要注意的是，中断信号虽然以低电平有效，但一次低电平只能触发一次中断，所以，实际在发出中断的时候，要不断的发出脉冲信号才不断产生中断。当不需要产生中断时，保持中断信号不变就可以了。FPGA芯片1发送数据FIFO的编写与FPGA芯片1接收数据FIFO的编写基本相同。需要注意的是，FIFO发送数据的过程，实际是DSP芯片2从FIFO读数的过程。
并且，第二SRIO接口模块13包括对外接口和物理接口，并且配置有中断信号。
进一步地，桥接单元还包括：
DDR3存储模块15，DDR3存储模块15与AXI总线互连模块6通信连接，DDR3存储模块15配置用于缓存FPGA芯片1和DSP芯片2之间传输的批量数据。
进一步地，桥接单元还包括：
FMC模块16，FMC模块16与AXI总线互连模块6通信连接，FMC模块16配置用于对FPGA芯片1和DSP芯片2进行芯片外以及系统内的回环检测。
其中，如图2所示，FPGA芯片1的BANK侧和FMC模块16一端相连，FMC模块16的另一端和DSP芯片2相连，如图4所示，实现板外对SRIO接口进行高速数据传输检测，有效应对内部接口出现意外故障，或者，如图5所示，也可以作为芯片内部接口通路的稳定性作为参考设计。
另外，如图6所示，PCIe总线通过FMC模块16将片内FPGA芯片1和DSP芯片2通过同一SRIO接口模式进行桥接，形成同一的测试集合，能够有效的对PCIe总线进行数据连通性测试。
进一步地，桥接单元还包括：与Microblaze处理器模块5通信连接的Microblaze中断控制器模块17和Microblaze断点测试模块18；
Microblaze中断控制器模块17配置用于收集系统内各个模块产生的中断事件，并传输至Microblaze处理器模块5；
Microblaze断点测试模块18配置用于辅助Microblaze处理器模块5对系统工作进行调度。
进一步地，还包括：电源模块19，电源模块19与FPGA芯片1、DSP芯片2电连接，电源模块19配置用于为FPGA芯片1、DSP芯片2供电。
进一步地，还包括：板级上电控制分压模块20，板级上电控制分压模块20与电源模块19电连接，配置用于调整电源模块19输出的电压。
进一步地，桥接单元还包括：
时钟模块21，时钟模块21与DSP芯片2通信连接，时钟模块21配置用于控制各个器件的运行时间。
其中，如图3所示，时钟模块21中，外部晶振产生的时钟信号由BANK0输入至FPGA芯片1内部，外部晶振产生的时钟信号由DDRCLK、ETH输入到DSP芯片2内部。
以上描述仅为本发明的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (9)
1.一种基于复杂片内多种高速接口通信测试系统，其特征在于，包括：
FPGA芯片(1)和DSP芯片(2)，二者之间连接有桥接单元；所述桥接单元包括：
与所述FPGA芯片(1)和所述DSP芯片(2)通信连接的SRIO接口IP核模块(3)、PCIe总线IP核模块(4)、Microblaze处理器模块(5)、AXI总线互连模块(6)、第一DMA传输控制器模块(7)和第二DMA传输控制器模块(8)；
所述SRIO接口IP核模块(3)，配置用于与相应的SRIO接口通信；
所述PCIe总线IP核模块(4)，配置用于与相应的PCIe总线通信；
所述Microblaze处理器模块(5)，配置用于执行系统初始化配置以及数据传输的调度工作；
所述AXI总线互连模块(6)，配置用于将所述FPGA芯片(1)、所述DSP芯片(2)以及所述Microblaze处理器模块(5)互联；
所述第一DMA传输控制器模块(7)，配置用于通过PCIe总线将数据写入内存，以及，还配置用于在接收到相应的读请求时，发起DMA读取操作，从PCIe总线连接的设备内存的指定空间读取数据并打包发送到所述Microblaze处理器模块(5)；
所述第二DMA传输控制器模块(8)，配置用于主动发起数据请求，以及，还配置用于响应相应的数据请求。
2.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述FPGA芯片(1)包括：
第一EMIF接口模块(9)，配置用于对EMIF总线传输的指令进行读写控制；
第一SRIO接口模块(10)，配置用于和SRIO接口进行协议配置以及数据读写控制；
第一PCIe接口模块(11)，配置用于和PCIe接口进行协议配置以及数据读写控制。
3.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述DSP芯片(2)包括：
第二EMIF接口模块(12)，配置用于对EMIF总线传输的指令进行读写控制；
第二SRIO接口模块(13)，配置用于和SRIO接口进行协议配置以及数据读写控制；
第二PCIe接口模块(14)，配置用于和PCIe接口进行协议配置以及数据读写控制。
4.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述桥接单元还包括：
DDR3存储模块(15)，所述DDR3存储模块(15)与所述AXI总线互连模块(6)通信连接，所述DDR3存储模块(15)配置用于缓存所述FPGA芯片(1)和所述DSP芯片(2)之间传输的批量数据。
5.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述桥接单元还包括：
FMC模块(16)，所述FMC模块(16)与所述AXI总线互连模块(6)通信连接，所述FMC模块(16)配置用于对所述FPGA芯片(1)和所述DSP芯片(2)进行芯片外以及系统内的回环检测。
6.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述桥接单元还包括：与所述Microblaze处理器模块(5)通信连接的Microblaze中断控制器模块(17)和Microblaze断点测试模块(18)；
所述Microblaze中断控制器模块(17)配置用于收集系统内各个模块产生的中断事件，并传输至所述Microblaze处理器模块(5)；
所述Microblaze断点测试模块(18)配置用于辅助所述Microblaze处理器模块(5)对系统工作进行调度。
7.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，还包括：电源模块(19)，所述电源模块(19)与所述FPGA芯片(1)、所述DSP芯片(2)电连接，所述电源模块(19)配置用于为所述FPGA芯片(1)、所述DSP芯片(2)供电。
8.根据权利要求7所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，还包括：板级上电控制分压模块(20)，所述板级上电控制分压模块(20)与所述电源模块(19)电连接，配置用于调整所述电源模块(19)输出的电压。
9.根据权利要求1所述的一种基于复杂片内多种高速接口通信测试系统，其特征在于，所述桥接单元还包括：
时钟模块(21)，所述时钟模块(21)与所述DSP芯片(2)通信连接，所述时钟模块(21)配置用于控制各个器件的运行时间。
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