CN114168520B - 光纤通信总线装置、设备和系统 - Google Patents

Abstract

本公开提供一种光纤通信总线装置、设备和系统，其中，光纤通信总线装置包括：光电收发模块；DDR存储器；以及FPGA芯片，FPGA芯片包括：GTX收发器，与光电收发模块耦接；FC‑AE‑1553IP核，被配置为实现FC‑AE‑1553协议；缓存模块，与FC‑AE‑1553IP核和DDR存储器耦接，被配置为进行1553协议与PCIE协议之间的数据缓存；以及PCIE硬核控制器，与缓存模块耦接，PCIE硬核控制器包括PIO模块和DMA模块，被配置为通过PIO模块或DMA模块向上位机传输数据。通过本公开，采用FC协议进行光通信，通过FPGA芯片实现FC‑AE‑1553协议，在FC协议上层映射1553协议，提高了处理速度，使得总线上设备通信的延时具有可预期性，可降低上位机的处理负荷。

Description

光纤通信总线装置、设备和系统

技术领域

本公开涉及光纤通信技术领域，尤其涉及一种光纤通信总线装置、设备和系统。

背景技术

航空电子系统中各终端采用MIL-STD-1553B总线标准通信，但其实时性、带宽和抗干扰能力难以满足航空电子系统的需求。光纤通道(Fibre Channel，简称为FC)协议以其高带宽、低延时、容错能力强，且能适应航空航天等恶劣的电磁环境等优点越来越对的应用到航空电子系统。FC-AE标注化组织为了使光纤通道标准应用于航空电子领域，制定了FC-AE-1553标准。该标准是在FC-4层进行MIL-STD-1553B总线协议映射，在保持了MIL-STD-1553B总线协议的原有通信模式的同时，又使得FC-AE-1553网络具有光纤通道的优点。

相关技术中，由上位机(也称为主机)CPU在FC-4层进行MIL-STD-1553B总线协议映射，导致上位机CPU负荷较大。

发明内容

本公开提供了一种光纤通信总线装置、设备和系统，以至少降低上位机的负荷。

根据本公开的一方面，提供了一种光纤通信总线装置，包括：光电收发模块；双倍数据率同步动态随机存取存储器(DDR存储器)；以及现场可编程逻辑门阵列(Field-Programmable Gate Array，简称为FPGA)芯片，该FPGA芯片包括：GTX收发器(GigabyteTransceiver)，与光电收发模块耦接；FC-AE-1553IP核，被配置为实现FC-AE-1553协议；缓存模块，与FC-AE-1553IP核和DDR存储器耦接，被配置为进行1553协议与高速串行计算机扩展总线标准(peripheral component interconnect express，简称为PCIE)协议之间的数据缓存；以及PCIE硬核控制器，与缓存模块耦接，PCIE硬核控制器包括可编程输入输出(Programming Input/Output，简称为PIO)模块和直接内存访问(Direct Memory Access，简称为DMA)模块，被配置为通过所述PIO模块或所述DMA模块向上位机传输数据。

在一些实施例中，缓存模块，包括：接收先进先出(First In First Out，简称为FIFO)模块，接收FIFO模块的输入端与FC-AE-1553IP核耦接；DDR控制模块，与接收FIFO模块的输出端耦接；发送FIFO模块，发送FIFO模块的输入端与DDR控制模块耦接，发送FIFO模块的输出端与可操作的耦接到PIO模块或DMA模块。

在一些实施例中，DDR存储器包括：第一DDR存储器和第二DDR存储器，第一DDR存储器与第二DDR存储器读写相互独立；DDR控制模块，被配置为以乒乓存储方式进行1553协议与PCIE协议之间的数据缓存；其中，乒乓存储方式为：在第一期间，向第一DDR存储器写入数据，从第二DDR存储器读取数据；在第二期间，向第二DDR存储器写入数据，从第一DDR存储器读取数据。

在一些实施例中，PCIE硬核控制器，被配置为将低速接口通过PIO模块映射至上位机，将高速接口映射至DMA模块，其中，低速接口包括寄存器读写，高速接口包括图像数据传输。

在一些实施例中，FPGA芯片还包括：固件在线固化模块，被配置为通过PIO模块接收上位机发送的固件程序，将固件程序写入到FPGA芯片的闪存。

在一些实施例中，光纤通信总线装置，还包括：PCIE桥接芯片；其中，FPGA芯片包括：第一FPGA芯片和第二FPGA芯片，第一FPGA芯片和第二FPGA芯片与PCIE桥接芯片耦接，第一FPGA芯片与第二FPGA芯片分别作为不同PCIE总线端点。

在一些实施例中，光电收发模块包括：多个光电收发器，其中，多个光电收发器中部分光电收发器与第一FPGA芯片耦接，多个光电收发器中剩余部分光电收发器与第二FPGA芯片耦接。

在一些实施例中，第一FPGA芯片通过第一联合测试行为组织(Joint Test ActionGroup，简称为JTAG)接口耦合到PXIe板卡，第二FPGA芯片通过第二JTAG接口耦接到PXIe板卡，第一JTAG接口与第二JTAG接口相互独立。

根据本公开的另一方面，提供了一种光纤通信设备，包括本公开任意实施例的光纤通信总线装置。

根据本公开的又一方面，提供了一种光纤通信系统，包括本公开任意实施例的光纤通信设备。

本公开实施例中提供的一个或多个技术方案，底层采用FC协议进行光通信，通过FPGA芯片实现FC-AE-1553协议，在FC协议上层映射1553协议，提高了处理速度，使得总线上设备通信的延时具有可预期性，并且降低了上位机的处理负荷。

附图说明

在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：

图1示出了根据本公开示例性实施例的光纤通信总线装置的结构示意图；

图2示出了根据本公开示例性实施例的光纤通信总线装置的另一结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。

应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。

本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。

需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。

本公开实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性的目的，而并不是用于对这些消息或信息的范围进行限制。

FC-AE-1553协议，是在光纤通道的FC-4层实现对传统MIL-STD-1553B总线协议的映射，以实现在实时的应用(例如航空)中，以命令/响应的模式进行具有确定性的通信。在FC-4层实现对传统总线协议的映射，使得现有的MIL-STD-1553B网络设计、软件和硬件进行平滑升级。FC-AE-1553网络既具有MIL-STD-1553B网络的基本特性，又具有光纤通道的良好网络性能。

FC-AE-1553协议的主要拓扑方式有点对点、仲裁环和交换式3种，网络的主要设备包括网络控制器(Net Controller，NC)、网络终端节点(Net Terminal，NT)和FC交换机等。

本公开实施例提供了一种光纤通信总线装置，可应用于航天或工业领域，该光纤通信总线装置，通过FPGA实现FC-AE-1553协议，以至少降低上位机的负荷，提高通讯速度。以下参照附图描述本公开的方案。

图1示出了根据本公开示例性实施例的光纤通信总线装置的结构示意图，如图1所示，光纤通信总线装置100包括：光电收发模块110、DDR存储器120和FPGA芯片130。

光电收发模块110，用于接收光信号，将光信号转换为对应的电信号，将电信号提供给FPGA芯片130处理。光电收发模块110，还用于接收电信号，将电信号转换为对应的光信号，通过光纤发送光信号。

在一些实施例中，光电收发模块110可采用光电收发器(也称为光电转换器、光纤收发器)。作为一种实施方式，每个光电收发器可提供多通道(例如12通道)光电转换通道，每个光电收发器可实现点对点光通信物理信道(例如6收6发)。光电收发器可采用各种类型的光纤接插件。在一些实施例中，采用集成多路光纤输出的接插件。作为一种示例，可采样标准的24芯MT光纤接触件，插座为MPO(Multi-fiber Push On)连接器，每个提供12路光纤通道，对应6个终端。

FPGA芯片130被配置为实现FC-AE-1553协议，通过PCIE接口与上位机通信。如图1所示，FPGA芯片130包括：GTX收发器131，与光电收发模块110耦接；FC-AE-1553IP核132，被配置为实现FC-AE-1553协议；缓存模块133，与FC-AE-1553IP核132和DDR存储器120耦接，被配置为进行1553协议与PCIE协议之间的数据缓存；以及PCIE硬核控制器134，与缓存模块133耦接，PCIE硬核控制器134实现PCIE协议，是光纤通信总线装置100与上位机进行数据交换的接口。PCIE硬核控制器134包括PIO模块1341和DMA模块1342，被配置为通过PIO模块1341或DMA模块1342向上位机传输数据。

FC协议采用分层协议模型，分别为FC-0、FC-1、FC-2、FC-3和FC-4层，其中FC-0层定义了接口和介质的物理特性，FC-1定义了编解码和传输协议，FC-2层规定了数据传输的规则，FC-3层为一些高级特性提供了所需要的通用服务，FC-4层规定了上层协议到FC协议的映射。FC-AE-1553IP核132被配置为将FC协议映射到1553协议。

在一些实施例中，如图1所示，缓存模块133可包括：接收FIFO模块1331，接收FIFO模块1331的输入端与FC-AE-1553IP核132耦接；DDR控制模块1332，与接收FIFO模块1331的输出端耦接；发送FIFO模块1333，发送FIFO模块1333的输入端与DDR控制模块1332耦接，发送FIFO模块1333的输出端与可操作的耦接到PIO模块1341或DMA模块1342。接收FIFO模块1331与发送FIFO模块1333可实现前后模块之间数据接口类型不同、数据位宽不同以及时钟域不同的问题。

在一些实施例中，PCIE硬核控制器134，被配置为将低速接口通过PIO模块1341映射至上位机，将高速接口映射至DMA模块132，其中，低速接口包括但不限于寄存器读写，高速接口包括但不限于图像数据传输。作为一种实施方式，可基于Xnlinx XDMA或FPGA加速器的可重用集成框架(Reusable Integration Framework for FPGA Accelerators，简称为RIFFA)实现PCIE DMA功能。

在一些实施例中，如图1所示，FPGA芯片130还包括：固件在线固化模块135，被配置为通过PIO模块1341接收上位机发送的固件程序，将固件程序写入到FPGA芯片130的闪存(Flash)。作为一种实施方式，内存为FPGA芯片的外设。

在一些实施例中，如图1所示，DDR存储器120包括：第一DDR存储器120A和第二DDR存储器20B，第一DDR存储器120A与第二DDR存储器120B读写相互独立；DDR控制模块1332，被配置为以乒乓存储方式进行1553协议与PCIE协议之间的数据缓存；其中，乒乓存储方式为：在第一期间，向第一DDR存储器120A写入数据，从第二DDR存储器120B读取数据；在第二期间，向第二DDR存储器120B写入数据，从第一DDR存储器120A读取数据。由此，提高上位机读写时的PCIE总线利用率。

在一些实施例中，FPGA芯片130通过JTAG接口耦合到PXIe板卡。

图2示出了根据本公开示例性实施例的光纤通信总线装置的另一结构示意图，如图2所示，光纤通信总线装置200包括：光电收发模块210，第一FPGA芯片220A和第二FPGA芯片220B。第一FPGA芯片220A和第二FPGA芯片220B与PCIE桥接芯片230耦接，第一FPGA芯片220A与第二FPGA芯片220B分别作为不同PCIE总线端点(End Point)。第一FPGA芯片220A和第二FPGA芯片220B参见与图1所示的FPGA芯片130结构，在此不作赘述。

在一些实施例中，第一FPGA芯片220A通过第一JTAG接口耦合到PXIe板卡，第二FPGA芯片220B通过第二JTAG接口耦接到PXIe板卡，第一JTAG接口与第二JTAG接口相互独立。由此，降低耦合性。

如图2所示，光电收发模块210包括：光电收发器211A和211B，与第一FPGA芯片220A耦接；以及光电收发器212A和212B，与第二FPGA芯片220B耦接。应当理解，第一FPGA芯片220A与第二FPGA芯片220B可分别与一个或多个光电收发器耦接，本公开实施例对此不作限定，图2中仅为示例性说明。

如图2所示，光纤通信总线装置200还包括：DDR存储器240A和240B，与第一FPGA芯片220A耦接；DDR存储器240C和240D，与第二FPGA芯片220B耦接。

下面对图2所示的光纤通信总线装置的一个示例进行说明。

在该示例中，提供了一种光纤通信总线板卡。该光纤通信总线板卡，采用标准的PXIe插卡结构，3U 4HP×160mm尺寸。背板接口采用PXIe规范的XJ3、XJ4连接器，信号为PCIE×4。光电收到在板卡上实现，对外采用集成多路光纤输出的接插件。采用两个标准的24芯MT光纤接触件，插座为MPO，每个提供12路光纤通道，对应6个终端。

光纤通信总线板卡的板载核心处理芯片为两片FPGA芯片，每片FPGA芯片可提供32路GTX收发器，支撑上位机与光纤通信总线板卡之间数据传输的带宽需求。板卡采用PCIE桥接芯片的方式将两片FPGA芯片分别作为不同的PCIE总线端点，每片FPGA芯片分别支持PCIEGen1×2，理论最大上/下行带宽均为500MB/s；每片FPGA芯片分别配置两片DDR存储器用于数据缓存，提升总线通信效率。

两片FPGA芯片之间预留一个或多个通道(例如4通道)GTX收发器，用于FPGA芯片间数据交互，其带宽可达1GB/s，能够充分满足后续可能的片间数据交互需求；JTAG接口采用非菊花链方式，每片FPGA采用独立JTAG接口，降低耦合性，提升调试效率。

光纤通信总线板卡的电源为PXIe标准中XJ4所提供的+12V电源，其最大供电电流可达6A，满足光纤通信总线板卡功耗需求。电源网络可采用Linear公司所产的开关电源芯片，其整体开关效率高、输出纹波低。

光纤通信总线板卡采用双FPGA芯片设计，片上资源占用超过80％，在极端满载情况下板卡整体功耗大于30W，因此至少在FPGA芯片区域设置散热片辅助机箱风冷。

FPGA芯片具有PCIE硬核控制器，包含物理层、传输层、事务层等功能，并向用户应用层提供AXI(Advanced eXtensible Interface)接口。方便用户快速开发。逻辑设计采用xilinx提供的PCIE DMA核XDMA为基础进行开发，将寄存器读写等低速接口通过PIO接口映射至上位机，将光纤终端适用于图像数据传输的高速接口映射至DMA接口，缓解CPU调度压力，提供系统整体性能。

在光纤通信总线板卡逻辑设计中，每个光纤总线终端节点采用地址统一映射至基地址寄存器(Base Address Register，简称为BAR)空间，功能逻辑包括本地FPGA寄存器控制功能模块、其他IP内部寄存器和RAM读写控制逻辑。

上位机可以通过BAR0空间直接读取操作逻辑本地寄存器、功能模块内部寄存器，便于查看、配置。光纤总线终端图像传输接口通过DMA方式进行数据传输，DMA方式通过描述符定义集散式DMA传输的相关参数，这部分内容将在驱动及库函数中实现。

FPGA本地逻辑汇集板卡运行状态信息，包括但不限于DMA运行状态、光电转换器运行状态、光纤通信总线板卡FPGA代码版本号、功能模块复位状态等信息，便于用户查阅板卡运行状态。

FPGA在程序加载完成后，可以通过固件在线固化模块重写FPGA芯片的闪存内容，程序通过PCIE总线PIO方式下传，可实现快速更新固件程序。

DMA控制模块，以数据Master写方式通过PCIE接口写入上位机的内存。上位机以scatter-gather方式完成一次DMA数据搬移过程中控制信息的下传，传输方向为上位机至板卡端。控制信息数据结构方式为MDL形式。一次DMA启动后，DMA控制模块根据分散聚集控制信息中源、目的、长度等信息，以PCI总线域方式写入X86内存控制器，内存控制完成域间转换。分散聚集方式DMA，可根据控制信息完成非物理地址连续方式的数据传输，并向上层提供中断。

本公开实施例的光纤通信总线装置可应用于光纤通信设备，例如，FC-AE-1553网络中的网络控制器(NC)、网络终端(NT)、协议桥等。

本公开实施例的光纤通信设备可应用于光纤通信系统，例如FC-AE-1553网络。

以上所述仅为本公开的较佳实施例而已，并不用以限制本公开，凡在本公开实质内容上所作的任何修改、等同替换和简单改进等，均应包含在本公开的保护范围之内。

Claims (7)

1.一种光纤通信总线装置，其特征在于，包括：

光电收发模块，包括：多个光电收发器；

DDR存储器；

PCIE桥接芯片；以及

第一FPGA芯片和第二FPGA芯片；

所述第一FPGA芯片和所述第二FPGA芯片与所述PCIE桥接芯片耦接，所述第一FPGA芯片与第二FPGA芯片分别作为不同PCIE总线端点；

所述多个光电收发器中部分光电收发器与所述第一FPGA芯片耦接，所述多个光电收发器中剩余部分光电收发器与所述第二FPGA芯片耦接；

所述第一FPGA芯片通过第一JTAG接口耦合到PXIe板卡，所述第二FPGA芯片通过第二JTAG接口耦接到所述PXIe板卡，所述第一JTAG接口与所述第二JTAG接口相互独立；

散热片，设置在所述第一FPGA芯片和所述第二FPGA芯片所在区域，用于辅助机箱风冷；

其中，所述第一FPGA芯片和所述第二FPGA芯片，包括：

GTX收发器，与所述光电收发模块耦接；

FC-AE-1553IP核，被配置为实现FC-AE-1553协议；

缓存模块，与所述FC-AE-1553IP核和所述DDR存储器耦接，被配置为进行1553协议与PCIE协议之间的数据缓存；以及

PCIE硬核控制器，与所述缓存模块耦接，所述PCIE硬核控制器包括PIO模块和DMA模块，被配置为通过所述PIO模块或所述DMA模块向上位机传输数据；

其中，所述第一FPGA芯片与所述第二FPGA芯片之间通过一个或多个GTX收发器进行数据传输。

2.如权利要求1所述的光纤通信总线装置，其特征在于，所述缓存模块，包括：

接收FIFO模块，所述接收FIFO模块的输入端与所述FC-AE-1553IP核耦接；

DDR控制模块，与所述接收FIFO模块的输出端耦接；

发送FIFO模块，所述发送FIFO模块的输入端与所述DDR控制模块耦接，所述发送FIFO模块的输出端与可操作的耦接到所述PIO模块或所述DMA模块。

3.如权利要求2所述的光纤通信总线装置，其特征在于，

所述DDR存储器包括：第一DDR存储器和第二DDR存储器，所述第一DDR存储器与所述第二DDR存储器读写相互独立；

所述DDR控制模块，被配置为以乒乓存储方式进行1553协议与PCIE协议之间的数据缓存；

其中，所述乒乓存储方式为：在第一期间，向所述第一DDR存储器写入数据，从所述第二DDR存储器读取数据；在第二期间，向所述第二DDR存储器写入数据，从所述第一DDR存储器读取数据。

4.如权利要求1所述的光纤通信总线装置，其特征在于，所述PCIE硬核控制器，被配置为将低速接口通过所述PIO模块映射至所述上位机，将高速接口映射至所述DMA模块，其中，所述低速接口包括寄存器读写，所述高速接口包括图像数据传输。

5.如权利要求1所述的光纤通信总线装置，其特征在于，所述第一FPGA芯片和所述第二FPGA芯片还包括：

固件在线固化模块，被配置为通过所述PIO模块接收所述上位机发送的固件程序，将所述固件程序写入到相应FPGA芯片的闪存。

6.一种光纤通信设备，其特征在于，包括根据权利要求1至5中任一项所述的光纤通信总线装置。

7.一种光纤通信系统，其特征在于，包括根据权利要求6的光纤通信设备。