CN115563046A - 适用于Chiplet小芯片互联的高速接口、方法及系统 - Google Patents

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CN115563046A CN202211198207.5A CN202211198207A CN115563046A CN 115563046 A CN115563046 A CN 115563046A CN 202211198207 A CN202211198207 A CN 202211198207A CN 115563046 A CN115563046 A CN 115563046A
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Abstract

本发明涉及一种适用于Chiplet小芯片互联的高速接口、方法及系统。其包括协议层，用于适配与所对应Chiplet小芯片内数据总线的信息交互；数据链路层，与所述协议层适配连接，用于将Flit协议发送信息转发至物理层，以及用于将物理层传输的Flit协议接收信息转发至协议层；物理层，与数据链路层适配连接，其中，将数据链路层转发的Flit协议发送信息映射到相应的物理层发送端口，以将所述Flit协议发送信息并行发送；以及，通过物理层接收端口并行接收Flit协议接收信息，并将所接收的Flit协议接收信息传输至数据链路层。本发明能有效适配Chiplet小芯片互联时的数据交互，提高数据交互的可靠性，兼容性好。

Description

适用于Chiplet小芯片互联的高速接口、方法及系统
技术领域
本发明涉及一种高速接口、方法及系统，尤其是一种适用于Chiplet小芯片互联的高速接口、方法及系统。
背景技术
AMBA(Advanced Microcontroller Bus Architecture)架构的AXI(AdvancedeXtensible Interface)总线是SoC(System on Chip)系统最常用高速总线之一，采用多通道并行总线结构实现SoC上核心模块的接口互联。
AXI总线用于Chiplet时，有如下几个缺点：首先，AXI总线信号多，更适合单颗芯片的内部模块间互联，Chiplet内多颗小芯片通过3D先进封装互联时，AXI总线信号数量会过于庞杂。例如，500MHz时钟频率时，64Gbps传输带宽需要近千根互联信号。其次，AXI总线的时钟频率很难大于1Ghz，当时钟频率到上限时，要提高带宽，则信号数量会显著增加。此外，AMBA架构的AXI总线，没有数据链路层和物理层定义，用于3D封装小芯片的片间互联连接可靠性低。
PCIe协议层总线有完整的协议层、数据链路层以及物理层定义，是常用的串行高速接口；但其物理层设计复杂，更适合两颗独立芯片封装外的互联，比如硬件电路板间管脚互联或两个设备间较远距离传输，无法有效适配Chiplet小芯片互联时的数据交互。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种适用于Chiplet小芯片互联的高速接口、方法及系统，其能有效适配Chiplet小芯片互联时的数据交互，提高数据交互的可靠性，兼容性好，安全可靠。
按照本发明提供的技术方案，一种适用于Chiplet小芯片互联的高速接口，用于三维封装内位于不同层级Chiplet小芯片间的互联，包括：
协议层，用于适配与所对应Chiplet小芯片内数据总线的信息交互，其中，所适配对应的数据总线进行信息发送时，将所获取数据总线的发送信息封装成相对应的Flit协议发送信息；
所适配对应的数据总线进行信息接收时，将一Flit协议接收信息解封装为适配所述数据总线的协议解封后接收信息；
数据链路层，与所述协议层适配连接，用于将Flit协议发送信息转发至物理层，以及用于将物理层传输的Flit协议接收信息转发至协议层；
物理层，与数据链路层适配连接，其中，将数据链路层转发的Flit协议发送信息映射到相应的物理层发送端口，以将所述Flit协议发送信息并行发送；以及，
通过物理层接收端口并行接收Flit协议接收信息，并将所接收的Flit协议接收信息传输至数据链路层。
与协议层适配信息交互的数据总线包括AXI总线或PCIe协议层总线，其中，
与协议层适配信息交互的数据总线为AXI总线时，封装得到的Flit协议发送信息包括Flit协议数据信息、Flit协议请求信息和/或Flit协议响应信息；
与协议层适配信息交互的数据总线为PCIe协议层总线时，封装得到的Flit协议发送信息包括Flit协议数据信息；
与数据总线信息交互时，协议层获取数据总线的总线配置信息，以基于所获取的总线配置信息识别所述数据总线的发送信息并封装成相对应的Flit协议发送信息；以及，
将Flit协议接收信息解封装为与所述总线接口适配的协议解封后接收信息。
对Flit协议数据信息，包括Flit Format Control Flit帧头控制信息字段、QoS优先级字段、Data Tran Size Control发送数据长度字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、HomeNID网络节点身份编号字段、DBID字段、Reserved保留字段、BE数据字节使能字段、Data数据净荷字段、DC净荷数据的奇偶校验字段以及User-Defined用户自定义的扩展信息字段；
对Flit协议请求信息，包括Flit Format Control Flit帧头控制信息字段、QoS优先级字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、NID字段、Reserved保留字段、Addr地址字段、ExpCompAck字段、size字段、Retry字段、NS字段、Order字段、Excl字段以及User-Defined用户自定义的扩展信息字段；
对Flit协议响应信息，包括Flit Format Control Flit帧头控制信息字段、RespErr字段、QoS优先级字段、Resp字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、Reserved保留字段、DBID字段以及User-Defined用户自定义的扩展信息字段。
与协议层适配信息交互的数据总线为AXI总线时，对获取数据总线的发送信息，所获取数据总线的发送信息包括AXI总线发送指令信息或AXI总线发送数据信息，其中，
对AXI总线发送指令信息封装时，将AXI总线发送指令信息中地址通道的地址信息(Address)填入Flit协议请求信息内的Addr地址字段；
将AXI总线发送指令信息中地址通道的突发长度信息(burst length)填入Flit协议数据信息内的“Data Tran Size Control发送数据长度字段”字段；
将AXI总线发送指令信息中地址通道的优先级信息(QoS)填入Flit协议请求信息的QoS优先级字段；
将AXI总线发送指令信息中地址通道的请求的主机身份信息(ID)填入Flit协议请求信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的主机身份信息(ID)填入Flit协议响应信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的响应标识信息(Resp)填入Flit协议响应信息的“Resp“字段；
对AXI总线发送数据信息封装时，将AXI总线发送数据信息中数据通道的数据信息(Data)填入Flit协议数据信息的Data数据净荷字段；
将AXI总线发送数据信息中数据通道的字节使能信息(Strobe)填入Flit协议数据信息的BE数据字节使能字段。
所述协议解封后接收信息包括AXI总线接收请求信息、AXI总线接收数据信息和/或AXI总线接收响应信息，其中，
对Flit协议数据信息进行解封装时，将Flit协议数据信息中的Data数据净荷字段写入数据缓存FIFO，同时，将Flit协议数据信息中的Flit帧头控制信息字段写入控制信息FIFO；
当数据缓存FIFO与控制信息FIFO相对应的存储状态不一致时，进行FIFO异常告警。
与协议层适配连接的总线接口为PCIe协议层总线时，对获取数据总线的发送信息，将发送信息中的数据填入Flit协议数据信息内的Data数据净荷字段。
协议层将Flit协议发送信息发送至数据链路层时，利用发送方向发送额度授权流控机制对发送的Flit协议发送信息进行发送额度授权流控，其中，
进行发送额度授权流控时，数据链路层统计接收Flit协议发送信息的FIFO已分配的存储空间以及未分配的存储空间，以确定可发送的数据量额度；
根据所确定可发送的数据量额度，数据链路层控制协议层发送与所确定可发送数据量额度匹配Flit协议发送信息。
协议层接收数据链路层转发的Flit协议接收信息，利用接收方向发送额度授权流控机制对接收的Flit协议接收信息进行接收额度授权流控，其中，
进行接收额度授权流控时，协议层统计接收Flit协议接收信息FIFO已分配的存储空间以及未分配的存储空间，基于已分配的存储空间以及未分配的存储空间确定可接收的数据量额度，根据所确定可接收的数据量额度控制Flit协议接收信息的接收。
将Flit协议发送信息转发至物理层前，在Flit协议发送信息内插入CRC校验字段，并在插入CRC校验字段后写入发送缓存RAM，其中，所述CRC校验字段插入Flit协议数据信息、Flit协议请求信息或Flit协议响应信息相对应的User-Defined用户自定义的扩展信息字段；
发送缓存RAM的存储颗粒为一Flit协议发送信息的长度，并利用空间占用有效标志位对Flit协议发送信息在发送缓存RAM内的存储发送状态进行记录，其中，
当Flit协议发送信息写入发送缓存RAM相应的存储颗粒后，将空间占用有效标志位配置为第一有效标志位值；当Flit协议发送信息从缓存RAM中读出转发给物理层时，将所述缓存RAM的空间占用有效标志位清零；
空间占用有效标志位清零后，释放的发送缓存RAM空间首地址记录在存放一地址信息FIFO中；
当有Flit协议发送信息需要存入缓存RAM时，先读取地址信息FIFO确定待缓存Flit协议发送信息在缓存RAM中的存储地址；
地址FIFO的水位不高时，向协议层授权发送额度；当地址FIFO水位高时，数据链路层停止向协议层额度授权，当数据链路层的地址FIFO即将溢出时，数据链路层向协议层发送流控帧，收到流控帧后，协议层会立即停止Flit协议发送信息。
一Chiplet小芯片向另一Chiplet小芯片发送Flit协议发送信息，其中，
对接收到Flit协议发送信息的Chiplet小芯片，利用数据链路层对所接收的Flit协议发送信息进行CRC校验；
CRC校验正确时，则接收Flit协议发送信息的Chiplet小芯片向发送Flit协议发送信息的Chiplet小芯片返回一接收消息发送确认信息，同时，在接收Flit协议发送信息的Chiplet小芯片内，将所接收的Flit协议接收信息传输至所述Chiplet小芯片内的协议层。
对物理层的物理层发送端口和/或物理层接收端口，配置用于对信号连接状态检测的端口信号连接检测方法，其中，
利用所配置的端口信号连接检测方法对物理层发送端口和/或物理层接收端口相对应的端口信号连接状态检测。
在物理层内，配置信号冗余备份以及异常修复机制，其中，
对物理层发送端口以及物理层接收端口，每32个信号配置一备份信号；根据信号连接检测方法确定存在异常的端口信号时，进行信号冗余备份以及异常修复；
信号冗余备份以及异常修复时，禁用所述异常的端口信号，所述异常端口信号ID之前的端口信号统一前移，所述异常端口信号ID之后的端口信号保持不变。
还包括配置于物理层的信号校准机制，其中，
物理层信号校准时，物理层内的发送方向部产生并发送校准序列，物理层内的接收方向部接收校准序列，并基于所接收的校准序列进行校准判断，以根据校准判断状态对时钟相位校准。
还包括配置于物理层内的远端回环检测和/或近端回环检测；其中，
近端回环检测时，对任一Chiplet小芯片，物理层将数据链路层转发的Flit协议发送信息，经数据链路层以及协议层回转至所述Chiplet小芯片的数据总线，以便所述数据总线对发送的Flit协议发送信息以及回转后接收的Flit协议发送信息比较；
远端回环检测时，一Chiplet小芯片向另一Chip小芯片发送Flit协议发送信息，对接收Flit协议发送信息的Chiplet小芯片，将所接收的Flit协议发送信息回转至发送Flit协议发送信息的Chiplet小芯片的数据总线，以便所述数据总线对所发送的Flit协议发送信息以及经另一Chiplet小芯片回转后接收的Flit协议发送信息比较。
还包括用于自检的接口自检机制，其中，
利用所配置的接口自检机制进行接口自检时，自检数据发生模块产生所需的测试基本数据，所述测试基本数据依次经协议层–>数据链路层–>物理层–>物理层近端环回–>物理层接收–>数据链路层–>协议层后形成自检后测试数据，且所述自检后测试数据回到所述自检数据发生模块；
所述自检数据发生模块将接收的自检后测试数据与自检期望数据比较，以对自检状态进行判定。
一种适用于Chiplet小芯片互联的互联方法，提供至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述的高速接口互联。
一种适用于Chiplet小芯片互联的互联系统，包括至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述的高速接口互联。
本发明的优点：
利用协议层与数据总线配合，以能兼容多种数据总线，物理层采用并行方式进行信息收发，与AXI总线相比，可提供更高的总线带宽密度，相对PCIe这类高速串行总线物理层设计不需要接收时钟恢复、符号同步等操作，简化了物理层设计，降低功耗也降低成本。
将发送信息封装成相对应的Flit协议发送信息，以采用Flit协议方式进行信息收发，使得物理层的物理层发送端口、物理层接收端口内端口线的数量可远少于AXI总线信号线的数量。基于物理层的信号检测机制等检测，相对AXI总线，提高了3D封装的互联可靠性。
附图说明
图1为本发明互联接口一种实施例的架构图。
图2为本发明数据链路层一种实施例的架构图。
图3为本发明物理层的一种实施例的架构图。
图4为本发明Flit协议发送请求信息的一种实施例示意图。
图5为本发明Flit协议发送响应信息的一种实施例示意图。
图6为本发明Flit协议发送信息的一种实施例示意图。
图7为本发明互联时物理层信号连接的一种实施例示意图。
图8为本发明互联时存在一根信号异常的一种实施例示意图。
图9为本发明互联时存在两根信号异常的一种实施例示意图。
图10为本发明进行自检时状态机的一种实施例示意图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了能有效适配Chiplet小芯片互联时的数据交互，提高数据交互的可靠性，本发明适用于Chiplet小芯片互联的高速接口，用于三维封装内位于不同层级Chiplet小芯片间的互联，其中的一个实施例中，包括：
协议层，用于适配与所对应连接Chiplet小芯片内数据总线的信息交互，其中，所适配对应连接的数据总线进行信息发送时，将所获取数据总线的发送信息封装成相对应的Flit协议发送信息；
所适配对应连接的数据总线进行信息接收时，将一Flit协议接收信息解封装为适配所述数据总线的协议解封后接收信息；
数据链路层，与所述协议层适配连接，用于将Flit协议发送信息转发至物理层，以及用于将物理层传输的Flit协议接收信息转发至协议层；
物理层，与数据链路层适配连接，其中，将数据链路层转发的Flit协议发送信息映射到相应的物理层发送端口，以将所述Flit协议发送信息并行发送；以及，
通过物理层接收端口并行接收Flit协议接收信息，并将所接收的Flit协议接收信息传输至数据链路层。
对于三维封装以及三维封装内不同层级的Chiplet小芯片，所述三维封装形式以及Chiplet小芯片在三维封装内的分布层级均可根据需要选择，以能满足实际的应用需求为准。Chiplet小芯片在三维封装内位于不同层级，具体是指Chiplet小芯片在三维封装内堆叠封装的高度位置不同，且所述高度位置不同的Chiplet小芯片间需要互联。具体实施时，对三维封装内不同层级的Chiplet小芯片，均适配连接一所述高速接口，两个高速接口互联后，不同层级的Chiplet小芯片即实现基于所述高速接口的互联。
Chiplet小芯片的具体类型以及在三维封装内的功能可以根据实际的应用场景确定，Chiplet小芯片内一般具有用于数据交互的数据总线，数据总线的类型与所述Chiplet小芯片实际的应用场景相关，具体可以根据需要选择。本发明的一种实施例中，用于互联的高速接口包括协议层、数据链路层以及物理层，其中，协议层、数据链路层以及物理层间依次连接。
不同层级的Chiplet小芯片基于高速接口互联时，具体是指一Chiplet小芯片适配连接高速接口的物理层与另一Chiplet小芯片适配连接高速接口的物理层正对准连接，所述物理层的适配连接，具体可为利用凸点(bump)的对应连接形式，适配连接的具体形式可根据实际需要选择，以能满足实际的三维封装以及不同层级间Chiplet小芯片对应连接的需求为准。
本发明的一种实施例中，利用协议层适配所对应连接Chiplet小芯片内数据总线的信息交互，所述信息交互具体是指当前Chiplet小芯片内数据总线向另一Chiplet小芯片发送信息，或者，当前Chiplet小芯片内的数据总线接收另一Chiplet小芯片发送的信息。当前Chiplet小芯片内的数据总线向另一Chip小芯片发送信息时，协议层获取当前Chiplet小芯片发送的信息，并封装成Flit协议发送信息；当前Chiplet小芯片接收另一Chiplet小芯片发送的消息时，则当前Chiplet小芯片接收的信息为Flit协议接收信息，因此，一Chiplet小芯片发送的Flit协议发送信息，对另一互联的Chiplet小芯片而言，即为Flit协议接收信息。
利用高速接口互联且信息交互时，以Flit协议的形式进行信息交互，利用Flit协议进行信息交互可兼容现有不同的数据总线，能提高数据交互的可靠性。
对协议层封装的Flit协议发送信息，数据链路层将所述Flit协议发送信息转发至物理层，和/或，将物理层的Flit协议接收信息转发至协议层，由上述说明可知，数据链路层将Flit协议接收信息转发至协议层后，由协议层进行解封装处理。
为了能实现Chiplet小芯片间的互联，物理层包括物理层发送端口以及物理层接收端口，其中，一物理层的物理层发送端口与另一物理层的物理层接收端口对应适配连接。对数据链路层转发的Flit协议发送信息，物理层能将所述Flit协议发送信息映射到物理层发送端口，映射到物理层发送端口的Flit协议发送信息以并行方式发送至另一Chiplet小芯片内物理层的物理层接收端端口。
同理，对当前Chiplet小芯片，在接收Flit协议接收信息时，通过当前Chiplet小芯片物理层的物理层接收端口并行接收所述Flit协议接收信息，物理层接收端口并行接收的Flit协议接收信息经数据链路层转发至协议层，并最终加载至数据总线，完成信息的收发交互。物理层的物理层发送端口以及物理层接收端口采用并行方式时，能简化物理层的结构，提高信息交互的效率。
本发明的一种实施例中，与协议层适配信息交互的数据总线包括AXI总线或PCIe协议层总线，其中，
与协议层适配信息交互的数据总线为AXI总线时，封装得到的Flit协议发送信息包括Flit协议数据信息、Flit协议请求信息和/或Flit协议响应信息；
与协议层适配信息交互的数据总线为PCIe协议层总线时，封装得到的Flit协议发送信息包括Flit协议数据信息；
与数据总线信息交互时，协议层获取数据总线的总线配置信息，以识别所述数据总线的发送信息并封装成相对应的Flit协议发送信息；以及，
将Flit协议接收信息解封装为与所述总线接口适配的协议解封后接收信息。
具体实施时，与协议层适配信息交互的数据总线为AXI总线、PCIe协议层总线中的一种，当然，还可以为其他常用的数据总线形式，如还可以为以太网XGMII总线，具体可以满足Chiplet小芯片实际的应用场景选择确定。对以太网XGMII总线，具体封装的要求可以参考PCIe协议层总线的方式。
根据AXI总线、PCIe协议层总线的特性可知，与协议层适配信息交互的数据总线为AXI总线时，封装得到的Flit协议发送信息包括Flit协议数据信息、Flit协议请求信息和/或Flit协议响应信息；与协议层适配信息交互的数据总线为PCIe协议层总线时，封装得到的Flit协议发送信息包括Flit协议数据信息。即对于以太网XGMII总线，封装得到的Flit协议发送信息也为Flit协议数据信息。
对一确定的Chiplet小芯片，所述Chiplet小芯片内数据总线的类型可随之确定。工作时，可根据数据总线的总线配置信息确定数据总线的类型，根据所确定的数据总线类型，可识别所述数据总线的发送信息，并根据数据总线的类型以及发送信息的具体情况，能封装成相对应的Flit协议发送信息。
下面针对数据总线的具体类型，以及封装成相对应的Flit协议发送信息的情况进行详细说明。
如图4所示，示出了Flit协议请求信息的一种实施情况，其中，对Flit协议请求信息，包括Flit Format Control帧头控制信息字段、QoS优先级字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、NID字段、Reserved保留字段、Addr地址字段、ExpCompAck字段、size字段、Retry字段、NS字段、Order字段、Excl字段以及User-Defined用户自定义的扩展信息字段。
对Flit协议请求信息，Flit Format Control帧头控制信息字段为对请求指令封装时的格式控制字，一般由系统处理器(CPU)配置。QoS优先级字段，为AXI总线中对请求指令封装时地址通道的QoS信号填入此字段。Opcode操作码字段，对请求指令封装时，标识为读请求还是写请求，其中，0为读请求，1为写请求；其它值时，可作为功能扩展备用。
TxnID发送Flit编号字段：为发送端用户ID，对请求指令封装时，AXI地址通道的ID信号填入此字段。SrcID源地址字段：为源端设备ID，功能扩展备用。TgtID目的地址编号字段：为目的端用户ID，功能扩展备用。
Retry字段：为支持Flit帧重发控制字，其中，1为支持重发。Addr地址字段：为对请求指令封装时，AXI地址通道的Address信号填入此字段。ExpCompACK：为功能扩展备用。NID字段为功能扩展备用。
Size字段：为数据总线字节长度信息；为对请求指令封装时，AXI地址通道的burstsize信号填入此字段。Order字段：为功能扩展备用。Excl字段：为地址独占访问信息，对请求指令封装时，AXI地址通道的Lock信号填入此字段。
DBID字段：为功能扩展备用。User-Defined用户自定义的扩展信息字段：用户自定以信息，功能扩展备用。
具体地，Flit协议请求信息对应为数据总线发送信息为请求指令对应的封装，即通过Flit协议请求信息能实现与数据总线发送请求指令的对应。图4中示出Flit协议请求信息的实施例中，Flit协议请求信息的长度为224比特(bit)。
对图4中示出的Flit协议请求信息，224比特包括七拍(beat)，每拍包括32比特，图4中的七拍从上之下依次排布，即第一拍位于最上层，第七拍位于最下层。其中，
第一拍内，第31位～第24位为Flit Format Control Flit帧头控制信息字段，第23位～第20位为QoS优先级字段，第19位～第12位为Opcode操作码字段，第11位～第0位为TxnID发送Flit编号字段。
第二拍内，第0位～第7位为NID字段的第一部分(part1)，第8位～第19位为TgtID目的地址编号字段，第20位～第31位为SrcID源地址字段。
第三拍内，第0位～第27位为Reserved保留字段，第28位～第31位为NID字段的第二部分(part2)。
第四拍内，第0位～第2位为size字段，第3位～第4位为ExpCompAck字段，第5位～第31位为Addr地址字段。
第五拍内，第0～第2位为Reserved保留字段，第3位～第4位为Excl字段，第5位～27位为Addr地址字段，第28位为Order字段，第29位～第30位为NS字段，第31位为Retry字段。
第六拍内，第0位～第31位为Reserved保留字段。第七拍内，第0位～第31位为User-Defined用户自定义的扩展信息字段。
由上述说明可知，对于Addr地址字段，包括52位，其中，0～27位位于第四拍内，27～51位位于第五拍内。
如图5所示，示出了Flit协议响应信息的一种实施情况，其中，对Flit协议响应信息，包括Flit Format Control Flit帧头控制信息字段、RespErr字段、QoS优先级字段、Resp字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、Reserved保留字段、DBID字段以及User-Defined用户自定义的扩展信息字段。
具体地，Flit协议响应信息对应为数据总线发送信息为响应指令对应的封装，即通过Flit协议响应信息能实现与数据总线发送响应指令的对应。图5中示出Flit协议响应信息的实施例中，Flit协议响应信息的长度为128比特(bit)。
本发明的一种实施例中，RESP：为对响应指令封装时，AXI写响应通道和读数据通道的RESP信号填入此字段。具体实施时，对响应指令封装时，响应指令与Flit协议响应信息对应的情况，可以参考上述Flit协议请求信息相应字段的含义说明，此处不再赘述。
对图5中示出的Flit协议响应信息，128比特包括四拍(beat)，每拍包括32比特，图5中的四拍从上之下依次排布，即第一拍位于最上层，第七拍位于最下层。其中，
第一拍内，第31位～第26位为Flit Format Control Flit帧头控制信息字段，第25位～第24位为ResPErr字段，第23位～第20位为QoS优先级字段，第19位～第17位为Resp字段，第16位～第12位为Opcode操作码字段，第11位～第0位为TxnID发送Flit编号字段。
第二拍内，第0位～第7位为Reserved保留字段，第8位～第19位为TgtID目的地址编号字段，第20位～第31位为SrcID源地址字段。
第三拍内，第0位～第11位为DBID字段，第12位～第19位为一Reserved保留字段，第20位～第23位为一Reserved保留字段，第24位～第27位为一Reserved保留字段，第28位～第31位为一Reserved保留字段。
第四拍内，第0位～第31位为User-Defined用户自定义的扩展信息字段。
如图6所示，示出了Flit协议数据信息的一种实施情况，其中，对Flit协议数据信息，包括Flit Format Control Flit帧头控制信息字段、QoS优先级字段、Data Tran SizeControl发送数据长度字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、HomeNID网络节点身份编号字段、DBID字段、Reserved保留字段、BE数据字节使能字段、Data数据净荷字段、DC净荷数据的奇偶校验字段以及User-Defined用户自定义的扩展信息字段。
具体地，Flit协议数据信息对应为数据总线发送信息为数据对应的封装，即通过Flit协议数据信息能实现与数据总线发送数据的对应。图6中示出Flit协议请求信息的实施例中，Flit协议数据信息的长度为800比特(bit)。
本发明的一种实施例中，User-Defined用户自定义的扩展信息字段：用户自定以信息，功能扩展备用。对AXI总线的数据封装时，AXI数据通道的User信号也可以填入此字段。Data数据净荷字段：为AXI写数据通道和读数据通道的数据填入此区域。BE数据字节使能字段：为字节使能信息，AXI数据通道的Strobe信号填入此字段。DC净荷数据的奇偶校验字段：为Flit协议数据信息中的Data奇偶校验信息。Data Tran Size Control发送数据长度字段，为
Flit协议数据信息中，Flit Format Control Flit帧头控制信息字段等字段的含义，可以参考上述Flit协议请求信息的字段含义说明，具体与AXI总线的数据信息对应关系，此处不再一一举例说明。
对图6中示出的Flit协议数据信息，800比特包括二十五拍(beat)，每拍包括32比特，图6中的二十五拍从上之下依次排布，即第一拍位于最上层，第二十五拍位于最下层。其中，
第一拍内，第31位～第24位为Flit Format Control Flit帧头控制信息字段，第23位～第20位为QoS优先级字段，第19位～第16位为Data Tran Size Control发送数据长度字段，第15位12位为Opcode操作码字段，第11位～第0位为TxnID发送Flit编号字段。
第二拍内，第0位～第7位为HomeNID网络节点身份编号字段的第一部分(part1)，第8位～第19位为TgtID目的地址编号字段，第20位～第31位为SrcID源地址字段。
第三拍内，第0位～第11位为Reserved保留字段，第12位～第23位为DBID字段，第24位～第31位为HomeNID网络节点身份编号字段的第二部分(part2)。
第四拍内，第0位～第31位Reserved保留字段。
第五拍内，第0位～第7位为一BE数据字节使能字段，第8位～第15位为一BE数据字节使能字段，第16位～第23位为一BE数据字节使能字段，第24位～第31位为一BE数据字节使能字段。
第六拍内～第十三拍内，第0位～第31位均为Data数据净荷字段。
第十四拍内，第0位～第7位为一DC净荷数据的奇偶校验字段，第8位～第15位为一DC净荷数据的奇偶校验字段，第16位～第23位为一DC净荷数据的奇偶校验字段，第24位～第31位为一DC净荷数据的奇偶校验字段。
第十五拍内，第0位～第7位为一BE数据字节使能字段，第8位～第15位为一BE数据字节使能字段，第16位～第23位为一BE数据字节使能字段，第24位～第31位为一BE数据字节使能字段。
第十六拍～第二十三拍内，第0位～第31位均为Data数据净荷净荷字段。
第二十四拍内，第0位～第7位为一DC净荷数据的奇偶校验字段，第8位～第15位为一DC净荷数据的奇偶校验字段，第16位～第23位为一DC净荷数据的奇偶校验字段，第24位～第31位为一DC净荷数据的奇偶校验字段。
第二十五拍内，第0位～第31位为User-Defined用户自定义的扩展信息字段。
由上述说明可知，对于Data数据净荷字段，包括512位，HomeNID网络节点身份编号字段分别位于第二拍以及第三拍内。
本发明的一种实施例中，与协议层适配信息交互的数据总线为AXI总线时，对获取数据总线的发送信息，所获取数据总线的发送信息包括AXI总线发送指令信息或AXI总线发送数据信息，其中，
对AXI总线发送指令信息封装时，将AXI总线发送指令信息中地址通道的地址信息(Address)填入Flit协议请求信息内的Addr地址字段；
将AXI总线发送指令信息中地址通道的突发长度信息(burst length)填入Flit协议数据信息内的“Data Tran Size Control发送数据长度字段”字段；
将AXI总线发送指令信息中地址通道的优先级信息(QoS)填入Flit协议请求信息的QoS优先级字段；
将AXI总线发送指令信息中地址通道的请求的主机身份信息(ID)填入Flit协议请求信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的主机身份信息(ID)填入Flit协议响应信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的响应标识信息(Resp)填入Flit协议响应信息的“Resp“字段；
对AXI总线发送数据信息封装时，将AXI总线发送数据信息中数据通道的数据信息(Data)填入Flit协议数据信息的Data数据净荷字段；
将AXI总线发送数据信息中数据通道的字节使能信息(Strobe)填入Flit协议数据信息的BE数据字节使能字段。
对AXI总线，在信息交互时，包括五个通道，所述五个通道分别位：写地址、写数据、写应答、读地址以及读数据。因此，AXI总线发送指令信息包括写地址、读地址以及写应答，其中，写地址、读地址对应请求，写应答对应响应；AXI总线数据指令，包括写数据以及读数据。为了能与AXI总线适配，利用AXI总线接口进行信息交互时，AXI总线接口一般需要包括上千根信号线。
为了减少信号线的数量，满足三维封装中不同层级Chiplet小芯片互联的需求，将AXI总线发送指令信息以及AXI总线发送数据信息相对应的低频控制信号封装到Flit协议发送信息内，由于物理层采用并行方式收发数据，从而三维封装内不同层级的Chiplet小芯片通过Flit协议发送信息进行信息交互时，可以有效减少物理层的物理层发送端口以及物理层接收端口相应信号线的数量，即与现有AXI总线接口相比，能有效减少互联时信号线的数量。
本发明的一种实施例中，与协议层适配连接的总线接口为PCIe协议层总线时，对获取数据总线的发送信息，将发送信息中的数据填入Flit协议数据信息内的Data数据净荷字段。
由PCIe协议层总线特性可知，在封装成Flit协议发送信息时，只需要将发送信息中的数据填入Flit协议数据信息内的Data数据净荷字段，即对PCIe协议层总线不会产生Flit协议响应信息以及Flit协议请求信息。
本发明的一种实施例中，所述协议解封后接收信息包括AXI总线接收请求信息、AXI总线接收数据信息和/或AXI总线接收响应信息，其中，
对Flit协议数据信息进行解封装时，将Flit协议数据信息中的Data数据净荷字段写入数据缓存FIFO，同时，将Flit协议数据信息中的Flit帧头控制信息字段写入控制信息FIFO；
当数据缓存FIFO与控制信息FIFO相对应的存储状态不一致时，进行FIFO异常告警。
解封装，具体位将Flit协议接收信息处理成适于数据总线处理的协议信息，因此，在数据总线的类型确定后，根据封装成Flit协议接收信息的过程，能解封装成相对应的协议解封后接收信息。可采用本技术领域常用的手段确定数据缓存FIFO与控制信息FIFO相对应的存储状态，具体手段以能有效判断数据缓存FIFO与控制信息FIFO相对应的存储状态为准。
具体实施时，对AXI总线而言，解封装后，协议解封后接收信息包括AXI总线接收请求信息、AXI总线接收数据信息和/或AXI总线接收响应信息。
将Flit协议数据信息进行解封装为AXI总线接收数据信息时，将Flit协议数据信息中的Data数据净荷字段写入数据缓存FIFO，同时，将Flit协议数据信息中的Flit帧头控制信息字段写入控制信息FIFO；具体地，Flit帧头控制信息字段为除Data数据净荷字段外的其他字段。
对于PCIe协议层总线，将Flit协议接收信息解封装时，将Flit协议数据信息中净荷区的数据写入数据缓存FIFO即可。
图1中示出了协议层的一种具体实施形式，协议层包括封装模块以及解封装模块；其中，
封装模块包括协议层接收接口、协议层指令缓存、协议层数据缓存、指令封装模块以及数据封装模块，其中，通过协议层接收接口与数据总线适配连接，以获取数据总线待发送的信息，当待发送的信息为指令信息时，则将获取的指令信息写入指令缓存，当待发送的信息为数据信息时，则将获取的数据信息写入数据缓存。指令缓存、数据缓存为FIFO。
对数据信息，写入数据缓存FIFO后，当数据缓存FIFO不空时，数据封装模块读出数据信息的数据写入Flit协议数据信息的Data数据净荷字段，同时，将净荷长度、数据类型、帧序号等信息填入帧头控制区，所述帧头控制区为Flit协议数据信息内除数据净荷字段外的其他对应字段。即数据封装模块能实现对数据信息的封装，以得到Flit协议数据信息。具体实施时，采用异步FIFO时，可通过缓存数据实现速率适配，且从时序设计角度完成跨异步时钟域处理。
当数据总线为AXI总线时，需通过指令封装模块能实现对指令信息的封装，以得到Flit协议请求信息或Flit协议响应信息，具体封装原理可以参考上述说明。
解封装模块包括协议层发送接口、指令解封装模块、数据解封装模块、解封装请求缓存、解封装响应缓存以及解封装数据缓存，其中，通过协议层发送接口与数据总线适配连接，以将解封装后的协议解封后接收信息加载至数据总线。
对AXI总线，指令解封装模块能将Flit协议接收信息解封装为AXI总线接收请求信息或AXI总线接收响应信息；数据解封装模块将Flit协议接收信息解封装位AXI总线接收数据信息。当为PCIe协议层总线时，则只需数据解封装模块对Flit协议接收信息解封装为相对应的数据信息。
对AXI总线，解封装后，AXI总线接收请求信息写入解封装请求缓存，AXI总线接收响应信息写入解封装响应缓存；AXI总线接收数据信息写入解封装数据缓存。对PCIe协议层总线，解封装得到的数据信息也写入解封装数据缓存。解封装请求缓存、解封装响应缓存以及解封装数据缓存均为FIFO缓存。
上述说明中，数据缓存FIFO即为解封装数据缓存，控制信息FIFO即为解封装请求缓存。
本发明的一种实施例中，协议层将Flit协议发送信息发送至数据链路层时，利用发送方向发送额度授权流控机制对发送的Flit协议发送信息进行发送额度授权流控，其中，
进行发送额度授权流控时，数据链路层统计接收Flit协议发送信息的FIFO已分配的存储空间以及未分配的存储空间，基于已分配的存储空间以及未分配的存储空间确定可发送的数据量额度；
协议层基于统计数据链路层分配的可发送额度确定当前允许发送的Flit帧数量。
具体实施时，Flit帧，即为上述提到的Flit协议数据信息、Flit协议请求信息和/或Flit协议响应信息中的一个或多个。图1中所示的实施情况中，协议层内的发送额度统计模块统计当前允许发送的Flit帧数量。
图1和图2中示出了数据链路层的一种具体实施情况，以及与协议层的配合，其中，数据链路层包括与封装模块适配的链路发送模块以及与解封装模块适配的链路接收模块。
对链路发送模块，包括发送调度模块、链路发送指令缓存、链路发送数据缓存以及链路发送额度判决。指令封装模块封装后的Flit协议请求信息或Flit协议响应信息能由链路发送指令缓存进行所需的缓存，数据封装模块封装后的Flit协议数据信息能由链路发送数据缓存进行所需的缓存，链路发送指令缓存以及链路发送数据缓存均为FIFO。
发送调度模块通过链路发送额度判决模块与封装模块内的协议层发送额度统计模块连接，通过发送调度模块、发送额度判决模块与协议层发送额度统计模块配合，以实现发送方向发送额度授权流控。
对链路接收模块，包括链路层接收模块、链路发送额度统计模块以及链路接收数据缓存，其中，物理层转发的Flit协议接收信息由链路接收数据缓存进行所需的缓存，利用链路层接收模块与解封装模块内的命令解封装模块以及数据解封装模块适配连接，即根据Flit协议接收信息的类型，利用命令解封装模块或数据解封装模块进行所需的解封装。
链路层接收模块通过链路发送额度统计模块与解封装模块内的协议层发送额度判决模块适配连接，通过链路层接收模块、链路发送额度统计模块以及协议层发送额度判决模块配合，以实现接收方向的额度授权流控。
由上述说明可知，发送方向发送额度授权流控，即为封装模块向链路发送模块发送控制；接收方向发送额度授权流控，即为链路接收模块向解封装模块发送的控制。
基于图1和图2中所示协议层与数据链路层的实施例，链路发送模块内，缓冲区的总容量可以存储32个Flit协议发送信息。因此，对Flit协议请求信息缓存时，链路发送指令缓存的大小为32*244比特；对Flit协议响应信息缓存时，链路发送指令缓存的大小为32*128比特；对Flit协议数据信息缓存时，链路发送数据缓存的大小为32*800比特。
协议层的封装模块向数据链路层的链路发送模块发送Flit协议发送信息时，能根据Flit协议发送信息的具体类型进行统计，并将所统计的结果传输至发送调度模块。由于发送调度模块已知响应缓存的大小，从而可根据统计信息确定FIFO已分配的存储空间以及未分配的存储空间，此时，根据Flit协议发送信息的类型即可确定可发送的数据量额度。具体工作时，根据所确定可发送的数据量额度，数据链路层控制协议层发送与所确定可发送数据量额度匹配Flit协议发送信息。
同理，协议层接收数据链路层转发的Flit协议接收信息，利用接收方向发送额度授权流控机制对接收的Flit协议接收信息进行接收额度授权流控，其中，
进行接收额度授权流控时，协议层统计接收Flit协议接收信息FIFO已分配的存储空间以及未分配的存储空间，基于已分配的存储空间以及未分配的存储空间确定可接收的数据量额度，根据所确定可接收的数据量额度控制Flit协议接收信息的接收。
本发明的一种实施例中，在协议层内，解封装请求缓存、解封装响应缓存以及解封装数据缓存相应的大小均已知，因此，基于上述发送方向发送额度授权流控，可得到接收方向发送额度授权流控机制的具体实施情况，具体地，通过链路层接收模块统计协议层分配的可发送额度确定当前允许发送的Flit协议接收信息的数量，具体可以参考上述说明，此处不再一一举例说明。
本发明的一种实施例中，将Flit协议发送信息转发至物理层前，在Flit协议发送信息内插入CRC校验字段，并在插入CRC校验字段后写入发送缓存RAM，其中，所述CRC校验字段插入Flit协议数据信息、Flit协议请求信息或Flit协议响应信息相对应的User-Defined用户自定义的扩展信息字段；
发送缓存RAM的存储颗粒为一Flit协议发送信息的长度，并利用空间占用有效标志位对Flit协议发送信息在发送缓存RAM内的存储发送状态进行记录，其中，
当Flit协议发送信息写入发送缓存RAM相应的存储颗粒后，将空间占用有效标志位配置为第一有效标志位值；当Flit协议发送信息从缓存RAM中读出转发给物理层时，将所述缓存RAM的空间占用有效标志位清零；
空间占用有效标志位清零后，释放的发送缓存RAM空间地址首地址记录在一地址信息FIFO中；
当有Flit协议发送信息需要存入缓存RAM时，先读取地址信息FIFO确定待缓存Flit协议发送信息在缓存RAM中的存储地址；
地址FIFO的水位不高时，向协议层授权发送额度；当地址FIFO水位高时，数据链路层停止向协议层额度授权，当数据链路层的地址FIFO即将溢出时，数据链路层向协议层发送流控帧，收到流控帧后，协议层会立即停止Flit协议发送信息。
为了提高数据交互的可靠性，对Flit协议发送信息进行CRC校验。由上述说明可知，封装成Flit协议发送信息时，未有所需的CRC校验字段，因此，需在数据链路层插入所需的CRC校验字段。本发明的一种实施例中，先将CRC校验字段插入Flit协议发送信息，然后再写入发送缓存RAM内，以便物理层读取发送调度模块内的发送缓存RAM。
由上述说明可知，根据数据总线类型的不同，Flit协议发送信息也存在不同的类型，但在插入CRC校验字段时，需插入Flit协议数据信息、Flit协议请求信息或Flit协议响应信息相对应的User-Defined用户自定义的扩展信息字段，User-Defined用户自定义的扩展信息字段的具体情况可以参考上述说明。
第一有效标志值可以为1，当然，第一有效标志值还可以配置成其他所需的数值，以能满足实际的需求为准。具体实施时，利用发送调度模块对空间占用有效标志位进行配置或赋值。
对两个交互的Chiplet小芯片，一Chiplet小芯片作为当前Chiplet小芯片，另一小芯片作为接收Chiplet小芯片。当前Chiplet小芯片发送Flit协议发送信息，接收Chiplet小芯片在接收到当前Chiplet小芯片所发送的Flit协议发送信息后，利用数据链路层对所接收的Flit协议发送信息进行CRC校验；
CRC校验正确时，则接收Flit协议发送信息的Chiplet小芯片向发送Flit协议发送信息的Chiplet小芯片返回一接收消息发送确认信息，同时，在接收Flit协议发送信息的Chiplet小芯片内，将所接收的Flit协议接收信息传输至所述Chiplet小芯片内的协议层。
为了进行CRC校验，在链路接收模块内，还包括CRC校验模块。对接收Chiplet小芯片，对当前Chiplet小芯片发送的一Flit协议发送信息，经物理层接收后变为Flit协议接收信息，物理层接收的Flit协议接收信息写入链路接收模块内的链路接收缓存FIFO。对写入链路接收缓存FIFO的Flit协议接收信息利用CRC校验模块进行CRC校验，进行CRC校验的方式以及过程均可与现有相一致。
具体实施时，地址FIFO水位不高，具体是指再新写入一个地址时，不会让地址FIFO发生溢出；地址FIFO水位高时，即是指再新写入一个地址时，地址FIFO会发生溢出。通过流控帧，停止协议层的发送状态，无论此时是否有数据量额度。
此外，在链路接收模块内，还可以包括回告产生模块，利用回告产生模块可向链路发送模块内发生一回告产生信息，通过所述回告产生信息，可以实现链路接收模块与链路发送模块之间的信息确认。
本发明的一种实施例中，对物理层的物理层发送端口和/或物理层接收端口，配置用于对信号连接状态检测的端口信号连接检测方法，其中，
利用所配置的端口信号连接检测方法对物理层发送端口和/或物理层接收端口相对应的端口信号连接状态检测。
对两个交互的Chiplet小芯片，由上述说明可知，需要通过接口内的物理层进行适配连接。在信号连接检测时，可以在每个物理层发送端口加载一测试信号，通过与物理层发送端口适配的物理层接收端口接收状态，判定当前物理层发送端口或对应物理层接收端口的信号连接状态。当然，也可以采用其他方式实现对端口信号连接检测，具体检测方式可以根据需要选择，以能满足实际检测的需求为准。
本发明的一种实施例中，在物理层内，配置信号冗余备份以及异常修复机制，其中，
对物理层发送端口以及物理层接收端口，每32个信号配置一备份信号；根据信号连接检测方法确定存在异常的端口信号时，进行信号冗余备份以及异常修复；
信号冗余备份以及异常修复时，禁用所述异常的端口信号，所述异常端口信号ID之前的端口信号统一前移，所述异常端口信号ID之后的端口信号保持不变。
图7、图8、图9示出了两个Chiplet小芯片之间对应物理层连接配合的一种示意图，图7～图9中，Transmit Channel in Die A作为发送Flit协议发送消息的当前Chiplet小芯片，Transmit Channel in Die B作为接收Chiplet小芯片。
图中，D_l(data logical lane)为数据逻辑端口；D_p(data physical lane)为数据物理端口，V_l(valid logical lane)为有效逻辑端口，V_p(valid physical lane)为有效物理端口，C_l(credit logical lane)为逻辑授权端口，C_p(credit physical lane)为物理授权端口，R_p(redundant physical lane)为冗余端口。
当前Chiplet小芯片向接收Chiplet发送Flit协议发送信息时，物理层内的发送通道(Transmit Channel)中，Flit协议发送信息由逻辑端口(数据逻辑端口D_l、有效逻辑端口V_l以及逻辑授权端口)至物理端口(数据物理端口D_p、有效物理端口V_p以及物理授权端口C_p)；在接收通道(Receive Channel)中，Flit协议接收信号由物理端口(physical)至相对应的逻辑端口(logical)。
图7～图9中，每个通道的数据物理端口包括32条数据物理端口D_p以及2条冗余端口R_p，2条冗余端口R_p位于32条数据物理端口D_p的两侧，即为R_p0与R_p1，32条数据物理端口分别为D_p0～D_p31。
图7为当利用端口信号连接检测方法进行端口信号连接状态检测，判定未存在数物理端口D_p存在信号连接错误时，相对应的信息收发的示意图。
当利用端口信号连接检测方法进行端口信号连接状态检测，判定存在一个数物理端口D_p存在信号连接错误时，在当前Chiplet小芯片的物理层，将信号由高位向低位移位，低位的冗余端口R_p补位；接收Chiplet小芯片将信号由低位向高位移回，如图8所示。
当判定存在两个数物理端口D_p存在信号连接错误时，在当前Chiplet小芯片的物理层，将信号由较高位向高位方向移位，较低位向低位移位，冗余端口R_p分别进行补位，接收Chiplet小芯片将信号移回，如图9所示。
此外，每个发送接收通道设置了1条有效逻辑端口V_l及其1条冗余端口，即图中的有效物理端口V_p与物理授权端口C_p之间的R_p0。接收Chiplet小芯片内接收通道的，设置了1条物理授权端口C_p，与所在接收通道的有效物理端口V_p共用冗余端口R_p0。当检测到信号连接错误时，用冗余端口替补故障的物理端口即可。
本发明的一种实施例中，还包括配置于物理层的信号校准机制，其中，
物理层信号校准时，物理层内物理层发送端口所在的物理发送模块产生并发送校准序列，物理层内物理层接收端口所在的物理接收模块接收校准序列，并基于所接收的校准序列进行校准判断，以根据校准判断状态实现时钟相位的校准。
具体实施时，校准时，物理发送模块发送校准序列，物理接收模块将接收序列处理后与期望值通过异或操作进行比较，判定时钟相位需要提前和推后实现校准；其中，所述处理具体是指从接收数据流中定位出校准序列的起始位置，具体可采用现有常用的技术手段实现所需的处理，具体以能满足所需的处理目的为准。
对发送的校准序列，下表给出了一种具体实施例，具体如下表所示。当然，在具体实施时，校准序列还可以根据实际需要选择，以能满足实际的校准为准。
表1
Figure BDA0003871362980000181
如图1和图3所示，示出了物理层的一种具体实施例，以及物理层与数据链路层配合的示意图，其中，物理层包括物理发送模块、物理接收模块以及适配接口换回模块。
对物理发送模块，包括物理层发送处理模块、物理发送数据缓存、物理层发送端口以及物理发送接口缓存，其中，链路发送模块内发送调度模块处理后的Flit协议发送信息写入物理发送数据缓存，物理层发送处理模块读取物理发送数据缓存并写入发送接口缓存，以便映射到物理层发送端口。
对物理接收模块，包括物理层接收处理模块、物理层转发数据缓存、物理层接收端口以及物理层接收缓存，其中，物理层接收端口接收到的Flit协议接收信息写入物理层接收缓存，物理层接收处理模块读取写入物理层转发数据缓存，以便转发至链路结束模块内的链路接收数据缓存。
图3中，物理层发送处理模块包括物理层端口发映射模块、扰码模块、多路选择器MUX1、测试序列产生模块以及多路选择器MUX2，其中，物理层端口发映射模块通过扰码模块与多路选择器MUX1的一选择端连接，测试序列产生模块与多路选择器MUX2的另一选择端连接，多路选择器MUX1的输出端与多路选择器MUX3的一选择端连接。具体实施时，在多路选择器MUX3的输出方向上设置物理层发送端口，物理层发送端口内包括若干端口线。
物理层接收处理模块包括物理层端口接映射模块、解扰码模块、测试序列校验模块以及多路选择器MUX2。在多路选择器MUX2的一输入端的接收方向上设置物理层接收端口，物理层接收端口内包括若干端口线。
物理层接收端口、物理层发送端口内相应端口线的分布以能实现所需的并行收发为准。
具体实施时，物理层端口发映射模块、扰码模块、测试序列产生模块、解扰码模块、物理层端口接映射模块均可采用现有常用的形式，具体可以根据需要选择，以能满足物理层的收发为准。
物理发送模块的工作流程为：接收数据链路层的Flit协议发送信息，经物理层端口发映射模块映射，并在映射后经过扰码，并串转换后再经过异步时钟域转换FIFO后，最终发送到物理层发送端口，物理层发送端口的多个通道形成并行发送的形式。
物理接收模块的处理流程为：物理层接收端口接收的Flit协议接收信息，先经过异步FIFO做异步时钟域处理，之后依次完成串并转换、解扰码、解映射，直至到数据链路层的链路接收模块。
具体实施时，交互校准序列可以由通过寄存器接口配置，校准时，配置一Chiplet小芯片向另一互联的Chiplet小芯片发送交互校准序列，此时，处于接收状态的Chiplet小芯片内预存储所述交互校准序列。
如果从发送到接收的传输过程中没有误码，则接收的交互校准序列和预先存储的交互校准序列相一致。将接收的交互交互校准序列和预先存储的交互校准序列进行异或，结果为0说明正确，结果不为0说明错误，这时可以调整发送时钟和数据的相位后再次测试。
具体工作时，对发送交互校准性序列的Chiplet小芯片，在发送时，在时钟信号上加入一些缓冲器调整时钟的时延，使得发送时钟和交互校准序列有相位差，已确保可被接收的Chiplet小芯片正确采样。
本发明的一种实施例中，还包括配置于物理层内的远端回环检测和/或近端回环检测；其中，
近端回环检测时，对任一Chiplet小芯片，物理层将数据链路层转发的Flit协议发送信息，经数据链路层以及协议层回转至所述Chiplet小芯片的数据总线，以便所述数据总线对发送的Flit协议发送信息以及回转后接收的Flit协议发送信息比较；
远端回环检测时，一Chiplet小芯片向另一Chip小芯片发送Flit协议发送信息，对接收Flit协议发送信息的Chiplet小芯片，将所接收的Flit协议发送信息回转至发送Flit协议发送信息的Chiplet小芯片的数据总线，以便所述数据总线对所发送的Flit协议发送信息以及经另一Chiplet小芯片回转后接收的Flit协议发送信息比较。
为了能实现近端回环检测与远端回环检测，图3中，多路选择器MUX1的输出端与多路选择器MUX3的一选择端连接，多路选择器MUX3用于选择Flit协议接收信息的选择端与多路选择器MUX2的一选择端连接。
具体实施时，当需要近端回环检测时，则配置多路选择器MUX3选择多路选择器MUX1的输出端；当需要远端回环检测时，则配置将多路选择器MUX3用于接收Flit协议接收信息的选择端被多路选择器MUX2选择。
在近端回环检测时，在物理层进行Flit协议发送信息与回转后接受的Flit协议发送信息比较。在远端回环检测时，利用Chiplet小芯片进行Flit协议发送信息以及经另一Chiplet小芯片远端环回后接收的Flit协议发送信息比较。
本发明的一种实施例中，还包括用于自检的接口自检机制，其中，
利用所配置的接口自检机制进行接口自检时，自检数据发生模块产生所需的测试基本数据，所述测试基本数据依次经协议层–>数据链路层–>物理层–>物理层近端环回–>物理层接收–>数据链路层–>协议层后形成自检后测试数据，且所述自检后测试数据回到所述自检数据发生模块；
所述自检数据发生模块将接收的自检后测试数据与自检期望数据比较，以对自检状态进行判定。具体实施时，自检后测试数据与自检期望数据比较，具体是指Flit协议发送信息和环回后接收的Flit协议接收信息相对应每一个字节一一对应比较，当所有字节均相同时，则判定自检状态正确，否则，自检状态错误。
图10为与AXI总线适配对应连接时，接口自检机制的状态机，状态机的状态包括空闲状态IDLE、写请求状态WREQ、写数据状态WDAT、等待响应状态WAIT RSP、读请求状态RRED、读数据状态RD。
具体地，在空闲状态IDLE，状态机由m_test_trigger信号触发，开始工作；m_test_trigger信号由处理器配置产生。在写请求状态WREQ，产生写请求的Flit协议请求信息。在写数据状态WDAT状态，产生写数据的Flit协议数据信息。在等待响应状态WAIT RSP，监测写数据是否在预设的时间timeout内成功写入接收端；若在timeout内未返回写响应(rsp)，则进入空闲状态IDLE；否则进入读请求状态RREQ；同时，监测返回的Flit协议响应信息是否正确。
在读请求状态RRED，产生读请求的Flit协议请求信息。从发送读请求的Flit协议请求信息开始倒计时，直到发送端接收到读数据的Flit协议数据信息时停止计时。若没有规定的timeout内接收到读数据的Flit协议数据信息，则进入空闲状态IDLE；否则进入读数据RD。在读数据状态RD，发送端从接收端读取读数据的Flit协议数据信息。监测读数据是否与写数据一致，若一致则模块输出结果s_test_ok(测试正确)；否则输出结果s_test_err(测试错误)。
上述中，对两个互联的Chiplet小芯片而言，一Chiplet小芯片为发送端时，另一Chiplet小芯片为接收端，具体可参考上述说明。具体实施时，对状态机，即控制所述接口处于相对应的工作状态，进入并处于相应的工作状态，具体可以参考上述利用高速接口互联的说明。
综上，可得适用于Chiplet小芯片互联的互联方法，提供至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述的高速接口互联。
以及，适用于Chiplet小芯片互联的互联系统，包括至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述的高速接口互联。
本发明的一种实施例中，在一三维封装中，不同层级的Chiplet小芯片，在具有上述高速接口后，可基于所述高速接口互联，以得到适用于Chiplet小芯片互联的互联方法与系统，高速接口的具体情况可以参考上述说明。
综上，利用协议层与数据总线配合，以能兼容多种数据总线，物理层采用并行方式进行信息收发，对AXI并行总线可提供更高的总线带宽密度，相对PCIe这类高速串行总线物理层设计不需要接收时钟恢复、符号同步等操作，简化了物理层设计，降低功耗也降低成本。
例如对于64Bbps总线带宽，AXI总线需要近千根信号，本发明将发送信息封装成相对应的Flit协议发送信息，以采用Flit协议方式进行信息收发，使得物理层的物理层发送端口、物理层接收端口内端口线的数量可远少于AXI总线信号线的数量。本发明物理层设计有链路检测机制、校准机制、修复机制，相对AXI总线，提高了3D封装的互联可靠性。

Claims (17)

1.一种适用于Chiplet小芯片互联的高速接口，其特征是，用于三维封装内位于不同层级Chiplet小芯片间的互联，包括：
协议层，用于适配与所对应Chiplet小芯片内数据总线的信息交互，其中，所适配对应的数据总线进行信息发送时，将所获取数据总线的发送信息封装成相对应的Flit协议发送信息；
所适配对应的数据总线进行信息接收时，将一Flit协议接收信息解封装为适配所述数据总线的协议解封后接收信息；
数据链路层，与所述协议层适配连接，用于将Flit协议发送信息转发至物理层，以及用于将物理层传输的Flit协议接收信息转发至协议层；
物理层，与数据链路层适配连接，其中，将数据链路层转发的Flit协议发送信息映射到相应的物理层发送端口，以将所述Flit协议发送信息并行发送；以及，
通过物理层接收端口并行接收Flit协议接收信息，并将所接收的Flit协议接收信息传输至数据链路层。
2.根据权利要求1所述适用于Chiplet小芯片互联的高速接口，其特征是：与协议层适配信息交互的数据总线包括AXI总线或PCIe协议层总线，其中，
与协议层适配信息交互的数据总线为AXI总线时，封装得到的Flit协议发送信息包括Flit协议数据信息、Flit协议请求信息和/或Flit协议响应信息；
与协议层适配信息交互的数据总线为PCIe协议层总线时，封装得到的Flit协议发送信息包括Flit协议数据信息；
与数据总线信息交互时，协议层获取数据总线的总线配置信息，以基于所获取的总线配置信息识别所述数据总线的发送信息并封装成相对应的Flit协议发送信息；以及，
将Flit协议接收信息解封装为与所述总线接口适配的协议解封后接收信息。
3.根据权利要求2所述适用于Chiplet小芯片互联的高速接口，其特征是：对Flit协议数据信息，包括Flit Format Control Flit帧头控制信息字段、QoS优先级字段、Data TranSize Control发送数据长度字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、HomeNID网络节点身份编号字段、DBID字段、Reserved保留字段、BE数据字节使能字段、Data数据净荷字段、DC净荷数据的奇偶校验字段以及User-Defined用户自定义的扩展信息字段；
对Flit协议请求信息，包括Flit Format Control Flit帧头控制信息字段、QoS优先级字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、NID字段、Reserved保留字段、Addr地址字段、ExpCompAck字段、size字段、Retry字段、NS字段、Order字段、Excl字段以及User-Defined用户自定义的扩展信息字段；
对Flit协议响应信息，包括Flit Format Control Flit帧头控制信息字段、RespErr字段、QoS优先级字段、Resp字段、Opcode操作码字段、TxnID发送Flit编号字段、SrcID源地址字段、TgtID目的地址编号字段、Reserved保留字段、DBID字段以及User-Defined用户自定义的扩展信息字段。
4.根据权利要求3所述适用于Chiplet小芯片互联的高速接口，其特征是：与协议层适配信息交互的数据总线为AXI总线时，对获取数据总线的发送信息，所获取数据总线的发送信息包括AXI总线发送指令信息或AXI总线发送数据信息，其中，
对AXI总线发送指令信息封装时，将AXI总线发送指令信息中地址通道的地址信息(Address)填入Flit协议请求信息内的Addr地址字段；
将AXI总线发送指令信息中地址通道的突发长度信息(burst length)填入Flit协议数据信息内的“Data Tran Size Control发送数据长度字段”字段；
将AXI总线发送指令信息中地址通道的优先级信息(QoS)填入Flit协议请求信息的QoS优先级字段；
将AXI总线发送指令信息中地址通道的请求的主机身份信息(ID)填入Flit协议请求信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的主机身份信息(ID)填入Flit协议响应信息的TxnID发送Flit编号字段；
将AXI总线发送指令信息中响应通道的响应标识信息(Resp)填入Flit协议响应信息的“Resp“字段；
对AXI总线发送数据信息封装时，将AXI总线发送数据信息中数据通道的数据信息(Data)填入Flit协议数据信息的Data数据净荷字段；
将AXI总线发送数据信息中数据通道的字节使能信息(Strobe)填入Flit协议数据信息的BE数据字节使能字段。
5.根据权利要求3所述适用于Chiplet小芯片互联的高速接口，其特征是：所述协议解封后接收信息包括AXI总线接收请求信息、AXI总线接收数据信息和/或AXI总线接收响应信息，其中，
对Flit协议数据信息进行解封装时，将Flit协议数据信息中的Data数据净荷字段写入数据缓存FIFO，同时，将Flit协议数据信息中的Flit帧头控制信息字段写入控制信息FIFO；
当数据缓存FIFO与控制信息FIFO相对应的存储状态不一致时，进行FIFO异常告警。
6.根据权利要求3所述适用于Chiplet小芯片互联的高速接口，其特征是：与协议层适配连接的总线接口为PCIe协议层总线时，对获取数据总线的发送信息，将发送信息中的数据填入Flit协议数据信息内的Data数据净荷字段。
7.根据权利要求1所述适用于Chiplet小芯片互联的高速接口，其特征是：协议层将Flit协议发送信息发送至数据链路层时，利用发送方向发送额度授权流控机制对发送的Flit协议发送信息进行发送额度授权流控，其中，
进行发送额度授权流控时，数据链路层统计接收Flit协议发送信息的FIFO已分配的存储空间以及未分配的存储空间，以确定可发送的数据量额度；
根据所确定可发送的数据量额度，数据链路层控制协议层发送与所确定可发送数据量额度匹配Flit协议发送信息。
8.根据权利要求1所述适用于Chiplet小芯片互联的高速接口，其特征是：协议层接收数据链路层转发的Flit协议接收信息，利用接收方向发送额度授权流控机制对接收的Flit协议接收信息进行接收额度授权流控，其中，
进行接收额度授权流控时，协议层统计接收Flit协议接收信息FIFO已分配的存储空间以及未分配的存储空间，基于已分配的存储空间以及未分配的存储空间确定可接收的数据量额度，根据所确定可接收的数据量额度控制Flit协议接收信息的接收。
9.根据权利要求7所述适用于Chiplet小芯片互联的高速接口，其特征是：将Flit协议发送信息转发至物理层前，在Flit协议发送信息内插入CRC校验字段，并在插入CRC校验字段后写入发送缓存RAM，其中，所述CRC校验字段插入Flit协议数据信息、Flit协议请求信息或Flit协议响应信息相对应的User-Defined用户自定义的扩展信息字段；
发送缓存RAM的存储颗粒为一Flit协议发送信息的长度，并利用空间占用有效标志位对Flit协议发送信息在发送缓存RAM内的存储发送状态进行记录，其中，
当Flit协议发送信息写入发送缓存RAM相应的存储颗粒后，将空间占用有效标志位配置为第一有效标志位值；当Flit协议发送信息从缓存RAM中读出转发给物理层时，将所述缓存RAM的空间占用有效标志位清零；
空间占用有效标志位清零后，释放的发送缓存RAM空间首地址记录在存放一地址信息FIFO中；
当有Flit协议发送信息需要存入缓存RAM时，先读取地址信息FIFO确定待缓存Flit协议发送信息在缓存RAM中的存储地址；
地址FIFO的水位不高时，向协议层授权发送额度；当地址FIFO水位高时，数据链路层停止向协议层额度授权，当数据链路层的地址FIFO即将溢出时，数据链路层向协议层发送流控帧，收到流控帧后，协议层会立即停止Flit协议发送信息。
10.根据权利要求9所述适用于Chiplet小芯片互联的高速接口，其特征是：一Chiplet小芯片向另一Chiplet小芯片发送Flit协议发送信息，其中，
对接收到Flit协议发送信息的Chiplet小芯片，利用数据链路层对所接收的Flit协议发送信息进行CRC校验；
CRC校验正确时，则接收Flit协议发送信息的Chiplet小芯片向发送Flit协议发送信息的Chiplet小芯片返回一接收消息发送确认信息，同时，在接收Flit协议发送信息的Chiplet小芯片内，将所接收的Flit协议接收信息传输至所述Chiplet小芯片内的协议层。
11.根据权利要求1至10任一项所述适用于Chiplet小芯片互联的高速接口，其特征是：对物理层的物理层发送端口和/或物理层接收端口，配置用于对信号连接状态检测的端口信号连接检测方法，其中，
利用所配置的端口信号连接检测方法对物理层发送端口和/或物理层接收端口相对应的端口信号连接状态检测。
12.根据权利要求11所述适用于Chiplet小芯片互联的高速接口，其特征是：在物理层内，配置信号冗余备份以及异常修复机制，其中，
对物理层发送端口以及物理层接收端口，每32个信号配置一备份信号；根据信号连接检测方法确定存在异常的端口信号时，进行信号冗余备份以及异常修复；
信号冗余备份以及异常修复时，禁用所述异常的端口信号，所述异常端口信号ID之前的端口信号统一前移，所述异常端口信号ID之后的端口信号保持不变。
13.根据权利要求1至10任一项所述适用于Chiplet小芯片互联的高速接口，其特征是：还包括配置于物理层的信号校准机制，其中，
物理层信号校准时，物理层内的发送方向部产生并发送校准序列，物理层内的接收方向部接收校准序列，并基于所接收的校准序列进行校准判断，以根据校准判断状态对时钟相位校准。
14.根据权利要求1至10任一项所述适用于Chiplet小芯片互联的高速接口，其特征是：还包括配置于物理层内的远端回环检测和/或近端回环检测；其中，
近端回环检测时，对任一Chiplet小芯片，物理层将数据链路层转发的Flit协议发送信息，经数据链路层以及协议层回转至所述Chiplet小芯片的数据总线，以便所述数据总线对发送的Flit协议发送信息以及回转后接收的Flit协议发送信息比较；
远端回环检测时，一Chiplet小芯片向另一Chip小芯片发送Flit协议发送信息，对接收Flit协议发送信息的Chiplet小芯片，将所接收的Flit协议发送信息回转至发送Flit协议发送信息的Chiplet小芯片的数据总线，以便所述数据总线对所发送的Flit协议发送信息以及经另一Chiplet小芯片回转后接收的Flit协议发送信息比较。
15.根据权利要求1至10任一项所述适用于Chiplet小芯片互联的高速接口，其特征是：还包括用于自检的接口自检机制，其中，
利用所配置的接口自检机制进行接口自检时，自检数据发生模块产生所需的测试基本数据，所述测试基本数据依次经协议层–>数据链路层–>物理层–>物理层近端环回–>物理层接收–>数据链路层–>协议层后形成自检后测试数据，且所述自检后测试数据回到所述自检数据发生模块；
所述自检数据发生模块将接收的自检后测试数据与自检期望数据比较，以对自检状态进行判定。
16.一种适用于Chiplet小芯片互联的互联方法，其特征是，提供至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述权利要求1～权利要求15任一项的高速接口互联。
17.一种适用于Chiplet小芯片互联的互联系统，其特征是，包括至少两个三维封装中位于不同层级的Chiplet小芯片，其中，
所述Chiplet小芯片间基于上述权利要求1～权利要求15任一项的高速接口互联。
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