KR100687659B1

KR100687659B1 - Ａｘｉ 프로토콜에 따른 락 오퍼레이션을 제어하는네트워크 인터페이스, 상기 네트워크 인터페이스가 포함된패킷 데이터 통신 온칩 인터커넥트 시스템, 및 상기네트워크 인터페이스의 동작 방법

Info

Publication number: KR100687659B1
Application number: KR20050127558A
Authority: KR
Inventors: 이범학; 김의석; 임상우
Original assignee: 삼성전자주식회사
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2007-02-27
Also published as: EP1830279A2; JP4512068B2; US20070147379A1; EP1830279A3; US7813363B2; JP2007172575A; EP1830279B1

Abstract

본 발명은 패킷 데이터 통신 온칩 인터커넥트(On-chip Interconnect) 시스템에 관한 것으로서, 더욱 상세하게는 NoC(Network on Chip) 백본(backbone)으로 연결된 하나 이상의 마스터 IP와 하나 이상의 슬레이브 IP 간에 수행되는 트랜젝션을 효율적으로 제어하는 네트워크 인터페이스 및 상기 네트워크 인터페이스가 포함된 패킷 데이터 통신 온칩 인터커넥트 시스템에 관한 것이다. 본 발명에 따르면, 패킷 데이터 통신 온칩 인터커넥트 시스템의 네트워크 인터페이스에서 AXI 프로토콜에 따른 락 오퍼레이션 수행을 적절히 제어하도록 함으로써, NoC 전체의 트래픽 성능 향상은 물론 쓰루풋의 향상을 도모할 수 있다

패킷 데이터 통신, 온칩 인터커넥트, NoC 백본, AXI, ABH

Description

ＡＸＩ 프로토콜에 따른 락 오퍼레이션을 제어하는 네트워크 인터페이스, 상기 네트워크 인터페이스가 포함된 패킷 데이터 통신 온칩 인터커넥트 시스템, 및 상기 네트워크 인터페이스의 동작 방법{NETWORK INTERFACE OF CONTROLLING LOCK OPERATION IN ACCORDANCE WITH AXI PROTOCOL, PACKET DATA COMMUNICATION ON-CHIP INTERCONNECT SYSTEM OF INCLUDING THE NETWORK INTERFACE, AND METHOD OF OPERATING THE NETWORK INTERFACE}

도 1은 일반적인 패킷 데이터 통신 온칩 인터커넥트 시스템의 개요를 도시한 도면이다.

도 2는 패킷 데이터 통신 온칩 인터커넥트 시스템에 포함된 지능 요소(IP)의 연결 관계를 도시한 도면이다.

도 3은 본 발명의 일실시예에 따른 네트워크 인터페이스의 동작 원리를 설명하는 도면이다.

도 4는 본 발명의 또 다른 일실시예에 따른 네트워크 인터페이스의 동작 원리를 설명하는 도면이다.

도 5는 본 발명의 일실시예에 따른 네트워크 인터페이스의 구성을 도시한 블록도이다.

도 6은 본 발명의 일실시예에 따른 네트워크 인터페이스의 동작 방법을 도시 한 흐름도이다.

도 7은 본 발명의 또 다른 일실시예에 따른 네트워크 인터페이스의 동작 방법을 도시한 흐름도이다.

<도면의 주요 부분에 대한 부호의 설명>

210: NoC(Network On-Chip) 백본 220, 230, 240: 마스터 IP

250: 슬레이브 IP 510: 상태 제어부

520: 버퍼(Buffer)

530: 레스폰스 생성부(Response Generator)

본 발명은 패킷 데이터 통신 온칩 인터커넥트(On-chip Interconnect) 시스템에 관한 것으로서, 더욱 상세하게는 NoC(Network on Chip) 백본(backbone)으로 연결된 하나 이상의 마스터 IP와 하나 이상의 슬레이브 IP 간에 수행되는 트랜젝션을 효율적으로 제어하는 네트워크 인터페이스 및 상기 네트워크 인터페이스가 포함된 패킷 데이터 통신 온칩 인터커넥트 시스템에 관한 것이다.

AMBA AXI 프로토콜은 기존의 온칩(on-chip) 버스(bus) 프로토콜에 비해, 고속/고성능 시스템에 적합한 버스 프로토콜로서, 읽기(read), 쓰기(write), 어드레스(address), 쓰기 응답(write response) 등에 관한 채널(channel)이 각각 분리되어 독립적으로 동작하고, 멀티플-아웃스탠딩 어드레스(multiple-outstanding address), 쓰기 데이터 인터리빙(write data interleaving) 등의 트랜잭션(transaction) 특징을 가지는 프로토콜이다.

네트워크 온칩(Network On-Chip; NoC)은 기존 버스 구조의 온칩 인터커넥트(interconnect)의 구조적 한계를 극복하고자 만들어진 네트워크 형태의(network style) 온칩 인터커넥트로서, NoC를 통해 고속/고성능/저전력의 SoC를 구현할 수 있다. 이러한NoC에서 AXI 프로토콜을 지원하기 위하여 정의된 패킷 데이터 통신 방식에 따라, 도 1에 도시된 다수의 IP(Intellectual Property)(110)는 NoC 백본(backbone)(120)의 패킷 라우팅을 거쳐 효율적인 데이터 처리를 수행할 수 있다.

도 1에 도시된 패킷 데이터 통신 온칩 인터커넥트 시스템 설계 시, 시스템 설계자는 AXI 프로토콜에 따라 IP(110) 또는 NoC 백본(backbone)(120)을 다양한 방식으로 설계할 수 있다. 이러한 AXI 프로토콜은 하나 이상의 마스터 IP 및 하나 이상의 슬레이브 IP 간의 인터페이스를 통해 포인트-포인트 시스템뿐만 아니라, 멀티 계층 시스템에 이르기까지 어떤 분야에서도 손쉽게 적용이 가능한 융통성을 가진다. 특히, 뛰어난 다중 트랜잭션(transaction)을 지원하고 있는데, 이에 따라 버스트의 병렬 전송이 가능하도록 되어 있어서 데이터 쓰루풋(throughput)을 향상시킬 수 있다. 이로 인해 일정 연산의 수행을 보다 짧은 시간에 수행할 수 있을 뿐 아니라, 단일 칩 내에 집적된 다수의 IP에서 다양한 연산을 수행하므로 소비 전력을 줄일 수 있다.

AXI 프로토콜에 의하면, 마스터 IP와 슬레이브 IP는 네트워크 인터페이스를 통해 크로스(cross) 커넥션이 되어 있고, 하나의 마스터 IP와 슬레이브 IP 간에 락 (Lock) 오퍼레이션이 수행되는 경우 인터커넥트 내의 아비터(arbiter)가 락 억세스를 요청한 마스터 IP로부터 언락(Unlock) 트랜스퍼(transfer)가 이슈(issue)될 때까지 다른 마스터 IP가 상기 슬레이브 IP로 입력하는 트랜젝션을 제어할 수 있다. 그러나, 패킷 데이터 통신 온칩 인터커넥트 시스템에서는 마스터 IP는 네트워크 인터페이스를 통하여 NoC 백본과 연결되고 NoC 백본에 포함된 하나 이상의 라우터(router) 소자를 거쳐 목적지 슬레이브 IP쪽으로 연결되는 구조를 가지고 있고, 이로 인해 마스터 IP와 슬레이브 IP 간에 중앙 집중적인 데이터 전송(transfer) 제어 수단이 없다는 문제가 있다.

이와 같이 패킷 데이터 통신 온칩 인터커넥트 시스템에서 중앙 집중적인 데이터 전송 제어 수단이 없다는 문제로 인해, 패킷 데이터 통신 인터커넥트 시스템에서 AXI 프로토콜에 정의된 락(Lock) 오퍼레이션을 지원하는 경우 아래의 문제(problem)가 발생할 수 있다.

(1) 제1 마스터 IP와 슬레이브 IP 사이에서 트랜젝션이 수행되는 도중에 제2 마스터 IP로부터 슬레이브 IP로 락 시퀀스(Lock Sequence)가 전송되는 경우, AXI 프로토콜에 따르면 제2 마스터 IP가 요청한 락 억세스는 허용(accept)될 수 없다. 이 경우, 제2 마스터 IP는 선정된(predetermined) 시간 동안 락 억세스에 대한 Ready 응답을 대기하거나, 이러한 응답을 받지 못한 경우 락 시퀀스를 다시 전송하여야 하므로 특정 Task 처리에 딜레이가 발생하고 NoC 백본의 트래픽 효율을 저하시킬 수 있다.

(2) 제1 마스터 IP와 슬레이브 IP 사이에서 락 오퍼레이션이 수행되는 도중 에, 제2 마스터 IP로부터 슬레이브 IP로 트랜젝션(락 시퀀스 포함)이 입력되는 경우, AXI 프로토콜에 따르면 제1마스터 IP와 슬레이브 IP 간에 수행되는 상기 락 오퍼레이션은 실패(fail)한다. 이 경우, 상기 슬레이브 IP에서는 해당 락 시퀀스에 대한 슬레이브 에러(Slave Error; SLVERR) 레스폰스를 상기 제1 마스터 IP로 전송하고, 이를 수신한 상기 제1 마스터 IP는 슬레이브 IP로 다시 락 시퀀스를 전송하여 락 오퍼레이션을 처음부터 반복 수행하여야 한다. 이로 인해, NoC 백본의 트래픽 증가와 함께, 제1 마스터 IP의 리소스 활용 효율이 떨어지게 된다.

따라서, 본 발명자는 NoC 백본을 중심으로 네트워크 인터페이스를 통해 데이터 전송이 수행되는 다수의 마스터 IP 및 다수의 슬레이브 IP로 구성된 패킷 데이터 통신 온칩 인터커넥트(On-chip Interconnect) 시스템에서 락 오퍼레이션을 지원하기 위한 해결 방안을 제시하고자 한다.

본 발명은 상술한 종래 기술에 따른 문제점을 해결하기 위한 것으로서, 패킷 데이터 통신 온칩 인터커넥트 시스템에서 마스터 IP와 슬레이브 IP 간의 수행되는 락 오퍼레이션을 효율적으로 제어하는 것을 그 목적으로 한다.

또한, 본 발명은 AXI 프로토콜을 이용한 패킷 데이터 통신 온칩 인터커넥트 시스템에서 발생할 수 있는 문제점을 네트워크 인터페이스에 간단한 동작 로직 추가로 해결할 수 있도록 하는 것을 그 목적으로 한다.

또한, 본 발명은 네트워크 인터페이스에서 AXI 프로토콜에 따른 락 오퍼레이션 수행을 적절히 제어하도록 함으로써, NoC 전체의 트래픽 성능 향상은 물론 쓰루 풋의 향상을 도모하는 것을 그 목적으로 한다.

본 발명에 따른 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)는, 슬레이브 IP 및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부; 및 상기 마스터 IP로부터 입력된 데이터 버스트(burst)를 버퍼링하는 버퍼(Buffer)를 포함하고, 상기 상태 제어부는 상기 슬레이브 IP가 제1 마스터 IP와 트랜젝션을 수행하는 상태에서 제2 마스터 IP로부터 락 시퀀스(Lock Sequence)가 수신된 경우, 상기 제2 마스터 IP로부터 수신된 상기 락 시퀀스를 상기 버퍼에 버퍼링하도록 제어하고, 상기 제1 마스터 IP와의 상기 트랜젝션이 종료된 경우 상기 버퍼에 버퍼링된 상기 락 시퀀스를 상기 슬레이브 IP로 전달하도록 제어하는 것을 특징으로 한다.

또한, 본 발명에 따른 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)는, 슬레이브 IP 및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부; 및 상기 마스터 IP로부터 입력된 데이터 버스트(burst)를 버퍼링하는 버퍼; 상기 상태 제어부의 제어에 따라 에러 레스폰스를 생성하는 레스폰스 생성부를 포함하고, 상기 상태 제어부는 상기 슬레이브 IP가 제1 마스터 IP와 락 오퍼레이션을 수행하는 상태에서 제2 마스터 IP로부터 데이터 버스트가 입력된 경우, 상기 버퍼에 버퍼링된 상기 데이터 버스트를 디스카드(discard)하고, 상기 레스폰스 생성부에서 상기 에러 레스폰스를 생성하도록 제어하며, 상기 에러 레스폰스는 상기 NoC 백본을 통하여 상기 제2 마스터 IP로 전송되는 것을 특징으로 한다.

이하 첨부된 도면 및 첨부 도면에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 당업자라면 주지하는 것과 같이, 본 발명은 본 명세서에서 일례로 설명하고 있는 실시예들에 의해 제한되거나 한정되지 아니한다. 또한, 각 도면의 참조 번호 중 동일한 참조 번호는 동일한 엘리먼트를 의미한다.

도 2는 본 발명의 일실시예에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템(200)을 설명하기 위한 도면이다.

도 2를 참조하면, 본 발명에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템(200)은 NoC(Network on-Chip) 백본(backbone)(210) 및 AXI 프로토콜을 따라 일련의 프로세스를 수행하는 하나 이상의 IP(220~250)를 포함한다.

도 2에 도시된 것과 같이, IP(220~250) 각각은 NoC 백본(210)에 접속하여 다른 IP와 트랜잭션(transaction)을 수행하거나, 다른 IP로부터 전달된 데이터 버스트에 대한 인터페이싱(interfacing)을 수행하는 네트워크 인터페이스(Network Interface; NI)(221, 231, 241, 251)와 연결된다.

하나 이상의 IP(220~250) 중 마스터 IP(220~230)는 NoC 백본(210)에 포함된 하나 이상의 라우터 소자(도시되지 아니함)를 거쳐 슬레이브 IP(250)와 트랜젝션을 수행한다. NoC 백본(210)은 복수의 IP(220~250) 간에 AXI 프로토콜에 따른 패킷(packet) 또는 플릿(flit)이 전송되도록 라우팅한다.

예를 들어, 마스터 IP(220~230)는 헤더(header)와 페이로드(payload)로 구성되는 패킷 데이터를 슬레이브 IP(250)로 전송하고, 슬레이브 IP(250)에 데이터를 기록하거나 슬레이브 IP(250)에 기록된 데이터를 읽어올 수 있다. NoC 백본(210)은 상기 패킷 데이터에 포함된 목적지 주소(destination address)를 참조하여 마스터 IP(220, 230)와 슬레이브 IP(250) 간에 전송되는 패킷 데이터를 라우팅한다. 이와 같은 패킷은 소정 크기의 플릿(flit)으로 분리되어 전송될 수 있다. 본 명세서에서는 NoC 백본(210)를 통해 다수의 IP들 간에 전송되는 데이터가 패킷 또는 플릿 형태로 전송되는 것으로 설명하고 있고, NoC 백본(210)을 통해 전송되는 패킷 또는 플릿 데이터를 통칭하여 데이터 버스트(burst)로 명명하기도 한다.

일반적인 고속 통신 패킷 이론과 유사하게, 상기 패킷 데이터의 헤더(header)에는 데이터 읽기/기록 요청 여부 등의 패킷 타입, 데이터 길이, 락 설정 여부, 소스(source) ID(Identification), 및 목적지(destination) ID 등의 정보가 포함될 수 있다. 또한, 페이로드(payload)에는 데이터를 읽어오거나 기록할 슬레이브 IP의 주소와 데이터를 포함할 수 있다. 특히, 헤더에 락 억세스 요청 정보가 포함된 경우, 마스터 IP와 슬레이브 IP 간의 통신 중 다른 마스터 IP에서 입력된 플릿이 락 오퍼레이션을 수행하고 있는 슬레이브 IP로 입력될 수 없고, 해당 락 오퍼레이션이 마스터 IP의 언락(Unlock) 트랜스퍼(transfer) 이슈(issue)로 종료된 경우 다른 마스터 IP의 플릿이 해당 슬레이브 IP로 입력될 수 있다.

이러한 마스터 IP와 슬레이브 IP 간의 통신 방식은 이미 AXI 프로토콜 및 관련 선행 문헌에서 이미 상세히 개시된 바 있으므로, 본 명세서에서는 이에 대한 상 세한 설명을 생략하고 본 발명에 따른 구체적인 구성만을 설명한다. 또한, 본 명세서에서는 본 발명에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템에서 AXI 프로토콜에 따라 패킷 데이터가 전송되는 것으로 설명하고 있으나, AXI 프로토콜은 물론, AHB(Advanced High-performance Bus) 프로토콜 또는 APB(Advanced Peripheral Bus) 프로토콜 등 락 오퍼레이션을 지원하는 다른 프로토콜로 동작하는 패킷 데이터 통신 온칩 인터커넥트 시스템에서도 그대로 적용 가능함은 자명하다고 할 것이다.

본 발명의 일실시예에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템(200)에서는, 각 IP(220~250)의 네트워크 인터페이스(221, 231, 241, 251), 일례로, 슬레이브 IP(250)의 NI(251)는 특정 마스터 IP와의 트랜젝션 수행 시 타 마스터 IP로부터 입력되는 락 시퀀스를 버퍼에 버퍼링하거나, 특정 마스터 IP와의 락 오퍼레이션 수행 시 타 마스터 IP로부터 입력되는 데이터 버스트에 대해 에러 응답을 생성하여 해당 데이터 버스트를 입력한 마스터 IP로 전송한다. 상술한 종래 기술에 따른 문제점, 즉 (1) 마스터 IP 2(230)과 슬레이브 IP(250) 간에 트랜젝션이 수행되는 도중에 마스터 IP 1(220)로부터 락 시퀀스가 입력되는 경우, (2) 마스터 IP 2(230)과 슬레이브 IP(250) 간에 락 오퍼레이션 수행 시 마스터 IP 1(220)로부터 데이터 버스트가 입력되는 경우에 발생될 수 있는 문제점을 간단하게 해결할 수 있다.

도 3을 참조하여, 본 발명의 일실시예에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템의 네트워크 인터페이스의 동작 개요를 설명하면 아래와 같다.

도 3에 도시된 것과 같이, 마스터 IP 2(230)에서 어드레스 A1, A2로 구성된 플릿 버스트(310)을 슬레이브 IP(250)로 전송하고, 데이터 D1, D2로 구성된 플릿 버스트(330)을 전송하는 도중에 마스터 IP 1(220)이 슬레이브 IP(250)로 락 시퀀스 버스트(320)를 입력하였다. 종래 기술에 따르면, 마스터 IP 1(220)으로부터 입력된 락 시퀀스 버스트(320)는 허용(accept)되지 않는다. 따라서, 마스터 IP 1(220)은 선정된(predetermined) 시간 동안 락 억세스 요청에 대한 Ready 응답을 대기하거나, 슬레이브 IP(250)로부터 이러한 응답을 받지 못한 경우 락 시퀀스를 다시 전송하여야 한다. 본 발명에 따른 네트워크 인터페이스(251)은 마스터 IP 1(220)로부터 입력된 락 시퀀스 버스트(320)를 버퍼에 버퍼링하고, 슬레이브 IP(250)와 마스터 IP 2(230) 간의 트랜젝션이 종료되는 경우, 버퍼링된 락 시퀀스 버스트(320)를 슬레이브 IP(250)로 전달한다. 도 3에서는 마스터 IP 2(230)와 수행되는 트랜잭션과 같이, 최대 버스트(burst) 길이는 2이고, 이에 따라 어드레스와 데이터를 포함하는 플릿들을 두 버스트에 나누어 전달하는 것으로 설명되었다.

도 4를 참조하여, 본 발명의 또 다른 일실시예에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템의 네트워크 인터페이스의 동작 개요를 설명하면 아래와 같다.

도 4를 참조하면, 마스터 IP 2(230)와 슬레이브 IP(250) 간에 락 오퍼레이션이 수행되는 과정에서 마스터 IP 1(220)이 슬레이브 IP(250)와 트랜잭션을 수행하고자 하는 경우가 도시되어 있다.

도 4에서, 마스터IP 2(230)는 어드레스 A1과 데이터 D1으로 구성된 락 플릿 버스트(410)를 슬레이브 IP(250)로 전달하여 락 오퍼레이션이 시작된 이후, 마스터 IP 1(220)이 어드레스 A21과 데이터 D21, D22, D23으로 구성된 플릿 버스트(420)를슬레이브 IP(250)로 전송하고자 한다. 마스터 IP 2(230)는 락 플릿 버스트(410)만 전달하였을 뿐, 락 플릿 버스트(430)를 전송하지 못하였다. 슬레이브 IP(250)는 마스터 IP 2(230)로부터 언락 트랜스퍼(440)가 이슈(issue)될 때까지 마스터 IP 2(230)와 락 오퍼레이션 모드로 동작한다. 이 때 마스터 IP 1(220)로부터의 플릿 버스트(420)가 입력되는 경우, AXI 프로토콜에 따르면 상기 락 오퍼레이션은 실패(fail)한다. 따라서, 본 발명에 따른 네트워크 인터페이스(251)는 마스터 IP 1(220)로부터 전송된 플릿 버스트(420)을 디스카드(discard)하고, 에러 레스폰스를 생성하여 마스터 IP 1(220)로 전송한다. 에러 레스폰스를 수신한 마스터 IP 1(220)은 마스터 IP 2(230)에서 언락 트랜스퍼(440)가 이슈(issue)된 이후, 플릿 버스트(420)를 슬레이브 IP(250)로 재전송할 수 있다. 도 4에서는 디스카드된 플릿 버스트(420)가 노멀 플릿인 것으로 설명하고 있으나, 마스터 IP 1(220)로부터 전송된 플릿 버스트가 락 시퀀스인 경우에도 동일하게 적용될 수 있다. 또한, 도 4에서 설명하고 있는 에러 레스폰스는 일예로 AXI 프로토콜의 응답 중 하나인 슬레이브 에러(Slave Error; SLVERR) 레스폰스일 수 있다.

도 5를 참조하면, 본 발명에 따른 패킷 데이터 통신 온칩 인터커넥트 시스템에 포함되는 슬레이브 IP 단의 네트워크 인터페이스는 상태 제어부(510), 버퍼 (buffer)(520), 및 레스폰스 생성부(530)를 포함한다. 도 5에는 도 3 및 도 4에서 상술한 본 발명에 따른 네트워크 인터페이스의 동작 원리를 모두 지원할 수 있는 네트워크 인터페이스의 구성 모듈이 도시되어 있으나, 구현에 따라, 상태 제어부(510)과 버퍼(520) 또는 상태 제어부(510)와 레스폰스 생성부(530)를 포함하여 구현될 수 있음은 당업자에게 자명하다고 할 것이다.

위에서 기술한 바와 같은 패킷 데이터 통신 온칩 인터커넥트 시스템에 포함되는 네트워크 인터페이스(500)는, NoC 백본(210)과 마스터 또는 슬레이브로 동작하는 IP(220~250) 사이에서 데이터 트랜잭션을 처리한다. 도 5에 도시된 본 발명에 따른 네트워크 인터페이스(500)의 동작 방법을 도 6 및 도 7을 참조하여 상세히 설명하면 아래와 같다.

도 6은 본 발명의 일실시예에 따른 네트워크 인터페이스의 동작 방법을 도시한 흐름도이다.

먼저, NI(500)는 마스터 IP 또는 슬레이브 IP와 트랜젝션이 수행되지 않는 아이들링 스태이트에 있다(단계 601). NI(500)은 제1 마스터 IP로부터 데이터 버스트를 수신하고(단계 602), 해당 데이터 버스트를 슬레이브 IP로 전달하여 패킷 데이터 트랜젝션이 수행된다(단계 603).

제1 마스터 IP와 슬레이브 IP 간에 트랜젝션이 수행되고 있는 도중, 제2 마스터 IP로부터 락 시퀀스가 입력되는 경우(단계 604), NI(500)는 입력된 락 시퀀스를 버퍼(520)에 버퍼링한다(단계 605). 상태 제어부(510)는 제1 마스터 IP와 슬레이브 IP 간에 트랜젝션이 수행되고 있는 경우에, 제2 마스터 IP로부터 NI(500)으로 입력된 락 시퀀스를 버퍼(520)에 버퍼링하도록 제어한다.

제1 마스터 IP와 슬레이브 IP 간의 트랜젝션이 종료된 경우(단계 606), 상태 제어부(510)는 버퍼(520)에 버퍼링된 락 시퀀스를 슬레이브 IP로 전달한다(단계 607). 전달된 락 시퀀스에 따라 슬레이브 IP는 ready 응답을 제2 마스터 IP로 전송하고, 제2 마스터 IP와 슬레이브 IP 간에는 락 오퍼레이션이 수행된다(단계 608).

먼저, NI(500)는 마스터 IP 또는 슬레이브 IP와 트랜젝션이 수행되지 않는 아이들링 스태이트에 있다(단계 701). NI(500)은 제1 마스터 IP로부터 락 시퀀스를 수신하고(단계 702), 상기 락 시퀀스를 슬레이브 IP로 전달하여 락 오퍼레이션이 수행된다(단계 703).

락 오퍼레이션 수행 중 제2 마스터 IP로부터 플릿 버스트가 입력되면(단계 704), NI(500)의 상태 제어부(510)는 수신된 플릿 버스트를 디스카드(discard) 하고 레스폰스 생성부(530)에서 슬레이브 에러(SLVERR) 응답을 생성하도록 제어한다(단계 705). 생성된 슬레이브 에러 응답은 제2 마스터 IP로 전송되고(단계 706), 제1 마스터 IP로부터 언락(Unlock) 트랜스퍼(transfer)가 이슈(issue)되어 해당 락 오퍼레이션이 종료된 경우(단계 707), 제2 마스터 IP는 단계 704에서 전송한 플릿 버스트를 다시 재전송한다(단계 708). 제2 마스터 IP로부터 전송된 플릿 버스트는 NI(500)을 통해 슬레이브 IP로 전달되고, 제2 마스터 IP와 슬레이브 IP는 플릿 버 스트를 송수신하면서 트랜젝션을 수행한다(단계 709).

본 명세서에서 개시된 방법 및 장치에서 사용되는 기능은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

본 발명에 따르면, 패킷 데이터 통신 온칩 인터커넥트 시스템에서 마스터 IP와 슬레이브 IP 간의 수행되는 락 오퍼레이션을 효율적으로 제어할 수 있다.

또한, 본 발명에 따르면, AXI 프로토콜을 이용한 패킷 데이터 통신 온칩 인터커넥트 시스템에서 발생할 수 있는 문제점을 네트워크 인터페이스에 간단한 동작 로직 추가로 해결할 수 있다.

또한, 본 발명에 따르면, 네트워크 인터페이스에서 AXI 프로토콜에 따른 락 오퍼레이션 수행을 적절히 제어하도록 함으로써, NoC 전체의 트래픽 성능 향상은 물론 쓰루풋의 향상을 도모할 수 있다.

Claims

패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)에 있어서,

슬레이브 IP 및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부; 및

상기 마스터 IP로부터 입력된 데이터 버스트(burst)를 버퍼링하는 버퍼(Buffer)

를 포함하고,

상기 상태 제어부는 상기 슬레이브 IP가 제1 마스터 IP와 트랜젝션을 수행하는 상태에서 제2 마스터 IP로부터 락 시퀀스(Lock Sequence)가 수신된 경우, 상기 제2 마스터 IP로부터 수신된 상기 락 시퀀스를 상기 버퍼에 버퍼링하도록 제어하고, 상기 제1 마스터 IP와의 상기 트랜젝션이 종료된 경우 상기 버퍼에 버퍼링된 상기 락 시퀀스를 상기 슬레이브 IP로 전달하도록 제어하는 것을 특징으로 하는 네트워크 인터페이스.
패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)에 있어서,

슬레이브 IP 및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부; 및

상기 마스터 IP로부터 입력된 데이터 버스트(burst)를 버퍼링하는 버퍼;

상기 상태 제어부의 제어에 따라 에러 레스폰스를 생성하는 레스폰스 생성부

를 포함하고,

상기 상태 제어부는 상기 슬레이브 IP가 제1 마스터 IP와 락 오퍼레이션을 수행하는 상태에서 제2 마스터 IP로부터 데이터 버스트가 입력된 경우, 상기 버퍼에 버퍼링된 상기 데이터 버스트를 디스카드(discard)하고, 상기 레스폰스 생성부에서 상기 에러 레스폰스를 생성하도록 제어하며, 상기 에러 레스폰스는 상기 NoC 백본을 통하여 상기 제2 마스터 IP로 전송되는 것을 특징으로 하는 네트워크 인터페이스.
제2항에 있어서,

상기 에러 레스폰스는 AXI(Advanced eXtensible Interface) 프로토콜의 응답 시그널인 슬레이브 에러(Slave Error; SLVERR) 레스폰스인 것을 특징으로 하는 네트워크 인터페이스.
제2항에 있어서,

상기 제2 마스터 IP로부터 입력된 상기 데이터 버스트는 락 시퀀스인 것을 특징으로 하는 네트워크 인터페이스.
제1항 또는 제2항에 있어서,

상기 네트워크 인터페이스는 AHB(Advanced High-performance Bus) 프로토콜, APB(Advanced Peripheral Bus) 프로토콜, 또는 AXI(Advanced eXtensible Interface) 프로토콜 중 어느 하나 이상의 프로토콜을 지원하는 것을 특징으로 하는 네트워크 인터페이스.
패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템에 있어서,

하나 이상의 마스터 IP;

하나 이상의 슬레이브 IP;

상기 마스터 IP와 상기 슬레이브 IP 간에 전송되는 패킷 데이터의 전송을 제어하는 하나 이상의 라우터를 포함하는 NoC(Network on Chip) 백본;

상기 마스터 IP와 상기 NoC 백본 간의 인터페이싱을 수행하는 제1 네트워크 인터페이스; 및

상기 슬레이브 IP와 상기 NoC 백본 간의 인터페이싱을 수행하는 제2 네트워크 인터페이스

를 포함하고,

상기 제2 네트워크 인터페이스는 상기 슬레이브 IP와 상기 NoC 백본을 통해 연결된 상기 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부; 및

상기 마스터 IP로부터 입력된 데이터 버스트를 버퍼링하는 버퍼

를 포함하며,

상기 상태 제어부는 상기 슬레이브 IP가 제1 마스터 IP와 트랜젝션을 수행하는 상태에서 제2 마스터 IP로부터 락 시퀀스(Lock Sequence)가 수신된 경우, 상기 제2 마스터 IP로부터 수신된 상기 락 시퀀스를 상기 버퍼에 버퍼링하도록 제어하고, 상기 제1 마스터 IP와의 상기 트랜젝션이 종료된 경우 상기 버퍼에 버퍼링된 상기 락 시퀀스를 상기 슬레이브 IP로 전달하도록 제어하는 것을 특징으로 하는 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템.
패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템에 있어서,

하나 이상의 마스터 IP;

하나 이상의 슬레이브 IP;

상기 마스터 IP와 상기 슬레이브 IP 간에 전송되는 패킷 데이터에 대한 전송을 제어하는 하나 이상의 라우터를 포함하는 NoC(Network on Chip) 백본;

상기 마스터 IP와 상기 NoC 백본 간의 인터페이싱을 수행하는 제1 네트워크 인터페이스; 및

상기 슬레이브 IP와 상기 NoC 백본 간의 인터페이싱을 수행하는 제2 네트워크 인터페이스

를 포함하고,

상기 제2 네트워크 인터페이스는, 상기 슬레이브 IP와 상기 NoC 백본을 통해 연결된 상기 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 상태 제어부;

상기 마스터 IP로부터 입력된 데이터 버스트를 버퍼링하는 버퍼;

상기 상태 제어부의 제어에 따라 에러 레스폰스를 생성하는 레스폰스 생성부

를 포함하며,

상기 상태 제어부는 상기 슬레이브 IP가 상기 제1 마스터 IP와 락 오퍼레이션을 수행하는 도중에 상기 제2 마스터 IP로부터 데이터 버스트가 입력된 경우, 상기 버퍼에 버퍼링된 상기 데이터 버스트를 디스카드(discard)하고, 상기 레스폰스 생성부에서 상기 에러 레스폰스를 생성하도록 제어하며, 상기 에러 레스폰스는 상기 NoC 백본을 통하여 상기 제2 마스터 IP로 전송되는 것을 특징으로 하는 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템.
제7항에 있어서,

상기 에러 레스폰스는 AXI(Advanced eXtensible Interface) 프로토콜의 응답 시그널인 슬레이브 에러(Slave Errorl; SLVERR) 레스폰스인 것을 특징으로 하는 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템.
제6항 또는 제7항에 있어서,

상기 제1 및 상기 제2 네트워크 인터페이스는 AHB(Advanced High-performance Bus) 프로토콜, APB(Advanced Peripheral Bus) 프로토콜, 또는 AXI(Advanced eXtensible Interface) 프로토콜 중 어느 하나 이상의 프로토콜을 지원하는 것을 특징으로 하는 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템.
제7항에 있어서,

상기 제2 마스터 IP는 상기 에러 레스폰스를 수신하고, 상기 제1 마스터로부터 언락(unlock) 트랜스퍼(transfer)가 이슈(issue)되는 경우, 상기 트랜젝션을 상기 슬레이브 IP로 재전송하는 것을 특징으로 하는 패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템.
패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)에서 수행되는 패킷 데이터 처리 방법에 있어서,

슬레이브 IP및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 단계;

상기 슬레이브 IP가 제1 마스터 IP와 트랜젝션을 수행하는 상태에서 제2 마스터 IP로부터 락 시퀀스(Lock Sequence)가 입력된 경우, 상기 제2 마스터 IP로부터 입력된 상기 락 시퀀스를 버퍼에 버퍼링하는 단계; 및

상기 제1 마스터 IP와의 상기 트랜젝션이 종료된 경우 상기 버퍼에 버퍼링된 상기 락 시퀀스를 상기 슬레이브 IP로 전달하는 단계

를 포함하는 것을 특징으로 하는 네트워크 인터페이스에서의 패킷 데이터 처리 방법.
패킷 데이터 통신 온칩 인터커넥트(Packet Data Communication On-chip Interconnect) 시스템의 네트워크 인터페이스(Network Interface; NI)에서 수행되는 패킷 데이터 처리 방법에 있어서,

슬레이브 IP 및 NoC 백본(backbone)을 통해 연결된 하나 이상의 마스터 IP 간의 트랜젝션을 모니터링하는 단계;

제1 마스터 IP로부터 상기 슬레이브 IP로 락 시퀀스(Lock Sequence)가 전송된 상태에서 제2 마스터 IP로부터 데이터 버스트가 입력된 경우, 상기 입력된 데이터 버스트를 디스카드(discard)하는 단계; 및

에러 레스폰스를 생성하는 단계;

상기 에러 레스폰스를 상기 NoC 백본을 통하여 상기 제2 마스터 IP로 전송하는 단계

를 포함하는 것을 특징으로 하는 네트워크 인터페이스에서의 패킷 데이터 처리 방법.
제11항 또는 제12항에 있어서,

상기 네트워크 인터페이스는 AHB(Advanced High-performance Bus) 프로토콜, APB(Advanced Peripheral Bus) 프로토콜, 또는 AXI(Advanced eXtensible Interface) 프로토콜 중 어느 하나 이상의 프로토콜을 지원하는 것을 특징으로 하는 네트워크 인터페이스에서의 패킷 데이터 처리 방법.
제11항 또는 제12항 중 어느 한 항의 방법을 실행하기 위한 상태 머신(state machine)이 기록된 메모리 수단을 포함하는 네트워크 온 칩(Network on Chip).