JPH07282025A - クロック回路 - Google Patents

Abstract

(57)【要約】 【目的】 メインプロセッサ・メモリとパケット交換機
構との間にデータを転送するための装置。 【構成】 上記装置は、(1)メインプロセッサ・メモリ
に結合された第１バスと、(2)第１バスと第２のバスと
の間に結合され、第１バスに接続された第１ポートと第
２バスに接続された第２ポート、第２バスに結合された
通信プロセサ、第２バスに結合されたメモリとを持つ双
方向ＦＩＦＯバッファと、(3)メインプロセッサとＦＩ
ＦＯバッファとの間にデータを転送するための、第１バ
スとＦＩＦＯバッファとの間に結合された第１のＤＭＡ
エンジンと、(4)ＦＩＦＯバッファと第２バスとの間に
データを転送するために両者の間に結合された第２のＤ
ＭＡエンジンと、(5)第２バスとパケット交換機構とを
インターフェースさせるために両者の間に結合されたパ
ケット交換インターフェースとを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高性能パケット交換機
構とメインプロセッサとの間の通信リンクを提供する装
置に関し、具体的には、メインプロセッサのファースト
・イン・ファースト・アウト（ＦＩＦＯ）バッファ管理
方法の改良、エラー検出回路、および、クロック・エラ
ー検出回路の改良に関する。

【０００２】

【従来の技術】並列処理システムにおいては、そのシス
テム性能は、プロセッサ性能と通信性能とに依存する。
通信性能は非常に重要なものであるが、それは２つの要
素に分けられる。すなわち、待ち時間とバンド幅であ
る。効率的な通信サブシステムをつくるためには、両方
の要素が最適化されなければならない。

【０００３】従来のシステムにおいては、メインプロセ
ッサ（たとえば、IBM RISC System/6000または同様のシ
ステム）と高性能交換機構との間に、たとえばアダプタ
のような装置が使われてきた。しかし、これらのアダプ
タは、データが比較的遅いバスを移動するときに、メイ
ンプロセッサが常に関わる必要があった。したがって、
データの転送が行われているときには、メインプロセッ
サは他のタスクを実行することができなかった。これ
は、メインプロセッサの性能を最適化できないという問
題がある。

【０００４】前記の問題を解決するために、アダプタに
コプロセッサ機構を用いている従来のシステムがある
が、ここでの問題は、メインプロセッサとコプロセッサ
機構との間の比較的遅いバスに、余計なトラフィックが
流れることであった。そのため、そのバスで使用可能な
サイクルのすべてをアプリケーション・データを移動す
るのに使うことができなかった。これは、システムの通
信効率を下げる。

【０００５】さらに、従来のシステムは比較的遅いバス
を使って、メインプロセッサからコプロセッサへ、およ
びその逆の方向に、通信タスクのためのポリングを行っ
ており、このため、メインプロセッサの性能を落とし、
貴重なバンド幅を使い、これにより、バス上でアプリケ
ーション・データとコンテンションを起こし、メッセー
ジの待ち時間が増え、メッセージのバンド幅が減り、シ
ステム全体の効率を下げることにつながっていた。これ
は、通信効率を下げる。

【０００６】さらに、従来のアダプタはスレーブモード
でだけ使用でき、アダプタがデータ転送を始めることは
できなかった。すなわち、メインプロセッサがマスター
でなければならず、上述したように、データ転送のすべ
てのプロセスに常に関わらなければならないという問題
があった。

【０００７】もう一つの問題は、データの経路、および
その整合性をチェックすることに関わる問題である。メ
ッセージ通過プロトコルを使用している並列処理システ
ムでは、情報パケットは並列処理システムの中のプロセ
ッサの間を通過する。これらのデータパケットは、通
常、経路情報を含むヘッダを持ち、このヘッダにより、
パケットは、ネットワーク基本構造（以下ファブリック
ともいう）を通って、ソース・プロセッサから宛先プロ
セッサに送られる。あるシステムでは、経路情報はネッ
トワーク・ファブリックの中で消耗し（たとえば、パケ
ットがデータ経路を進むうちにデータ・ビットが落とさ
れ）、メッセージ・パケットがあて先に着いたときに
は、もはや経路情報がないということさえある。経路デ
ータが壊されれば、ネットワークはエラーを検出するこ
とは出来ず、パケットは間違ったあて先に着き、その結
果、データの整合性が失われる。

【０００８】もう１つの問題は、アダプタのクロックが
故障したときに、従来のアダプタはメインプロセッサを
制限なくハングアップさせてしまうという問題があっ
た。

【０００９】さらに、従来のアダプタは固定された手段
を使って通信タスクを実行するので、アダプタが効率よ
く動作していないとわかっても変更することが困難であ
った。

【００１０】

【発明が解決しようとする課題】本発明の目的は、高性
能交換機構との通信の完了を待つことからメインプロセ
ッサを解放するアダプタを提供し、このアダプタがもっ
ぱらデータ転送のタスクを実行している間、メインプロ
セッサが他のタスクが行えるようにすることである。

【００１１】本発明のもう１つの目的は、データ転送の
オペレーションにおいてマスターとしてもスレーブとし
ても動作できるアダプタをメインプロセッサと高性能交
換機構の間に提供することである。

【００１２】本発明のもう一つの目的は、メインプロセ
ッサからアダプタへのコマンドと、アダプタからメイン
プロセッサへの応答とを待ち行列に入れる（以下キュー
またはキューイングという）方法を提供し、比較的遅い
バスを通るポリングが起こらないようにすることであ
る。

【００１３】本発明のもう一つの目的は、転送されたデ
ータの整合性を確実にできる方法と構造を提供すること
である。

【００１４】本発明のもう一つの目的は、メインプロセ
ッサとアダプタとの間の相互作用を制御する際の融通性
が向上できる方法と構造を提供することである。

【００１５】本発明のもう一つの目的は、経路データが
失われたときでも、経路を間違えたパケットを確実に検
出する方法と構造を提供することである。

【００１６】本発明のもう一つの目的は、クロックのエ
ラーを検出する回路を提供し、クロックが故障した場合
でも、メインプロセッサのハングアップが防止できるよ
うにすることである。

【００１７】

【課題を解決するための手段】本発明の第１の側面とし
て、メインプロセッサおよびそのメモリと、パケット交
換機構との間のデータ転送のためのアダプタを提供す
る。このアダプタは、メインプロセッサとそのメモリに
結合された第１のバスと、第１のバスと第２のバスとの
間に結合され、第１のバスに接続された第１のポート、
および、第２のバスに接続された第２のポートを持つ、
双方向ファースト・イン・ファースト・アウト（以下Ｆ
ＩＦＯと略す）・バッファと、第２のバスに結合された
通信プロセッサと、第２のバスに結合されたメモリと、
メインプロセッサとＦＩＦＯバッファとの間でデータを
転送するために第１のバスとＦＩＦＯバッファとの間に
結合された第１のダイレクトメモリアクセス（以下ＤＭ
Ａと略す）エンジンと、ＦＩＦＯバッファと第２のバス
との間でデータを転送するためにＦＩＦＯバッファと第
２のバスとの間に結合された第２のＤＭＡエンジンと、
第２のバスと交換機構との間に結合され第２のバスを交
換機構にインターフェースさせ、通信プロトコルにした
がいパケットがメインプロセッサのメモリと交換機構と
の間に伝送され、第１および第２のＤＭＡエンジンが相
互に独立にパケット・データを転送できるようにするた
めのパケット交換インターフェースとを含む。

【００１８】本発明の第２の側面として、アダプタによ
って配布機構に結合されたメインプロセッサのＦＩＦＯ
バッファのデータを管理する方法を提供する。メインプ
ロセッサは第１のバスと、それに結合されたメインメモ
リを持つ。アダプタは通信コプロセッサ、第２のバス、
それに結合されたローカルメモリ、および、メインメモ
リとローカルメモリとの間のＤＭＡ転送を実行するため
のＤＭＡ手段を含む。この方法は、メインメモリとロー
カルメモリの両方にストアされる１組のパケットＦＩＦ
Ｏを提供するステップを含み、パケットＦＩＦＯの各々
は、それぞれと関連するヘッド・ポインタとテイル・ポ
インタとを持ち、メインメモリ・パケットＦＩＦＯ、お
よびローカルメモリ・パケットＦＩＦＯの一方が送り出
しＦＩＦＯとなり、メインメモリ・パケットＦＩＦＯあ
るいはローカルメモリ・パケットＦＩＦＯの他方が受け
取りＦＩＦＯとなる。この方法は、さらに、送り出しＦ
ＩＦＯから受け取りＦＩＦＯにパケットデータのＤＭＡ
転送を実行するステップを含み、ＤＭＡ転送は、受け取
りＦＩＦＯで使用されるヘッド・ポインタとテイル・ポ
インタ情報を含み、これにより、ヘッド・ポインタおよ
びテイル・ポインタ情報を求めて第１および第２のバス
を通るポリングをせずに、パケットデータのＤＭＡ転送
をいつ開始しいつ終了するかを判断できるようにする。

【００１９】本発明の第３の側面として、メインプロセ
ッサのチャネルと交換機構との間に結合されたアダプタ
で使用されるクロックエラー検出回路を含む。クロック
エラー検出回路は、アダプタの外の外部クロック・ソー
スを持ち、このクロック・ソースは前記アダプタと結合
された出力を持ち、あらかじめ定められた形（たとえ
ば、矩形）の波形を発生する。また、クロックエラー検
出回路は、アダプタの中にカウンタ機構を持ち、このカ
ウンタ機構は、波形があらかじめ定められたレベル（た
とえば、「高い」）、あらかじめ定められた波形を持ち
外部ソースに依存しないローカルに発生した波形を持つ
かを検出するためにクロック・ソースの出力に接続され
た第１の入力と、波形が第２のあらかじめ定められたレ
ベル（たとえば、「低い」）であるかを検出するために
クロック・ソースの出力に接続された第２の入力と、外
部クロック・ソースに依存しないであらかじめ定められ
た形（たとえば、矩形）のローカルに発生された波形に
よってクロックされ、初期値から終末値までカウントを
はじめるために第１と第２の入力に接続されたカウンタ
と、クロック信号の遷移が欠けるとカウント機構が終末
値に達するように、カウンタの周波数をあらかじめ定め
られた形を持つ波形の周波数よりも大きくし、カウンタ
が終末値に達するまでカウントしたのに応ずる出力とを
含む。さらに、クロックエラー検出装置は、アダプタを
リセットするために、カウント機構の前記の出力に結合
されたリセット・デバイスと、アダプタのリセット・コ
ンディションをメインプロセッサに伝達し、クロック信
号の遷移が欠けてもメインプロセッサがハングアップ状
態に放置されないようにするための、リセット・デバイ
スとメインプロセッサとの間に結合されたリセット伝達
手段とを有する。

【００２０】本発明は第４の側面として、改良されたエ
ラー検出回路を提供する。改良されたエラー検出回路
は、パリティー・データを含むメッセージ・データを送
るためのメインプロセッサと、メッセージ・データを受
け取るためのメッセージ受け取りデバイスと、メインプ
ロセッサからメッセージ・データを受け取りメッセージ
・データをアダプタに送るための、メインプロセッサと
メッセージ受け取りデバイスとの間に結合されたアダプ
タと、アダプタからメッセージ受け取りデバイスに送ら
れたメッセージ・データの終わりにつけて送られ、メッ
セージ受け取りデバイスによって受け取られたメッセー
ジ・データのエラーを検出するためのサイクリック・リ
ダンダンシー・チェック（Cyclic Redundancy Check）
（以下ＣＲＣと略す）・コードを発生させるアダプタの
中のＣＲＣ発生装置と、メインプロセッサによってアダ
プタに送られたパリティー・データを検出するためにＣ
ＲＣ発生装置に結合されたパリティー検出装置とを含
む。パリティー検出装置は、パリティー・エラーが検出
されたときに、ＣＲＣ発生装置によりＣＲＣコードの中
にエラーを発生させる手段を含み、これにより、パリテ
ィー検出装置がパリティー・エラーを検出したときに、
アダプタによってメッセージ受け取りデバイスに送られ
たメッセージ・データの終わりのＣＲＣコードがエラー
を含むようにする。

【００２１】

【実施例】図１および図２に、本発明によるアダプタ１
を示す。アダプタ１は、メインプロセッサ・ノード２
（たとえば、IBM RISC System/6000）と、高性能交換
機構３との間の通信を実行する通信デバイスである。ア
ダプタは、マイクロチャネル・バスのノードにインター
フェースすることができる。（マイクロチャネル・バス
の記述については、IBM "Personal System/2 Hardware
Technical Reference- Architectures", Part No. 84F8
933, Part No. 68X2330、および、"IBM MicroChannel A
rchitecture"を参照されたい。） 図２は、アダプタ２０およびその構成要素を詳細に示
す。アダプタ・カードにより、メインプロセッサは高性
能交換機構を通して通信できる。アダプタを介しての通
信の開始はアダプタあるいはプロセッサ・ノードのどち
らからでもできる。アダプタ・カードはマイクロチャネ
ル・インターフェース２１を持ち、これにより、メイン
プロセッサのマイクロチャネルがアダプタにインターフ
ェースする。メインプロセッサはメインメモリ記憶装置
２ａを持ち、メインメモリ記憶装置はその中にＦＩＦＯ
記憶装置２ｂを持つ。

【００２２】アダプタは、ストリーミング・マスター、
あるいは、ノンストリーミング・スレーブとして機能す
る。具体的には、アダプタは、８０ＭＢ／ｓのピークバ
ンド幅を持つマイクロチャネル・ストリーミング・マス
ターである。アダプタは１０ＭＨｚ転送クロックを使っ
て８または４バイトのストリーミングをサポートする。
アダプタは、ノンストリーミング・マイクロチャネル・
スレーブとしても機能することができる。クロック速度
は高性能交換機構と同期する４０ＭＨｚが望ましい。

【００２３】カードは、マイクロチャネル・インターフ
ェース２１の他に、マイクロプロセッサ２２（たとえ
ば、６４ビットデータ・バスあるいは同様のものを持つ
ものが望ましい）を含む。マイクロプロセッサは通信コ
プロセッサとして使われる。

【００２４】エラー修正を施した十分量（たとえば８メ
ガバイト）のＤＲＡＭ２３も、マイクロプロセッサ２２
に結合されている。ＤＲＡＭ２３はマイクロプロセッサ
のプログラム記憶装置であり、プロトコル・データ構造
を保持する。ＤＲＡＭ２３はアダプタとメインプロセッ
サとの間のメッセージ通過エリアとしても使われる。以
下に述べるように、ＤＲＡＭはコプロセッサおよびマイ
クロチャネルからアドレス可能である。

【００２５】少くとも２つのＤＭＡエンジンあるいは同
様のもの（たとえば、左側のＤＭＡエンジン２４と右側
のＤＭＡエンジン２５）があり、メインプロセッサと多
重チャネルとの間にダイレクト・メモリ・アクセスを提
供する。

【００２６】さらに、双方向ＦＩＦＯバッファ２６（た
とえば、少なくとも４ｋＢの容量が望ましい）が、マイ
クロチャネル・インターフェース２１に結合されてい
る。双方向ＦＩＦＯはＤＭＡエンジン２４および２５に
よって制御され（図２の点線で示すように）、第１およ
び第２のポート２６ａおよび２６ｂ（ＡポートおよびＢ
ポート）を含む。さらに、以下に述べるように、ＦＩＦ
Ｏ２６は内部レジスタ２６ｃ（たとえば、「メールボッ
クス」）を持っており、これにより、ＦＩＦＯバッファ
をバイパスすることができる。

【００２７】メモリと交換機構管理装置（Memory and S
witch Management Unit)（以下ＭＳＭＵと略す）２７と
して知られるスタンダード・セルのＡＳＩＣが、複数の
レジスタを備え、マイクロプロセッサ２２、双方向ＦＩ
ＦＯ、高性能交換機構、および、ＤＲＡＭ２３に結合さ
れ、ＤＲＡＭ２３のＤＲＡＭコントローラとしてはたら
く。ＭＳＭＵ２７はマイクロプロセッサのためのＤＲＡ
Ｍコントローラであり、マイクロプロセッサ・バスを高
性能交換機構にインターフェースさせる。ＭＳＭＵにつ
いては、米国特許出願第08/025,019号「メッセージパケ
ット・トラスミッタ」に記載がある。

【００２８】ＭＳＭＵは、マイクロプロセッサによっ
て、あるいは、メールボックスを介してメインプロセッ
サによってアクセスされる。ＤＭＡエンジン２４および
２５が、２つのアダプタ・バス２８および２９のそれぞ
れの上にストリーミング・データ転送を提供する。左側
では、左側のＤＭＡエンジン２４がマイクロチャネルと
双方向ＦＩＦＯバッファ２６の間の転送を行い、右側で
は、右側のＤＭＡエンジン２５が双方向ＦＩＦＯバッフ
ァとマイクロプロセッサ・バスの間の転送を行う。

【００２９】双方向ＦＩＦＯバッファ２６が、比較的速
い１６０M byte/sのマイクロプロセッサ・バス２８とよ
り遅いマイクロチャネル・バス２９の結合を解き、両方
のバスが同時に併行して使用できるようにしている。こ
れによって、マイクロプロセッサが計算を実行している
間に、マイクロチャネル上にデータを転送することがで
きる。マイクロチャネルに比べてマイクロプロセッサ・
バスが相対的に高速度であるので、マイクロプロセッサ
の計算は、高性能交換機構への／からのデータ転送とタ
イムマルチプレックスして、行うことができる。メイン
プロセッサはデータの転送を待っている間に、他の処理
を行うことができるので、従来の装置に比べて重要な利
点を提供する。

【００３０】上述したように、また以下に述べるよう
に、アダプタはマイクロチャネル・スレーブとしてメイ
ンプロセッサによってアクセスされ、また、マイクロチ
ャネル・マスターとしてメインプロセッサのメモリをア
クセスすることができる。カードがマイクロチャネルの
アドレスを復号するとき、マイクロチャネル・マスター
がサイクル（たとえば、マイクロチャネル・サイクル）
を求めてバスを使えるようにするために、マイクロプロ
セッサはバスからはずされる。その後、コントロールは
マイクロプロセッサに戻される。ハードウェアがアクセ
スのチェックを行い、メインプロセッサ上のユーザ領域
のアプリケーションから、アダプタ上のシステムデータ
を保護する。

【００３１】マイクロチャネルを介してメインプロセッ
サにさらにアクセス可能なものには、カード上で構成可
能なレジスタ（たとえば、スタート／ストップ・マイク
ロプロセッサ、リセット・カードは、カードが復号する
マイクロチャネル・アドレスを確立する）がある。

【００３２】電源を立ち上げたときに、メインプロセッ
サはメールボックスを介してマイクロプロセッサ・コー
ドをアダプタＤＲＡＭにロードし、構成可能なレジスタ
を介してマイクロプロセッサの動作を開始させる。右側
のＤＭＡエンジンまたはメインプロセッサがマイクロプ
ロセッサ・バスの使用を必要とするとき、プロセッサは
自動的にバスからはずされ、アクセスが完了したときに
バスに戻る。このオペレーションは、メインプロセッサ
とマイクロプロセッサに関係なく行われる。

【００３３】マイクロプロセッサはマイクロチャネルへ
の割り込みをかけ、また、マイクロチャネルからの割り
込みを受け取ることができる。典型的には、割り込みは
例外報告のために使われる。上述したように、また以下
に述べるように、メインプロセッサとコプロセッサとの
間の通常のメッセージ通過はメモリの中で行われる。

【００３４】アダプタは、マイクロチャネル・マスター
として、高性能交換機構からマイクロチャネルに、およ
び、マイクロチャネルから高性能交換機構に、データを
ストリームさせることができる。アダプタは、また、デ
ータをマイクロチャネルからＤＲＡＭに、またその逆に
ストリームすることができ、マイクロプロセッサはマイ
クロチャネル・データをロードしストアすることができ
る。コプロセッサは、ＤＭＡポートとして知られるアダ
プタ上の或る範囲のアドレスに書き込みをすることによ
ってすべてのＤＭＡ転送を開始し、後でポートを読み込
んで結果を見ることができる。

【００３５】左側のＤＭＡエンジンはユニークな「ヘッ
ダ」アーキテクチャを介してマイクロプロセッサによっ
て制御される。このヘッダはＦＩＦＯキューを通り（し
たがって双方向ＦＩＦＯ２６には、いちどきに複数のキ
ューができることがある）、左側のＤＭＡエンジンが前
のヘッダの処理を終えるとバッファから次のヘッダを引
っ張り出してマイクロチャネル・マスター・オペレーシ
ョンを開始する。ヘッダは左側のＤＭＡエンジンのフェ
ッチまたはストア・オペレーションのためである。スト
ア・オペレーションのデータは、ＦＩＦＯの中のヘッダ
のすぐ後に続く。したがって、制御とデータ情報は同じ
経路を通る。以下に述べるように、左側と右側にかかる
ブリッジが、両方のバスの上でのマスターおよびスレー
ブとしてはたらく。たとえば、上述した左側のＤＭＡエ
ンジンは、マイクロチャネル上のマスターになり、デー
タをマイクロチャネルからフェッチしたり、マイクロチ
ャネルにデータをストアするはたらきをする。

【００３６】左側のＤＭＡエンジンは、また、スレーブ
サイクルをとるためにマイクロチャネルを監視する（左
側のＤＭＡエンジンはマイクロチャネルに対してスレー
ブである）。スレーブサイクル（または、プロセッサ入
出力）は、左側のＤＭＡエンジンと右側のＤＭＡエンジ
ンのマスター・オペレーションに割り込むことができ、
それによって、プロセッサ入出力が迅速に且つ原子的
（単位オペレーション）で行える。メインプロセッサ
は、アダプタとの通信をするために進行中のＤＭＡオペ
レーションの完了を待つ必要がなく、プロセッサ入出力
が行われたことが確認できる。スレーブサイクルの復号
においては、左側のＤＭＡエンジンが右側のＤＭＡエン
ジンに割り込み、両方がマイクロプロセッサ・アドレス
空間への原子的プロセッサ入出力が行えるようにする。
左側のＤＭＡエンジンは、プロセッサ入出力が完了する
前に右側のＤＭＡエンジンの肯定応答を待つ。

【００３７】さらに、右側のＤＭＡは、いくつかのマイ
クロプロセッサ・スレーブ制御ポートによって制御され
る。たとえば、図２に示すように、「ＦＩＦＯ」ポート
２６ｂが提供されている。マイクロプロセッサがＦＩＦ
Ｏポート２６ｂに対して読み込み／書き込みを行うと
き、ブリッジがマイクロプロセッサ・バス・スレーブの
役目を果たす。マイクロプロセッサ２２はいくつかの機
能を実行するためにＦＩＦＯポートを使う。これらの機
能には以下が含まれる。すなわち、ストアをするために
ヘッダを左側のＤＭＡエンジンに送り、右側ＤＭＡを開
始してストアするべきデータをＦＩＦＯに入れる（ブリ
ッジはバス・マスターになり、マイクロプロセッサ・ア
ドレス空間の中のどこにでもまたどこからでもパイプラ
イン・サイクルを実行する）、左側のＤＭＡエンジンに
ヘッダを送ってフェッチを行わせる、右側ＤＭＡを開始
して、左側のＤＭＡエンジンがフェッチしたデータをマ
イクロプロセッサ・アドレス空間の中のどこかに移動さ
せる、右側ＤＭＡを開始せずにストアをするのために左
側のＤＭＡエンジンにヘッダを送る、さらに、ＦＩＦＯ
にあるいはＦＩＦＯから直接データを読み込み／書き込
みする。

【００３８】マイクロプロセッサは、ＤＭＡポートとよ
ばれるアダプタ・アドレスの範囲の１つに書き込みを行
うことによってＤＭＡ転送を開始する。ＤＭＡポートの
アドレスの選択と、ポートに書き込まれた最初のワード
（ＤＭＡヘッダとして知られる）の内容により、ＤＭＡ
アクティビティを制御する手段がマイクロプロセッサに
提供される。基本的に、ＤＭＡポートのアドレスの選択
により右側のＤＭＡエンジン２５が制御され、双方向Ｆ
ＩＦＯ２６の中を通るヘッダのデータにより左側のＤＭ
Ａエンジン２４が制御される。

【００３９】ポートアドレスは、次に述べるように構成
される。アドレスの１つのフィールドは、すべてのポー
トアドレスに対して同じである。これらのビットによ
り、右側のＤＭＡエンジン２５にＤＭＡポートがアドレ
スされていることが示される。もう１つのフィールドが
マイクロプロセッサ・バス上の転送が始まるアドレスを
指定する。さらに１つのアドレス・ビットが制御ビット
の役をし、そのビットがゼロのとき、右側のＤＭＡエン
ジン２５がディスエーブルされる。このビットの目的に
ついては以下に述べる。

【００４０】ＤＭＡヘッダは、左側と右側のＤＭＡエン
ジン２４と２５両方に有用な情報（たとえば、転送され
るワード数）と、左側のＤＭＡエンジン２４のみに使わ
れる情報を持つ。この情報は、転送が始まるマイクロチ
ャネル・アドレスを含む。

【００４１】以下に記すように、マイクロプロセッサは
ＤＭＡに書き込みを開始する（たとえば、アダプタ・メ
モリまたは交換機構からメインプロセッサ・メモリ２ａ
へのデータの転送）を開始する。ＤＭＡポートへのマイ
クロプロセッサの書き込みは、明示的ではないが、デー
タのソースがメモリか交換機構かを示す。ヘッダが、双
方向ＦＩＦＯ２６に書かれる。その後、右側のＤＭＡエ
ンジン２５は、プロセッサをバスからはずし、アダプタ
・メモリまたは高性能交換機構から、データを双方向Ｆ
ＩＦＯ２６に転送する。転送が終わった後、バスのコン
トロールはマイクロプロセッサに戻される。その後、Ｄ
ＭＡヘッダが双方向ＦＩＦＯ２６の頭に届いたときに、
ヘッダは左側のＤＭＡエンジン２４によってフェッチさ
れる。左側のＤＭＡエンジン２４は双方向ＦＩＦＯ２６
からマイクロチャネルへのデータ転送を要求された回数
実行し、ヘッダを捨てる。

【００４２】アダプタは、ＤＭＡ書き込みの別のモード
もサポートする。このモードでは、右側のＤＭＡが開始
される前に、ＤＭＡヘッダは双方向ＦＩＦＯに書かれな
いで捨てられる。このモードは、マイクロプロセッサ
が、マイクロプロセッサ・レジスタからのデータと交換
機構からのデータを含むブロックを、メインメモリ２ａ
の連続した場所に書くときに使われる。ヘッダのないモ
ードを使い、２つか３つの前記のブロックが、単一の左
側のＤＭＡを使ってマイクロチャネルを通して転送され
る。

【００４３】マイクロプロセッサは、ＤＭＡ読み込み、
すなわち、メインプロセッサ・メモリ２ａからアダプタ
・メモリ（たとえば、ＤＲＡＭ２３または交換機構）へ
の読み込みを、２段階のプロセスとして行う。

【００４４】最初のステップで、マイクロプロセッサ
は、読み込みを指定するＤＭＡヘッダを書く。マイクロ
プロセッサは、右側のＤＭＡをエネーブルするアドレス
のビットが明らかに示されていない、いくつかのＤＭＡ
ポートアドレスのどこにでも書くことができる。これら
のアドレスのどこにでも書き込むことの結果は、ＤＭＡ
ヘッダを、右側のＤＭＡオペレーションを実行しない
で、双方向ＦＩＦＯ２６の中に入れることである。その
後で、ヘッダが双方向ＦＩＦＯの頭に届いたときに、ヘ
ッダは左側のＤＭＡエンジンによってフェッチされる。
左側のＤＭＡエンジン２４は、プロセッサ・メモリから
双方向ＦＩＦＯ２６へのデータ転送を要求された回数実
行する。

【００４５】ＤＭＡ読み込みオペレーションの２番目の
ステップでは、マイクロプロセッサは再び読み込みを指
定しているＤＭＡヘッダを書く。しかし、今回は、ヘッ
ダは、右側ＤＭＡがエネーブルされているポート・アド
レスに書かれる。これにより、右側ＤＭＡエンジン２５
はプロセッサをバスからはずし、要求されたバイト数を
双方向ＦＩＦＯ２６からアダプタ・メモリ（ＭＳＭＵ）
２７または交換機構の中に転送する。転送が終わった
後、バスのコントロールはマイクロプロセッサ２２に戻
る。ヘッダは捨てられ、双方向ＦＩＦＯに入れられな
い。

【００４６】右側のＤＭＡが必要である場合、マイクロ
プロセッサが右側ＤＭＡを開始したならば、開始された
ＤＭＡ転送が終了するまで、マイクロプロセッサがバス
上で別のアクションが実行できないように右側エンジン
のタイミングを設計する必要がある。

【００４７】上述したように、ＤＭＡヘッダはマイクロ
プロセッサ２２からの命令を左側ＤＭＡエンジン２４に
運ぶ。この手法は、マイクロプロセッサが、左側のＤＭ
Ａエンジン２４を直接的にではなくＦＩＦＯ２６を介し
て制御するものであるが、左側のポートが直接制御され
る従来のアプローチに比べていくつかの利点がある。た
とえば、ＦＩＦＯにデータとともにコマンドを入れるこ
とにより、ＤＭＡの制御と転送されるデータとを自動的
に同期させることができる。さらに、双方向ＦＩＦＯに
より、マイクロプロセッサ２２が左側のエンジン２４か
らの一連のＤＭＡコマンドをＦＩＦＯの容量だけキュー
に入れることができ、左側が完了するのを待つ必要がな
くなる。これにより、プロセッサ・メモリへの／からの
データ転送と併行して通信処理を行うことができる。

【００４８】プロセッサ・ノードの中のハードウェア
は、左側のＤＭＡエンジン２４によって実行されるマイ
クロチャネルの読み込みおよび書き込みを、プロセッサ
のメインメモリの読み込みおよび書き込みにマッピング
する。

【００４９】アダプタ・カードがパワーオン、または、
リセットの後に最初に初期化され、左側のＤＭＡエンジ
ン２４がそのＦＩＦＯポートを調べてそこに表れる最初
のデータがマイクロチャネル上でデータ転送を実行する
べきＤＭＡヘッダであるかを解読しているときには、左
側のエンジンは最初マイクロチャネルがマスターである
と仮定しなくてはならないが、これは比較的長い仲裁プ
ロセスを必要とする。アダプタは、この仲裁の遅れの影
響を最小にするよういくつかのアクションをとる。まず
第１に、双方向ＦＩＦＯにヘッダがあることにより、左
側のエンジンは、それがいまマスターでないとき、仲裁
プロセスを開始する。この仲裁プロセスは、ヘッダがＦ
ＩＦＯから読み込まれる前に開始される。したがって、
仲裁プロセスは、ＦＩＦＯアクセス時間とオーバーラッ
プされる。仲裁による遅れを最小にするための第２の手
法として、左側のエンジンは、データあるいはヘッダが
双方向ＦＩＦＯに残っている限り、マイクロチャネルの
マスターであることを続ける。双方向ＦＩＦＯが空であ
るか、そのバスのルールによりマスターであることを辞
めなければならないときに限り、左側のエンジンはマス
ターであることを放棄する。

【００５０】双方向ＦＩＦＯの中のアイテムのどれがヘ
ッダでありどれがデータであるかの曖昧さは決してな
い。書き込みＤＭＡの場合、ヘッダの後にメインプロセ
ッサに書かれるデータが続き、さらに転送の長さを指定
することにより、ヘッダは、ヘッダに続いて双方向ＦＩ
ＦＯ２６に何ワードのデータがあるかを示す。左側のエ
ンジン２４は、双方向ＦＩＦＯ２６から指定されたデー
タ量を転送した後、双方向ＦＩＦＯの中の次のアイテム
を新たなヘッダとして解釈する。同様に、読み込みＤＭ
Ａをリクエストしているヘッダは、単独でありデータを
伴わない。読み込みＤＭＡのリクエストを処理した後、
左側エンジン２４は、ＦＩＦＯの中の次のアイテムを新
たなヘッダとして解釈する。

【００５１】マイクロプロセッサ２２は、そのアクティ
ビティをメインプロセッサのアクティビティとコーディ
ネートさせるために、そのＤＭＡのプロセスを監視でき
なければならない。このオペレーションのための手段
は、アダプタにある２つのカウンタ、ＤＭＡペンディン
グとＤＭＡリプライによって提供される。

【００５２】ＤＭＡペンディングは、双方向ＦＩＦＯの
中にいくつの書き込みリクエストが完了を待ってキュー
されているかを示す。この数は、完全なＤＭＡ書き込み
要求（たとえば、ヘッダに続いてデータの量がヘッダに
指定されていること）が双方向ＦＩＦＯに入ったときに
増分される。この数は、左側のＤＭＡエンジンが書き込
みを完了（たとえば、左側のＤＭＡエンジンがヘッダで
指定されたデータの最後の転送を実行した後）する度に
減分される。

【００５３】ＤＭＡリプライは、完了した読み込みリク
エストがいくつＦＩＦＯにキューされてメモリまたは交
換機構に転送されるのを待っているかを示す。この数
は、マイクロチャネル読み込みデータのリクエストが完
了（たとえば、ＤＭＡヘッダでリクエストされたデータ
がすべてＦＩＦＯに入れられた後）する度に増分され
る。ＤＭＡリプライは決して減分されない。マイクロプ
ロセッサは、最後にこの数をチェックしたときから、ど
れだけＤＭＡリプライ数が増えたかを判断する。マイク
ロプロセッサは、ＤＭＡペンディングが減るのを観察す
ることによって、書き込みがマイクロチャネルに転送さ
れていることがわかる。ＤＭＡリプライが増えるのを観
察することによって、マイクロプロセッサは、マイクロ
チャネルから読み込みリクエストが戻ってくるのがわか
る。

【００５４】このブリッジによって、マイクロプロセッ
サは、右側ＤＭＡエンジンおよび左側ＤＭＡエンジンで
どのようにＤＭＡが実行されるかを制御できるようにな
るだけでなく、マイクロチャネル・アドレス空間への、
または、同アドレス空間からの、プロセッサ入出力がで
きるようになる。本発明の大きな利点の１つは、アダプ
タ・カード上およびメインプロセッサの中で動作中のソ
フトウェアが、通信タスクを分割し効率よいプロトコル
を作成することができる融通性が持てるようになること
である。

【００５５】メインプロセッサは、アダプタおよび交換
機構インターフェースを含むアダプタの構成要素との通
信を、アダプタ上のバス・トランジション機構を介して
開始することができる。バス・トランジションは、或る
範囲のマイクロチャネルのアドレスを、アダプタのマイ
クロプロセッサ・バス上のアドレスのサブセットの中に
マッピングする。このマッピングにより、メインプロセ
ッサは、マイクロプロセッサがアクセスできるアダプタ
・カードのＤＭＡを除くすべての資源にアクセスできる
ようになる。

【００５６】図２で簡単に述べたように、マイクロチャ
ネルからマイクロプロセッサ・バスへのデータ経路は、
ＦＩＦＯチップの中にあるバイパス・レジスタ、すなわ
ち、「メールボックス」を使ってＦＩＦＯをバイパスす
る。したがって、これらのアクセスは、待つことなく、
同期して起こる。双方向ＦＩＦＯにおける制御信号が、
ＦＩＦＯ経路またはメールボックス経路のどちらが使わ
れるかを判断する。メインプロセッサがマイクロプロセ
ッサ・バスにアクセスする必要があるとき、バスがマイ
クロプロセッサ、または、右側のＤＭＡによって使用さ
れている場合がある。このとき、アダプタ・ロジックに
より、読み込みによりデータがメールボックスの中に転
送されるか、書き込みによりデータがメールボックスか
ら転送されるまで、バスからマイクロプロセッサをはず
すか、ＤＭＡを中断させる。

【００５７】マイクロチャネルのデータバスの幅が４バ
イトであるのにたいし、マイクロプロセッサのデータバ
スの幅が８バイトであるので、書き込みのときマイクロ
チャネルのデータはマイクロプロセッサ・バス上に多重
分割され、読み込みのときマイクロプロセッサ・バスの
データはマイクロチャネルに多重化される。マイクロチ
ャネルがマイクロプロセッサ・バスの上部４バイトか下
部４バイトかを持っているかは、マイクロチャネルのア
ドレスビットの３番目の最下位のビットＡ＜２＞によっ
て決められる。Ａ< ２ >が高い場合は、マイクロチャネ
ルは上部４バイトと通信し、Ａ＜２＞が低い場合は、下
部４バイトと通信する。

【００５８】アダプタは、データの多重化または多重分
離を実行するために２つの代替手段を提供する。これら
の代替手段はモード３２とモード６４と呼ばれ、マイク
ロプロセッサ・バス上で実行されるアクセスの数が違
う。モード３２では、１回のマイクロチャネル・アクセ
ス毎に、マイクロプロセッサ・バスで１回アクセスが起
こる。モード６４では、マイクロチャネル・アクセスが
２回起こる毎に、マイクロプロセッサ・アクセスが１回
起こる。

【００５９】モード６４は、データが、１つのバスから
別のバスに送り出される前にメールボックス・レジスタ
の中に累積されていることを示す。モード３２は、アダ
プタ・メモリへのアクセス、および、カードの上のほと
んどのレジスタへのアクセスに便利である。モード３２
は、交換機構のインターフェース・ロジックの内部の８
バイト幅のＦＩＦＯへの読み込みと書き込みには動作し
ないので、これらのアクセスには、モード６４が使われ
なければならない。モード６４では、アダプタへのメイ
ンプロセッサのアクセスは、最初にアクセスする８バイ
トのマイクロチャネルのアドレスに２番めのアドレスを
つなげたペアとして実行することが必要である。モード
３２とモード６４の間の選択は、メインプロセッサがカ
ードのために使うマイクロチャネル・アドレスに基づい
て、メインプロセッサによって動的に行われる。

【００６０】メインプロセッサ２は、カード上の、マイ
クロプロセッサ２２がアクセスできないコンフィギュレ
ーション・レジスタにもアクセスできる。これらのレジ
スタは、アダプタを初期化し、アダプタにマイクロチャ
ネルのアドレス可能性を与え、マイクロチャネルに関連
した他の機構要素（たとえば、パリティー、マイクロチ
ャネル・ストリーミング）を選択的にエネーブルあるい
はディスエーブルするために使われる。

【００６１】メインプロセッサのメインメモリの中のＦ
ＩＦＯの管理について述べる。図２および図４ないし図
７に示すように、メインシステム（たとえば、RISC Sys
tem/6000プロセッサ）の記憶装置にストアされているパ
ケットＦＩＦＯの組（セット）２ｂ１と２ｂ２に対する
ＤＭＡオペレーションを使って、交換パケットがアダプ
タに、および、アダプタから移動する。ＦＩＦＯの１組
はカーネルのためにあり、もう１組はユーザのためにあ
る。

【００６２】各パケットＦＩＦＯセット中の１つのＦＩ
ＦＯは出ていくパケットのためにあり、各パケットＦＩ
ＦＯセットの中の２番めのＦＩＦＯは入ってくるパケッ
トのためである。これらの２つのＦＩＦＯの管理は、メ
インプロセッサ２とマイクロプロセッサ２２（以下では
コプロセッサとよぶ場合がある）との間に新たな方法で
分散されており、これにより、多大な利点が得られる。

【００６３】概略説明すると、出ていく側のメインプロ
セッサは出ていく側のＦＩＦＯにパケットを移動し、コ
プロセッサにはそのメモリにメッセージを入れることに
よって伝え、コプロセッサはそのハードウェアを使って
パケットをＭＳＭＵに移動する。

【００６４】メインプロセッサ２に入ってくるパケット
を見て、コプロセッサ２２はパケットが入ってきたこと
を認識し、パケットのヘッダを調べ、パケットをどこに
移動するかを決め、そのハードウェアを使ってパケット
を移動する。コプロセッサのメモリ２３には、送出しＦ
ＩＦＯと同じ制御情報（たとえば、パケットの長さ）が
入っている。

【００６５】上述したように、通信コプロセッサとメイ
ンプロセッサとは、相対的に遅いバスで切り離されてい
る。各プロセッサはそれ自身の速いローカルバスの上に
それ自身のローカルメモリーを持っているが、前記の遅
いバスを通して、他のプロセッサのメモリにアクセスす
ることもできる。遅いバスの上の使用可能なサイクルの
ほとんどすべてをアプリケーション・データの移動に使
用できるように、その遅いバスに不必要なトラフィック
が通ることを避けるために、本発明は、遅いバスを通る
ポリング（これはメインプロセッサの性能を下げ、貴重
なバンド幅を使用する）を避けるＦＩＦＯ管理方式を使
い、それによって、システム全体の効率を上げる。

【００６６】本発明では、メインプロセッサのＦＩＦＯ
のそれぞれが、各ＦＩＦＯに関連するヘッドとテイルの
ポインタを持っている。データがＦＩＦＯに入るときテ
イル・ポインタが増分され、データがＦＩＦＯから取り
出されるときヘッド・ポインタが増分される。本発明の
設計では、両方のＦＩＦＯとも、アプリケーションがも
っとも容易に使用できるメインプロセッサのメモリの中
にストアされている。しかし、本発明では、ヘッドおよ
びテイルのポインタの両方を、従来の方式のようにメイ
ンプロセッサのメモリの中にストアするのではなく、ヘ
ッド・ポインタとテイル・ポインタをメインプロセッサ
のメモリとコプロセッサのメモリに分散し、この制御情
報を遅いバスを通してポリングするのを避ける。

【００６７】一般には、出て行くＦＩＦＯの場合、テイ
ル・ポインタはコプロセッサのローカルメモリにストア
され、ヘッド・ポインタはメインメモリのローカルメモ
リにストアされる。また、メインプロセッサはテイル・
ポインタの保存コピーを持ち（テイル・ポインタをアッ
プデートするのはメインプロセッサだけであるので）、
コプロセッサはヘッド・ポインタの保存コピーを持つ
（ヘッド・ポインタをアップデートするのはコプロセッ
サだけである）。

【００６８】ＦＩＦＯキューは、入る場所が何カ所かあ
る円形のキューにたとえることができ、キューの中のデ
ータの量によって、ＦＩＦＯのヘッドが１つの場所を指
し、テイルが別の場所を指す。情報がキュー（すなわち
ＦＩＦＯ）に入ればテイルが増分され、情報がキューか
ら取り出されるときヘッドが増分される。ヘッドおよび
テイルに関するすべての演算はＦＩＦＯのサイズのモジ
ュラスである。

【００６９】メインプロセッサがパケットを送る用意が
できているとき（たとえば、パケットがパケットのフレ
ームのかたちを整えてＦＩＦＯに入ること）、メインプ
ロセッサ２によるデータ送り出しオペレーションのため
に、メインプロセッサは、先ず、そのローカルメモリの
中のヘッド・ポインタをポリングし、それを保存されて
いるテイル・ポインタの値と比較し、出て行くＦＩＦＯ
にスペースがあるかどうかを判断する（たとえば、テイ
ル・ポインタ（＋２）がヘッド・ポインタに等しくない
かどうかをチェックする）。出て行くＦＩＦＯにスペー
スがある場合、メインプロセッサ２はパケットをＦＩＦ
Ｏに書き込み、アップデートされたテイル・ポインタを
コプロセッサのローカルメモリに書く。コプロセッサ
は、ヘッド・ポインタの保存された値を持っている。コ
プロセッサは、保存しているヘッド・ポインタの値と、
そのローカルメモリにストアされているテイル・ポイン
タの値とを比較することにより、出て行くパケットをポ
リングする。入ってくるパケットに対しては、テイル・
ポインタがメインプロセッサのローカルメモリにストア
され、ヘッド・ポインタがコプロセッサのローカルメモ
リにストアされ、入ってくるパケットを受け取るオペレ
ーションは、送り出すオペレーションと対称的である。

【００７０】従来の標準的な具体化では、ヘッド・ポイ
ンタとテイル・ポインタの両方ともメインプロセッサの
ローカルメモリにストアされるので、コプロセッサによ
るポリングは遅いバスを通って行われ、それにより、バ
スの上でアプリケーション・データとコンテンションを
起こし、ポリング遅延の増加によるメッセージ待ち時間
が増える。そのような問題は本発明の構造と方法によっ
て避けることができる。

【００７１】ＦＩＦＯ送り出しオペレーションについて
述べる。コプロセッサは、「送出しヘッド」の保存され
たコピーを持ち、メインプロセッサのメモリの中で「送
出しヘッド」をアップデートするときに、保存されたコ
ピーを定期的にアップデートする。さらに、各パケット
には、長さとともに、データの前に、ロジカル・ノード
番号およびルート番号を含むダブルワードがあり、それ
により、双方向ＦＩＦＯ２６の中でコプロセッサＤＭＡ
がパケットを転送するとき、最初の項目が、コプロセッ
サが読み出してレジスタに入れるノード番号とルート番
号であるようにしている。このデータを使って、コプロ
セッサＤＭＡがテーブルをルックアップしてキー、ウィ
ンドウ（これはカーネルとユーザに関連し、これによ
り、アダプタはどのＦＩＦＯにデータを入れるかがわか
る）、および、このパケットのあて先の実の（物理的
な）ノード番号を見つける。

【００７２】キーはあて先に送られ、データが正しいソ
ースから来たことが確かめられる。ロジカル・ノード番
号は実ノード番号に翻訳され、次に、ルートを決定する
第２の翻訳が行われる。

【００７３】したがって、ユーザがどんなタスク・ナン
バーを指定しても、ノードとルート情報により、データ
が正しいあて先（ノード）に届くことが確かめられ、間
違ったタスク番号が指定された場合には、無効というマ
ークが付けられる。したがって、ユーザは公認されたア
ドレスをアクセスすることができるだけであり、ノード
は偽のデータ受け取ることからプロテクトされる。

【００７４】メインプロセッサによる「送り出しデー
タ」オペレーションのためには、メインプロセッサ２
は、先ず保存コピーの「送り出しテイル」（＋２）がそ
れ自身のメモリにストアされ、コプロセッサによってア
ップデートされている「送り出しヘッド」に等しくない
（たとえば、ＦＩＦＯがいっぱいでない）ことをチェッ
クして判断する。もし等しければ、ポリングが内部的
（ローカル）に起こり（たとえば、メインプロセッサが
「送り出しヘッド」を読んで、それを保存されている
「送り出しテイル」と比較する。メインプロセッサは外
に出て遅いマイクロチャネルを通す必要がないので、こ
のポリングはローカルに行われる）、「送り出しテイ
ル」が「送り出しヘッド」に等しくなくなる、したがっ
てＦＩＦＯがいっぱいでなくなるまで続けられる。コプ
ロセッサがＦＩＦＯからデータを取り出すと、メインプ
ロセッサは直ちに（たとえば、１つのトランズアクショ
ン以内に）ＦＩＦＯには空きがあるとわかり、したがっ
て、ポリングは非常に速く行われ、ＤＭＡとの干渉がな
い。

【００７５】その後、メインプロセッサは、メインプロ
セッサのメインメモリのＦＩＦＯの中に（ＦＩＦＯの
「送り出しテイル」の位置に）データを移動する。さら
に、ロジカル・ノードとルートがＦＩＦＯスロットの中
に移動される。その後、メインプロセッサは、コプロセ
ッサーのメモリ２３の中で長さをアップデートし、「送
り出しテイル」（メインプロセッサの保存コピーとコプ
ロセッサのメモリの中のものと両方）をアップデートす
る。

【００７６】コプロセッサが「送り出し」オペレーショ
ンを行うためには、コプロセッサ２２はそれ自身のメモ
リの中の「送り出しテイル」をチェックするためのポリ
ングを始め、それにより、受け入れるＦＩＦＯが空でな
いかを判断する。したがって、コプロセッサは、保存さ
れた「送り出しテイル」（＋１）が「送り出しヘッド」
に等しいかを判断する。等しい場合には、ポリングは
「送り出しテイル」（＋１）が「送り出しヘッド」に等
しくなくなるまで続けられる。コプロセッサはそれ自身
の「送り出しヘッド」（および、ＤＭＡオペレーション
によってメインプロセッサ２の「送り出しヘッド」も）
アップデートする。これにより、メインプロセッサが
「送り出しヘッド」をアップデートする必要がないの
で、このプロセスははるかに効率の良いものになる。

【００７７】その後（送り出すべきデータがあると判断
されたとき）、コプロセッサ２２はＤＭＡの中のデータ
の長さ（データの長さはメインプロセッサによってＤＲ
ＡＭに入れられている）を読み、ＤＭＡ読み込みリクエ
スト（ＤＭＡヘッダ）をアダプタ上のＤＭＡポート２６
ｂに書き、左側のＤＭＡエンジン２４にメインプロセッ
サにある出ていくＦＩＦＯからパケットをフェッチし、
そのパケットを双方向ＦＩＦＯに移動するように指示す
るＤＭＡ読み取りリクエストを開始する。次に、コプロ
セッサは、データが双方向ＦＩＦＯに着くのを待つ。デ
ータが着き次第、コプロセッサは双方向ＦＩＦＯからロ
ジカル・ノードを読み、翻訳（たとえば、ノード、キ
ー、ウィンドウ）を実行し、ＭＳＭＵヘッダ（ノード、
キー、ウィンドウ、および、長さ）を書く。コプロセッ
サは右側のＤＭＡを開始させ、データを双方向ＦＩＦＯ
２６からＭＳＭＵ２７に移動させる。その後、コプロセ
ッサは「送り出しヘッド」の自身の保存コピーを増分
し、メインプロセッサのメモリの中の「送り出しヘッ
ド」を移動しアップデート（ＤＭＡ経由）する。

【００７８】本発明の利点の１つは、実施例のアダプタ
を用いることにより、システムがポリングを行っている
間、すべてのポリングが、たとえばメインプロセッサあ
るいはコプロセッサによってローカルに行われるので、
バスが影響を受けず、且つ、データの転送に主に使用さ
れるバスを通さなくてもよいということである。したが
って、本発明により、データ転送が最適化される。さら
に、「送り出しヘッド」と「送り出しテイル」はメイン
メモリの中の位置を指すものであるが、コプロセッサは
メインメモリに戻ってデータがどこにあるかを探す必要
がない。

【００７９】受け取りを行うＦＩＦＯオペレーションに
ついて述べる。受け取るＦＩＦＯオペレーションには、
「受け取りテイル」と「受け取りヘッド」が使われる。

【００８０】コプロセッサが受け取るオペレーションを
実行するには、先ず、パケットがＭＳＭＵに着き、コプ
ロセッサの上で受け取るオペレーションが始まる。コプ
ロセッサの保存された「受け取りテイル」がコプロセッ
サのメモリ２３の中の「受け取りヘッド」と比較される
（たとえば、受け取りＦＩＦＯのチェックが行われ
る）。保存された「受け取りテイル」（＋２）が「受け
取りヘッド」に等しいときにポリングがローカルに行わ
れ、双方が一致しなくなるまでポリングが続けられる。
その後、コプロセッサ２２はパケット・ヘッダを読み、
パケット・ヘッダはウィンドウ番号とキー（およびキー
の区画の識別）についてチェックされ、タスクのソース
が正しく、コプロセッサがノードと交信できるかが判断
される。キー（およびキーの区画の識別）、入ってきた
パケットのウィンドウ番号、および、あて先のウィンド
ウ番号との間に一致がない場合には、パケットは捨てら
れ、正しくないパケットが受領されたことが記録され
る。ウィンドウは、メインプロセッサのメインメモリの
中の２組のパケットＦＩＦＯの間を区別するために使わ
れる。

【００８１】一致がある場合には、コプロセッサは、長
さ（コプロセッサの中）とデータに対するＤＭＡ書き込
みリクエストを始めることによって、パケットをメイン
プロセッサまで移動し、右側ＤＭＡエンジンによるＭＳ
ＭＵ２７から双方向ＦＩＦＯ２６へのデータ転送を始め
る（このオペレーションは、先に簡単に述べた別の方
法、すなわち、長さとデータの移動をコプロセッサが部
分的に行い、残りをＤＭＡエンジンが行う方法によって
も効率よく行うことができる）。これによって、マイク
ロチャネルを通るバスの使用が最適化できる。

【００８２】また、たとえば、パケットが双方向ＦＩＦ
Ｏ２６に着くのと同時に併行して、受け取りＦＩＦＯ
（メインプロセッサのメモリの中の）をチェックして、
それがいっぱいでないことが確かめられる。したがっ
て、保存された「受け取りテイル」（＋２）が「受け取
りヘッド」と比較されて双方が等しくないことが確かめ
られる。受け取りＦＩＦＯがいっぱいである場合には、
コプロセッサでローカルにポリングが始まる。ポリング
が行われている間、メインプロセッサはアダプタを通し
て新たな「受け取りヘッド」を送り、コプロセッサ２２
の中の「受け取りヘッド」をアップデートすることがで
きる。

【００８３】データが受け取りＦＩＦＯに送られた後
で、コプロセッサのキャッシュの中の「受け取りテイ
ル」がアップデート／増分され、ＤＭＡを介して「受け
取りテイル」がメインプロセッサ２まで転送される。
「ヘッド」と「テイル」はメインプロセッサのメモリ２
ａの中のＦＩＦＯを指し、コプロセッサは、どのパケッ
トがメインプロセッサ・メモリに入っているかを制御し
ている。メインプロセッサは、どのパケットがメインプ
ロセッサ・メモリ（ＦＩＦＯ）から取り出されたかを制
御する。メインプロセッサは、ＦＩＦＯがパケット全体
を受け取り、パケットを読んでもよい状態にあると伝え
られるまで、読もうとはしない。したがって、パケット
があるかどうかを知るために、マイクロチャネルを通し
てポリングをする必要はなく、ローカル・ポリングを行
いローカルメモリ（たとえば、コプロセッサのメモリ、
または、メインメモリ）を見るだけでよい。

【００８４】前記の送り出しおよび受け取りのオペレー
ションは、理解を簡単にするために、連続する順次的な
オペレーションとして記述したが、双方向ＦＩＦＯを使
用する送り出しと受け取りオペレーションは同時併行し
て行うことができ、前記のオペレーションには、自由裁
量的なインターリーブがある。すなわち、本発明の構造
により、送り出しオペレーションの中途で別のパケット
を受け取ることが可能になり、その逆もまた可能であ
る。

【００８５】メインプロセッサによる受け取りオペレー
ションについて述べる。メインプロセッサが受け取りオ
ペレーションを実行するには、メインプロセッサはその
「受け取りテイル」を保存された（たとえば、メインプ
ロセッサのキャッシュにストアされている）「受け取り
ヘッド」と比較する。「受け取りテイル」（＋１）が保
存された「受け取りヘッド」に等しくない場合には、プ
ロセスは以下に記すように続く。そうでない場合には、
「受け取りテイル」（＋１）が保存された「受け取りヘ
ッド」に等しくなくなるまでローカル・ポリングが実行
される。その後、メインプロセッサはデータの長さ（長
さデータはコプロセッサのメモリにストアされている）
を読み、データはＦＩＦＯから除去される。メインプロ
セッサは、そのキャッシュの中およびコプロセッサのメ
モリの中にある「受け取りヘッド」を増分／アップデー
トする。

【００８６】本発明によって可能になる上述のオペレー
ションの主な利点は、メインプロセッサもコプロセッサ
２２も、遅いバスを通してポリングを行う必要がないこ
とである。そのかわりに、それぞれのメモリの中でのロ
ーカル・ポリングが行われる。これにより、より効率の
良いシステムが得られるという利点がある。

【００８７】エラー検出について述べる。データ・パリ
ティーとＣＲＣコード生成とをユニークな方法で組み合
わせることにより、高性能交換機構を通してマイクロチ
ャネルからの信頼性の高いデータ経路が提供される。

【００８８】図８に示すように、アダプタによりマイク
ロチャネル・アドレスとデータにパリティー生成とチェ
ックを行う機構５０を含む、パリティー生成／チェック
構造を提供する。パリティーは以下に記すように生成さ
れチェックされる。単一のビットにより、スレーブとマ
スターの、アドレスとデータのすべてのパリティー・チ
ェックのエネーブル／ディスエーブルを行う。パリティ
ーはマイクロプロセッサ２２、あるいは、ＭＳＭＵ２７
によってサポートされていない。これらのチップがデー
タの源になるとき、パリティーは、それらのチップのデ
ータ・バス上で生成され、データのあて先でマイクロチ
ャネル・パリティー・チェック回路５１によってチェッ
クされる。マイクロチャネルがパリティーを生成すると
きは、パリティーはマイクロプロセッサのデータ・バス
の直前でチェックされる。双方向ＦＩＦＯ２６はパリテ
ィー・チェックされたデータ経路の部分をなす。メイン
プロセッサのマイクロチャネル・アーキテクチャで指定
されているように、アドレス・パリティーはスレーブ・
アクセスのための復号時にチェックされ、パリティーが
正しくない場合にはカードはマイクロチャネルにリスポ
ンスを返さない（ＣＤ ＳＦＤＢＫはインアクティブの
ままである）。また、マイクロプロセッサ・バスの上で
サイクルは始まらない。

【００８９】マイクロチャネルの仕様書で規定されてい
るように、マイクロチャネルのスレーブの書き込みで
は、エネーブルがアクティブになっているバイトだけが
チェックされる。マスター・アクセスに関しては、マイ
クロチャネルのアドレス・パリティーは、データ・パリ
ティーと同様に、マイクロプロセッサのバス上で生成さ
れ、あて先で、マイクロチャネル上のメインプロセッサ
のパリティー回路よってチェックされる。マイクロチャ
ネル・バス上のアドレス（たとえば、右側のＤＭＡエン
ジン２５によって生成されたアドレス）は、マイクロプ
ロセッサ２２あるいはＭＳＭＵ２７によってチェックさ
れない。

【００９０】アダプタはＭＳＭＵメッセージ・パケット
のそれぞれにＣＲＣコードを生成しチェックを行う。こ
れは、パケット・ヘッダ、ルートワード（ノード標識）
およびメッセージ本体をカバーすることが望ましい。

【００９１】アダプタのＣＲＣ（たとえば、エラー検出
アルゴリズム）は、ＦＩＦＯ Ｂのデータ・バス上のデ
ータを監視し、ＣＲＣコード（１６ビットが望ましい）
を生成する。アダプタ・カードは、マイクロチャネルか
らＦＩＦＯ Ｂバスを含むまでのデータに対してパリテ
ィー・チェックを行い、ＦＩＦＯ Ｂバスから出て高性
能交換機構を通るデータに対してＣＲＣチェックを行
う。これにより、マイクロチャネルから高性能交換機
構、および、その逆の方向の両方向のデータに対して完
全なエラー検出が行われる。

【００９２】ＣＲＣロジック５１は２つのアクセス可能
なレジスタを持つ。これはたとえば、アダプタの初期化
のときにコードによってセットされるノード標識レジス
タと、パケット・ヘッダが送られるか受け取られるかす
る前の時点でプリセットされるＣＲＣチェック・レジス
タである。１つの具体例として、エラー検出は以下のよ
うに行われるのが望ましい。

【００９３】ＭＳＭＵのパケット送り出しでは、マイク
ロプロセッサ２２は４バイトのパケット・ヘッダをＭＳ
ＭＵヘッダ・レジスタに書き、さらに、あて先ノード標
識をダブルワードの上位部に入れる。このノード標識は
ＭＳＭＵ２７によって無視されるがＣＲＣチェック生成
で使われる。

【００９４】次に、マイクロプロセッサ２２はルートを
ＭＳＭＵデータ・レジスタに書く。このダブルワードは
ＣＲＣロジック５１によって無視される。マイクロプロ
セッサはメッセージ・パケット本体のＭＳＭＵデータ・
レジスタへの書き込みを開始する。メッセージ本体はマ
イクロプロセッサあるいはＤＭＡによって直接書くか、
あるいは、マイクロプロセッサとＤＭＡの双方を組み合
わせて書くことができる。ＣＲＣは、ＣＲＣチェック・
レジスタに転送されたすべてのメッセージ・データをコ
ード化する。次に、マイクロプロセッサはＣＲＣチェッ
ク・レジスタを読み、チェックビットをＭＳＭＵのトレ
イラー・レジスタのバイト０とバイト１に書く。この２
つのバイトはパケットの最後のバイトでなければならな
い。

【００９５】ＭＳＭＵのパケットの受け取りでは、マイ
クロプロセッサは４バイトのパケット・ヘッダをＭＳＭ
Ｕヘッダ・レジスタから読む。ＣＲＣロジックは、その
ノード標識レジスタをＣＲＣチェックのためのダブルワ
ードの上位部分に挿入する。受け取るカードのノード標
識レジスタが、パケットを送るとき使用したあて先ノー
ド標識と一致しない場合、ＣＲＣエラーが起こる。これ
は、たとえば、ルートのビットが落ち、パケットが間違
ったノードに着いたときに起こる。

【００９６】次に、マイクロプロセッサ２２は、メッセ
ージ・パケット本体をＭＳＭＵデータ・レジスタから読
み込むことを開始する。メッセージ本体はマイクロプロ
セッサ、あるいは、ＤＭＡによって直接読まれるか、あ
るいは、マイクロプロセッサとＤＭＡの双方を組み合わ
せて読むことができる。ＣＲＣ５１は転送されたすべて
のメッセージ・データをチェックする。

【００９７】次に、マイクロプロセッサは、ＭＳＭＵト
レイラー・レジスタからトレイラーを読む。マイクロプ
ロセッサはＣＲＣチェック・レジスタを読んで、受け取
られたものにエラーがあるかチェックする。エラーが検
出された場合は、パケットは捨てるべきである。

【００９８】アダプタ・カードのパリティー・エラーに
関しては、アダプタがパリティー・エラーを検出する
と、次のＣＲＣチェック・レジスタを読むまでＣＲＣレ
ジスタは或る固定値を持たされる。これにより、送り出
しが進行しトレイラーの読み込みの間に送り出し側のノ
ードがパリティー・エラーを検出したときに、受け取る
側のノードにＣＲＣエラーが起こることが保証される。
受け取るノードがＣＲＣエラーを検出し、トレイラーＣ
ＲＣが送り出しの際にパリティー・エラーが検出された
ときに送られた固定値であった場合には、送り出す側の
ノードがパリティー・エラーを持っていたと考えられ
る。この場合を除いては、通常、ＣＲＣコードがトレイ
ラーＣＲＣを見なくてはならない理由がない。

【００９９】勿論、本発明の原理の範囲で他の方法を使
っても同じ結果を得ることができるので、前記の実施例
は１つの例にすぎない。

【０１００】さらに、図９に、クロックが失われたこと
を検出し、それにより、プロセッサ・ノードのハングア
ップを防ぐ機構を提供する装置を示す。

【０１０１】一般的に、アダプタ（および、本システム
および高性能交換機構で使用されている複数のアダプタ
のすべて）のクロックは、交換機構を通ってメインプロ
セッサに行くデータの同期をとるために単一のソース・
クロックによって提供されている。ソース・クロックが
失われた場合、カードがマイクロチャネルをハングアッ
プさせ、その結果、ノードの全体がハングアップする。
図９に示すように、本発明によるクロック検出回路は、
１対のカウンタ６１と６２を動かす発振器をつくるロジ
ックを用いる。これらのカウンタは、ソース・クロック
が生成するあらかじめ定められた波形（たとえば、矩
形）を持ち、波形の高い状態と低い状態によって交互に
リセットされる。クロックが失われると、少なくとも１
つのカウンタが最終カウントに達し、それにより、カー
ドの残余の部分がリセット状態になる。これにより、マ
イクロチャネルのバスのエラーが起こり、これをソフト
ウェアが検出し、次に、プログラマブル・オプション・
セレクト（Programmable Option Select（以下ＰＯＳと
略す））を使ってカードを調べに行き、クロックが失わ
れていることがわかる。

【０１０２】本発明のクロック検出回路では、クロック
は外部ソースからデータとともに入ってくる。クロック
が割り込まれることもあり、その場合は、メインプロセ
ッサのハングアップが制限なく続く可能性がある。いく
つかの解決シナリオが考えられるが、従来のシステムで
はすべて難問であった。このような状況は防がねばなら
ず、本発明のクロック回路により、その種の状況を未然
に防ぐことができるようになる。

【０１０３】アダプタがスレーブとしてはたらくマイク
ロチャネル転送については上で述べた。スレーブ・モー
ドのとき、すなわち、アダプタがメインプロセッサに対
してスレーブとしてはたらくときは、メインプロセッサ
が、アドレスをマイクロチャネル・バスに入れることに
よって読み込みあるいは書き込みのオペレーションを開
始する。前記のマイクロチャネルの仕様書で規定された
一連のハンドシェイク信号の交換が行われてデータ転送
が実行される。クロックがない場合、転送は始まっても
決して終了せず、それにより、マイクロチャネルがハン
グアップし、したがって、メインプロセッサは（適切な
ハンドシェイクが起こらず）いつまでも終了しない。

【０１０４】本発明では、アダプタにクロックがない場
合、アダプタはリセットされ（したがって、サイクルが
スタートすることがない）、メインプロセッサはハング
アップしない。

【０１０５】同様に、オペレーションがトランズアクシ
ョン・サイクルのまんなかにあり、そのときクロックが
故障した場合、カードはリセットし、トランズアクショ
ンは直ちに終了させられる。メインプロセッサはこのよ
うな状態をエラーであると認識し、エラーをログに記録
し回復処理に進む（たとえば、ＰＯＳレジスタを見て、
クロックが失われていることがわかる）。

【０１０６】メインプロセッサは、スレーブとマスター
との間で行われるすべてのマイクロチャネルとのオペレ
ーションを指示するハンドシェイク信号を通して、トラ
ンズアクション・サイクルが終了するのがわかる。これ
らの信号は転送のためのクロックに依存せず、カードが
リセットするときには、それぞれのデフォールト状態に
駆動される。

【０１０７】上述したように、本発明の特徴の１つは、
アダプタがメインプロセッサに対してマスターとしても
スレーブとしても動作できることである。アダプタがマ
スターとして動作するとき、クロックが故障すると、ア
ダプタがリセットするときにハンドシェイク信号をそれ
ぞれのデフォールト状態（たとえば、バスがハングアッ
プしない状態）に駆動することによってサイクルが直ち
に終了する。メインプロセッサは、サイクルが異常状態
で終了したことを認識し、エラーを記録し、回復処理に
進む。

【０１０８】図９に、それぞれが、外部クロックに依存
せずローカル・クロックによってクロックされ、外部ク
ロックによってリセットされる第１のカウンタと第２の
カウンタを含むクロック回路を示す。第１および第２の
カウンタのそれぞれの終末カウント信号がＯＲゲート６
３に結合されている。第１および第２のカウンタ６１と
６２の終末カウント値は、それぞれ、外部クロック・ソ
ースよりも大きい周波数にセットされる。第１カウンタ
６１は低いリセットを持ち、第２カウンタ６２は高いリ
セットを持つ。外部クロックはカードのリセットに結合
されている。外部クロックが「高く」機能不全を起こし
た場合は第１カウンタが終末カウントに達し、外部クロ
ックが「低く」機能不全を起こした場合は第２カウンタ
が終末カウントに達する。この機構を備えているのは、
外部クロックがどのように機能不全を起こすかがわから
ず、２つのカウンタ６１と６２があることによって、両
方の状態に対応できるようにしている。同じ理由で、外
部クロックが正常に動作している場合は、カウンタが終
末カウント値にカウントを上げるよりも速く外部クロッ
クが両カウンタをリセットする。両カウンタが終末カウ
ント値に達する場合は、外部クロックが非常に遅く動作
しているか、あるいは、完全に止まっている場合であ
る。

【０１０９】ＯＲゲート６３の出力側はリセット・コン
ディションをアダプタに送るためのリセット伝達手段６
４に結合され、これにより、クロックが故障してもマイ
クロチャネルがハングアップ状態に放置されないように
し、さらにＯＲゲート６３の出力は、カード状態をログ
するための手段にも結合されている。このようにして、
カードをリセットするためと、ＰＯＳレジスタに入力す
るためのドライバが提供されている。より具体的には、
ＰＯＳレジスタの中の「リセット」ビットおよびその中
の「クロック」ビットがセットされる。

【０１１０】このようにして、第１または第２のカウン
タが終末カウントに達した場合、カードはリセットさ
れ、ＰＯＳレジスタには「ノークロック」が記録され
る。アダプタがリセットされる場合、スレーブ・アクセ
スは、ＰＯＳに「ノークロック」を記録することを除い
て、行うことができない。さらに、アダプタがリセット
されているので、マスター・アクセスも開始されない。
進行中のスレーブ・アクセスもマスター・アクセスも直
ちに止められる。メインプロセッサ２がＰＯＳへアクセ
スするにはクロックを必要としないので、メインプロセ
ッサは、クロックが故障し、クロックに何が起こったか
を判断するために、ＰＯＳレジスタをアクセスすること
ができる。

【０１１１】本発明によって提供される構造により、メ
インプロセッサはハングアップすることがない。さら
に、本発明は、本構造がバス上のコンディションを変え
ることができるという新規な構造を有するものである。

【０１１２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）メインプロセッサのチャネルと交換機構との間に
結合されたアダプタに使用するクロック回路であって、
前記アダプタに結合された出力を持ち、第１の状態と第
２の状態を持つクロック信号を発生する、前記交換機構
の中のスイッチ・クロックと、前記の第１の状態から前
記の第２の状態に前記のクロック信号が遷移するのを検
出する、前記スイッチ・クロックの出力に接続された第
１の入力と、前記の第２の状態から前記の第１の状態に
前記のクロック信号が遷移するのを検出する、前記のス
イッチ・クロックの前記出力に接続された第２の入力
と、前記クロック信号の遷移の１つを検出するのに応じ
て初期値から終末値にカウントをはじめる、前記の第１
および第２の入力に接続されたカウンタと、クロック信
号の遷移が欠けると前記カウンタが前記終末値に達する
ように前記カウンタの周波数を前記クロック信号の周波
数より大きくし、前記カウンタが前記終末値に達するの
に応じてリセット信号を発生させる出力と、を有する前
記アダプタの中のカウンタ機構と、前記カウンタ機構の
前記出力に結合し、前記リセット信号に応じて前記アダ
プタをリセットするためのリセット手段と、前記リセッ
ト手段と前記メインプロセッサのチャネルとの間に結合
され、クロック信号の遷移が欠けた場合でも前記チャネ
ルがハングアップ・コンディションに放置されないよう
にするために、前記アダプタの前記リセット・コンディ
ションを前記チャネルに伝達するためのリセット伝達手
段と、を有するクロック回路。

【０１１３】

【発明の効果】本発明により、メインプロセッサが高性
能交換機構との通信を待つことから解放できるアダプタ
が提供され、これにより、アダプタが主にデータ転送タ
スクを実行している間、メインプロセッサは他のタスク
を実行することができる。さらに、アダプタは、データ
転送オペレーションにおいて、スレーブとしてもマスタ
ーとしてもはたらくことができる。さらに本発明は、ア
ダプタによって高性能交換機構の多重チャネルに結合さ
れているメインプロセッサのＦＩＦＯを管理する方法を
提供し、これにより、相対的に遅いバスを通るポリング
を不用にし、相対的に速いバスはデータ転送オペレーシ
ョンに使用できるようにしている。さらに、転送された
データの整合性を確実にするためにＣＲＣとパリティー
・チェックをオーバラップさせた方法と構造を提供して
いる。また、本発明により、クロック・エラー検出の改
良された回路が提供され、これにより、データ転送オペ
レーション中にクロックが故障しても、メインプロセッ
サのハングアップが防げる。

【図面の簡単な説明】

【図１】プロセッサと高性能交換機構との間のアダプタ
の全体的な位置づけを図式的に示す図である。

【図２】アダプタとその構造を示す図である。

【図３】メインメモリにパケットＦＩＦＯを含む、本発
明によるシステムを示す図である。

【図４】本発明による、コプロセッサとメインプロセッ
サによる送り出しと受け取りオペレーション、および、
メインプロセッサのパケットＦＩＦＯの管理のフローチ
ャートを示す（図５、６、７に続く）。

【図５】図４に示したフローチャートの続きを示す。

【図６】図４と５に示したフローチャートの続きを示
す。

【図７】図４、５、６に示したフローチャートの続きを
示す。

【図８】本発明のアダプタにより転送されたデータの整
合性を確実にするための構造、具体的には、パリティー
・エラーとＣＲＣエラーを検出するための構造を示す図
である。

【図９】本発明で使用するクロック回路を示す図であ
る。

【符号の説明】

１、２０ アダプタ ２ メインプロセッサ・ノード ３ 高性能交換機構 ２１ マイクロチャネル・インターフェース ２２ マイクロプロセッサ ２ａ メインメモリ記憶装置 ２ｂ ＦＩＦＯ記憶装置 ２ｂ１、２ｂ２ パケットＦＩＦＯ ２３ ＤＲＡＭ ２４ 左側のＤＭＡエンジン ２５ 右側のＤＭＡエンジン ２６ 双方向ＦＩＦＯバッファ ２６ａ 第１ポート ２６ｂ 第２ポート ２６ｃ 内部レジスタ（または「メールボック
ス」） ２７ ＭＳＭＵ（メモリおよび交換機構管理
装置） ２８ マイクロプロセッサ・バス ２９ マイクロチャネル・バス ５０ パリティー生成／チェック機構 ５１ マイクロチャネル・パリティー・チェ
ック回路 ６１、６２ 一対のカウンタ ６３ ＯＲゲート ６４ リセット伝達手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00 Ｇ 29/14 // Ｈ０４Ｌ 12/56 Ｈ０４Ｑ 3/545 9466−5Ｋ Ｈ０４Ｌ 11/20 １０２ Ａ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メインプロセッサのチャネルと交換機構
   との間に結合されたアダプタに使用するクロック回路で
   あって、 前記アダプタに結合された出力を持ち、第１の状態と第
   ２の状態を持つクロック信号を発生する、前記交換機構
   の中のスイッチ・クロックと、 前記の第１の状態から前記の第２の状態に前記のクロッ
   ク信号が遷移するのを検出する、前記スイッチ・クロッ
   クの出力に接続された第１の入力と、前記の第２の状態
   から前記の第１の状態に前記のクロック信号が遷移する
   のを検出する、前記のスイッチ・クロックの前記出力に
   接続された第２の入力と、前記クロック信号の遷移の１
   つを検出するのに応じて初期値から終末値にカウントを
   はじめる、前記の第１および第２の入力に接続されたカ
   ウンタと、クロック信号の遷移が欠けると前記カウンタ
   が前記終末値に達するように前記カウンタの周波数を前
   記クロック信号の周波数より大きくし、前記カウンタが
   前記終末値に達するのに応じてリセット信号を発生させ
   る出力と、を有する前記アダプタの中のカウンタ機構
   と、 前記カウンタ機構の前記出力に結合し、前記リセット信
   号に応じて前記アダプタをリセットするためのリセット
   手段と、 前記リセット手段と前記メインプロセッサのチャネルと
   の間に結合され、クロック信号の遷移が欠けた場合でも
   前記チャネルがハングアップ・コンディションに放置さ
   れないようにするために、前記アダプタの前記リセット
   ・コンディションを前記チャネルに伝達するためのリセ
   ット伝達手段と、 を有するクロック回路。