JPH118636A

JPH118636A - ファイバチャネルスイッチングシステム及びその方法

Info

Publication number: JPH118636A
Application number: JP10074702A
Authority: JP
Inventors: David C Banks; デイヴィッド・シー・バンクス; Steven L Farnworth; スティーブン・エル・ファーンウォース; Bent Stoevhase; ベント・ストーバス; Paul Ramsay; ポール・ラムゼイ
Original assignee: Brocade Communications Systems LLC
Current assignee: Brocade Communications Systems LLC
Priority date: 1997-03-21
Filing date: 1998-03-23
Publication date: 1999-01-12
Also published as: KR19980080498A; EP0876075A2; CA2232696A1; US6160813A; US6731646B1; EP0876075A3

Abstract

(57)【要約】【課題】ファイハ゛チャネルの高帯域幅及び低レイテンシー要件に適
した改善されたスイッチンク゛システム及びその方法を提供するこ
と。【解決手段】テ゛ータスイッチンク゛経路及びメッセーシ゛スイッチンク゛経路
を有しスイッチホ゜ート間で論理的なホ゜イントツーホ゜イント接続を提供す
るスイッチンク゛システム。該テ゛ータスイッチンク゛経路は、受信ホ゜ートから高
帯域幅及び低レイテンシーを有する送信ホ゜ートへとテ゛ータフレームを伝
送するための共有メモリ及びメモリ制御回路を備えている。該
共有メモリは、各ホ゜ートによるタイムスライスアクセス（タイムスライシンク゛）の
ために構成された複数のメモリモシ゛ュールを備えている。受信ホ
゜ートは、ストライヒ゜ンク゛法に従って中央メモリにテ゛ータフレームを書き
込み、送信ホ゜ートは、該中央メモリから該テ゛ータフレームを読み出
して、該テ゛ータフレームのスイッチンク゛を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、ネットワ
ークスイッチング装置に関し、特に、ファイバチャネル
スイッチング装置に関する。

【０００２】

【従来の技術】（American National Standards Instit
ute（ＡＮＳＩ）により開発された）規格のファイバチ
ャネルファミリは、ファイバチャネルインターフェイス
を有するパーソナルコンピュータ、ワークステーショ
ン、メインフレーム、スーパーコンピュータ、記憶装
置、及びサーバといった様々なハードウェアシステム間
での大量のデータの伝送のための高速通信インターフェ
イスを規定するものである。ファイバチャネルの使用
は、大容量記憶装置等の高帯域幅及び低レイテンシーの
Ｉ／Ｏを必要とするクライアント／サーバ用途、医学的
及び医科学的イメージング、マルチメディア通信、トラ
ンザクション処理、分散式計算、及び分散式データベー
ス処理用途において拡大しつつあるものである。

【０００３】ファイバチャネルは、これまでのチャネル
及びネットワーク技術全体にわたり利益を提供するもの
である。従来のチャネル技術（例えば電話技術）は、１
つの装置から別の装置へのポイントツーポイント接続
（又はサービス）を提供する。従来のチャネルは、高速
且つ低レイテンシーでデータを伝送する。しかしなが
ら、該チャネルは、多数のクライアント間の接続には適
さず、また小パケットのバースト(bursty)トラフィック
にも適さないものである。従来のネットワークは、帯域
に対する共有アクセスを提供し、予測不能なバーストト
ラフィックを扱うように構成されている。しかしなが
ら、ネットワークは、ソフトウェアが集中し、多くのク
ライアント／サーバ用途の成長しつつある帯域幅要件を
満たすことができないものである。

【０００４】ファイバチャネルは、従来のチャネル及び
ネットワーク接続技術に取って代わるものであり、多数
のクライアント間に高速及び低レイテンシーの接続を提
供するために使用される。ファイバチャネルは、ソース
装置ノード（ポート）から宛先装置ノード（ポート）へ
の論理的なポイントツーポイント接続（論理的なポート
間シリアルチャネル）を確立する。該論理的なポート間
シリアルチャネルは、ソース装置（ノード）から宛先装
置ノードへとデータを伝送するために使用される。各ノ
ード（ソース及び宛先）は、バッファ（送信バッファ又
は受信バッファ）を有しており、このソースノードにお
ける送信バッファから宛先ノードにおける受信バッファ
へとデータを移動することによりデータ伝送が行われ
る。当該伝送機構が論理的なポイントツーポイント（ノ
ード間）のものであるため、ファイバチャネルは、様々
なネットワークプロトコルを扱う必要がない。ファイバ
チャネルを用いる場合、データは、そのデータフォーマ
ット又は意味にかかわらず１つのノードから別のノード
へと移動される。

【０００５】ファイバチャネルは、幾つかのトポロジー
（例えばポイントツーポイントトポロジー、ファブリッ
ク(fabric)トポロジー、又はループトポロジー）のうち
の１つを用いて、論理的なポイントツーポイントシリア
ルチャネルを確立する。ファイバチャネルのポイントツ
ーポイントトポロジーは、２つのファイバチャネルシス
テムを直接接続するものである。ファイバチャネルのル
ープトポロジーは、共有の帯域幅に対する仲裁されたア
クセス(arbitrated access)を提供するリング接続を有
する仲裁されたループ(arbitrated loop)である。ファ
イバチャネルのファブリックトポロジーは、１つ又は２
つ以上のファイバチャネルスイッチから構築されたスイ
ッチングファブリックを用いて、１つのノードから別の
ノードへの双方向の接続を提供する。ファブリックトポ
ロジーを用いる場合には、各ファイバチャネルノード
（装置）は、それ自体とファブリックとの間の単純なポ
イントツーポイント接続しか管理せず、該ファブリック
が、それらノード間の接続を管理し実行する。各送信ノ
ード（ポート）が宛先ノード（ポート）のアドレスをフ
レームヘッダに入れ、ファブリックが接続を確立する。

【０００６】

【発明が解決しようとする課題】従来のスイッチングシ
ステム及びその方法は、ファイバチャネルの高帯域幅及
び低レイテンシー要件には適さないものである。従っ
て、改善されたスイッチングシステム及びその方法が必
要とされている。

【０００７】

【課題を解決するための手段】本発明によれば、スイッ
チングシステムは、データスイッチング経路及びメッセ
ージスイッチング経路を有している。該データスイッチ
ング経路は、受信ポートから高帯域幅及び低レイテンシ
ーを有する送信ポートへとデータフレームを伝送するた
めの共有メモリ及びメモリ制御回路を備えている。該共
有メモリは、各ポートによるタイムスライスアクセス
（タイムスライシング）のために構成された複数のメモ
リモジュールを備えている。受信ポートは、ストライピ
ング法(striping method)に従って中央メモリにデータ
フレームを書き込み、送信ポートは、該中央メモリから
該データフレームを読み出して、該データフレームのス
イッチングを行う。

【０００８】本発明によれば、各ポートは、中央メモリ
中に配置された各メモリモジュールのアクセスに関し
て、それ自体のタイムスロットが割り当てられる。この
タイムスロットプロトコル（タイムスライシング）は、
複数のポートによる中央メモリの同時アクセスを可能に
する。この中央メモリの同時アクセスが可能となる理由
は、各アクセスポートが各タイムスロットにおいて中央
メモリ中の異なるメモリモジュールにアクセスすること
にある。本発明によれば、データフレームは、中央メモ
リ中の複数のメモリモジュールにわたってストライピン
グされる。このストライピングは、データフレームを副
部分へと分割してその各副部分をメモリモジュールの一
部に格納することにより行われる。好適には、フレーム
の最初の部分が、第１のメモリモジュールに格納され、
残りのフレーム部分が、タイムスロット（タイムスライ
ス）プロトコルに従って逐次アクセスされるメモリモジ
ュール（例えば逐次のタイムスロットに対応するモジュ
ール）に格納される。

【０００９】本発明によれば、メモリモジュールは、各
フレームを複数の隣接するバッファラインに格納するよ
う構成される。１つのバッファラインは、全てのメモリ
モジュールにわたる単一のメモリロケーションである。
好適には、１つのフレームバッファは、32のバッファラ
インを備えている。受信したデータフレームの書き込み
を、物理的な第１のメモリモジュール（例えば最小アド
レスのもの）に対応するタイムスロットを待つのではな
く次に利用可能なタイムスロットで開始させることによ
り、一層高速なスイッチングが得られる。これは、１フ
レームの最初の部分の書き込みを任意のメモリモジュー
ルに対して開始することが可能であり、必ずしも物理的
に最初のメモリモジュールになるとは限らないことを意
味している。このフレームの最初の部分（例えばフレー
ムの始め）を格納するメモリモジュールが送信ポートに
示されて、該送信ポートが、特定のメモリモジュールで
始まるフレームの読み出しを開始するようになる。フレ
ームの初めに対応するメモリモジュールは、受信ポート
のメモリ制御回路に配設されたカウンタ回路を用いて決
定される。該カウンタ回路は、共有メモリに書き込まれ
るフレームに関するバッファラインオフセットを決定す
る。該バッファラインオフセットは、バッファライン内
のメモリモジュールのオフセットを示すものである（例
えば、バッファラインオフセットは、データフレームの
初めを収容するメモリモジュールを示す）。好適には、
次に利用可能なタイムスロット中にスイッチングが開始
され、これによりスイッチレイテンシーが低減されると
共に回路の複雑さが軽減される。メモリ制御回路は、ど
のメモリモジュールがフレームの初めを含んでいるかを
示すメッセージを生成し、次いで該メッセージを送信ポ
ートへ送る。送信ポートは、中央メモリからデータフレ
ームを読み出し、また、タイムスライスプロトコルに従
って、当該タイムスロット中に、データフレームを格納
する様々なメモリモジュールのアクセスに割り当てられ
る。

【００１０】更に、本発明によれば、バレルシフトプロ
トコルに従って第１ポートから第２ポートへとメッセー
ジが送られる。バレルシフトプロトコルを用いる場合に
は、所定の接続パターンに従って、タイムスロット式の
スイッチ再構成(reconfigulation)のためにクロスバー
スイッチが構成される。従って、各ポートは、他の各ポ
ートに対するタイムスライスアクセスを有しており、宛
先ポートへの接続に割り当てられたタイムスロット中に
メッセージを送ることにより１ポートから別ポートへメ
ッセージが送られる。

【００１１】本発明の別の態様によれば、スイッチは、
複数の入出力（Ｉ／Ｏ）ポート、各ポートに接続された
中央（共有）メモリ、及び各ポートに付随すると共に各
ポートに接続された共有メモリアクセス制御回路を備え
ている。該共有メモリアクセス制御回路は、受信及び送
信制御回路、及びデータフレームの開始ロケーションに
対応するバッファラインオフセットを決定するカウンタ
回路とを備えている。該スイッチはまた、各ポート及び
組込型ポートに接続されると共にクロスバースイッチに
接続されたメッセージクロスバー回路を備えている。該
メッセージクロスバー回路は、送信ポートからクロスバ
ースイッチを介して受信ポートへとメッセージを中継す
るよう構成されている。該スイッチはまた、中央処理装
置、バスインターフェイス回路、メモリモジュール、フ
ロントパネルインターフェイス、及び外部ネットワーク
インターフェイスを備えた中央処理回路を有している。

【００１２】

【発明の実施の形態】図１は、本発明によるファイバチ
ャネルスイッチ（スイッチ）100を示すブロック図であ
る。該スイッチ100は、最大16のファイバチャネル障害
(complaint)装置ポート（Ｎポート）について接続を提
供するＡＮＳＩファイバチャネルスイッチである。スイ
ッチ100は、クラス2,3,Fサービスをサポートする。クラ
ス2及びクラス3サービスは、Ｎポート関連トラフィック
を伝達し、クラスFサービスは、制御及び管理のために
スイッチファブリック内で使用される。

【００１３】好適には、スイッチ100は、ユーザが、一
定のトポロジーで多数のスイッチの相互接続を行って、
大きなファイバチャネルのスイッチングファブリックに
対する媒体を構築することを可能にするように、スケー
リングすることが可能なものとなる。ファブリックに別
のスイッチが追加される場合には、チャネルトポロジー
を変更することができる。

【００１４】スイッチ100は、スイッチ回路101、メッセ
ージクロスバー102、組込型中央処理装置（ＣＰＵ）10
3、及び組込型ポート104を備えている。スイッチ100は
また、Ｇポートドーターボード105を備えている。該Ｇ
ポートドーターボード105は、ＧポートＡＳＩＣ111、２
つの並直列変換回路112、及び２つのＯＥ装置113を備え
ている。ＧポートＡＳＩＣ111は、２つのファイバチャ
ネル障害(complaint)Ｇポート114をサポートするための
回路を備えた特定用途集積回路である。Ｇポート114
は、Ｅポート又はＦポートとして動作する汎用スイッチ
ポートである。Ｅポートは、大きなスイッチファブリッ
クを構築するために別のスイッチのＥポートと接続する
ために使用されるスイッチ間拡張ポートである。Ｆポー
トは、Ｎポートと接続するために使用されるファブリッ
クアクセスポートである。Ｇポートドーターボード105
は、1.0625ギガボーというリンク速度をサポートする全
二重モードで動作する。ＯＥ装置113は、到来する変調
光信号（光学信号）を直列の差分ＰＥＣＬ信号に変換す
る従来の光電気変換装置である。各ＯＥ装置113は、並
直列変換回路112に接続される。並直列変換回路112は、
シリアルデータをパラレルデータに変換しパラレルデー
タをシリアルデータに変換する従来のシリアル化／シリ
アル化解除装置である。各並直列変換回路112は、ＯＥ
装置113から受信したシリアルデータをＧポートＡＳＩ
Ｃ111に接続し、また該ＧポートＡＳＩＣ111から受信し
たパラレルデータをＯＥ装置113に接続する。

【００１５】ＧポートＡＳＩＣ111は、（Ｆポートとし
ての）外部のＮポートとの接続又は（Ｅポートとして
の）別のスイッチ100との接続を行う２つのファイバチ
ャネルポート（Ｇポート114）を提供する特定用途集積
回路である。各Ｇポート114は、並直列変換回路112から
受信したデータをスイッチ回路101又はメッセージクロ
スバー102へと結合させる。

【００１６】組込型ＣＰＵ103は、ＣＰＩバスインター
フェイス121、プロセッサ122、ＲＡＭ123、フラッシュ
ＰＲＯＭ124、コンフィギュレーションフラッシュメモ
リ125、イーサネットポート126、シリアルポート127、
及びフロントパネル論理回路128を備えている。該組込
型ＣＰＵ103は、マザーボード107にプラグ式に差し込ま
れたドーターボードである。該組込型ＣＰＵ103は、ス
イッチ100の初期化、コンフィギュレーション、及び管
理を担うものである。

【００１７】プロセッサ122は、クロック速度が25MHzの
Inteli960JFプロセッサであり、ＲＡＭ123は、該プロセ
ッサ122に接続された４メガバイトのＤＲＡＭである。
該ＲＡＭ123は、ファームウェアテキスト及びデータ構
造を格納するものである。イーサネットポート126は、
シリアルポート、即ち10BaseTイーサネットポートであ
る。フラッシュＰＲＯＭ124は、ファームウェアテキス
ト及び初期化されたデータのためのフラッシュＥＰＲＯ
Ｍであり、及びスイッチ100のコンフィギュレーション
情報を格納するものである。フロントパネル論理回路12
8は、プロセッサ122がフロントパネル上にキャラクタを
表示すること及びフロントパネルボタンの状態を読み出
すことを可能にする論理回路である。

【００１８】ＣＰＩバスインターフェイス121は、16ビ
ットの双方向多重化アドレス／データバス、（１つのＧ
ポート114につき１つ配設された）放射状の選択ライ
ン、及び（全てのポートにより共有される）応答ライン
を備えている。全てのバストランザクションは、組込型
ＣＰＵ103により開始される。ＣＰＩバスは、組込型Ｃ
ＰＵ103及びファイバチャネルクロックと非同期で動作
する。これにより、該（多数のポートを有するスイッチ
において大きな負荷が加えられることになる）バス上の
タイミング要件を緩和させることが可能になる。更に、
該非同期の動作により、プロセッサ122のクロックをフ
ァイバチャネルＧポート114とは異なる周波数にするこ
とが可能になる。

【００１９】マザーボード107は、スイッチング機能を
実行するための回路（例えば、メッセージクロスバー10
2、スイッチ回路101、及び組込型ポート104）を備えて
いる。組込型ポート104は、ファイバチャネルのリンク
制御、スイッチ管理、経路指定テーブル管理、及びアド
レス割り当て／管理機能を担う論理Ｎポートである。該
組込型ポート104は、クラスＦサービス、及びファイバ
チャネル規格（FC-PH rev 4.3, FC-GS rev 3.0, FC-GS2
rev 0.1, FC-SW rev 3.0, FC-PH2 rev 7.3）で規定さ
れた関連するプロトコルを管理する。該組込型ポート10
4はまた、ＳＮＭＰエージェント、ファイバチャネルネ
ームサーバ、及びエイリアス(alias)サーバとして働い
て、マルチキャスト及びブロードキャスト機能をアシス
トする。フラッシュメモリ（図示せず）は、組込型ＣＰ
Ｕ103と関連してフィールドファームウェアの更新をサ
ポートし、変更及び強化に対する容易な適応化を提供す
る。スイッチ回路101は、中央メモリ108及びデータ経路
制御回路109を備えている。中央メモリ108は、１バンク
の 18 32K×36 ＳＲＡＭモジュール110である。

【００２０】スイッチ100のスイッチング機能は、中央
メモリ108及びデータ経路制御回路109に基づくものであ
る。各Ｇポート114は、受信したフレームを中央メモリ1
08に格納し、前方のポートの送信手段にバッファポイン
タを送る。該前方のポートは、別のＧポート114であ
る。

【００２１】かかる中央メモリアーキテクチャでは、中
央メモリ108中の１組のバッファが、フレームの受信に
使用するために各Ｇポート114に割り当てられる。Ｇポ
ート114は、１フレームを受信して確認すると、該フレ
ームを中央メモリ108中のその受信バッファのうちの１
つに格納し、適当な宛先Ｇポート114へ経路指定要求を
送る。該宛先Ｇポート114は、フレームを送信可能な場
合に、該フレームの内容を中央メモリ108から読み出し
て、該フレームをその送信インターフェイスに送る。宛
先Ｇポート114が、その内部の送信待ち行列からの１フ
レームについての１エントリの除去を完了すると、宛先
Ｇポート105が、終了メッセージ「送信完了」を該フレ
ームを受信したＧポート114に送り、これにより、受信
側のＧポート114が、それ以降に受信したフレームのた
めに中央メモリ108中のバッファを再使用することが可
能となる。

【００２２】中央メモリ108中の各ＳＲＡＭモジュール1
10は、全てのＧポートに共有され、タイムスライス方式
でアクセスされる。

【００２３】図２は、図１に示す中央メモリ108のアク
セスに関連するタイムスラシングを示すタイミングチャ
ートである。ここで、用語「rx0」ないし「rx15」は、
外部的にアクセス可能なＧポート114の各々について中
央メモリ108に書き込まれる受信データを示し、用語「t
x0」ないし「tx15」は、Ｇポート114の各々について中
央メモリ108から読み出される受信データを示し、用語
「rx16」及び「tx16」は、組込型ＣＰＵ103により使用
するよう割り当てられるバッファ書き込み及びバッファ
読み出しタイムスロットを示している。

【００２４】各ＳＲＡＭモジュール110のアクセスは、
全てのＧポート114について、受信機能及び送信機能の
間でタイムスライスされる。更に、所与のＧポート114
についての各ＳＲＡＭモジュール110へのアクセスの順
序付け(sequence)は、各Ｇポート114が２クロック毎に
異なるＳＲＡＭモジュール110にタイムスライス（タイ
ムスロット）を有するように行われる。単一クロックで
ＳＲＡＭモジュール110との間で読み書きされるビット
の数が、Ｇポート114とデータ経路チップ109との間で伝
送されるビットの数の２倍であるため、各Ｇポート114
と中央メモリ108との間において各方向（送信方向及び
受信方向）で割り込みなしのワードストリームを交換す
ることが可能となる。このようにして、各Ｇポート114
からのデータが、中央メモリ108中の全てのＳＲＡＭモ
ジュール110にわたって「ストライピング」される。

【００２５】ＳＲＡＭモジュール110及びデータ経路制
御回路109によって中央メモリ108に接続されたデータバ
スの同時駆動を防止するために、メモリ読み出しとメモ
リ書き込みとの間でスイッチングを行う場合には必ず
「バスターンアラウンド(turnaround)」サイクルが必要
となる。バスターンアラウンドサイクルの数を最小限に
するために、メモリを介した完了サイクルが、(i)全て
のＧポート114について全てのメモリ書き込み（データ
受信）を行い、(ii)バスターンアラウンドサイクルを実
行し、(iii)全てのメモリ読み出し（データ送信）を行
い、(iv)次のサイクルに備えてバスターンアラウンドサ
イクルを実行するようにセットアップされる。その結果
として、17ポートについて36クロックの総メモリサイク
ルが生じることになる。

【００２６】図１０は、中央メモリ108中のＳＲＡＭモ
ジュール110の構成を示すものである。各Ｇポート114に
は、データフレームの格納のために各ＳＲＡＭモジュー
ル110の一部が割り当てられる。データフレームは、複
数のＳＲＡＭモジュール110にわたって格納される（複
数のＳＲＡＭモジュール110にわたってストライピング
される）。該ストライピングはバッファライン1001を生
成する。該バッファライン1001は、全てのＳＲＡＭモジ
ュール110にわたり単一のメモリロケーションに収容さ
れたデータである。中央メモリ108は、フレームバッフ
ァ1002へと分割される。各フレームバッファ1002は32の
バッファラインを備えており、総フレームバッファ容量
は2304バイト／フレームとなる。各Ｇポート114は、そ
れに対応する割り当てられたフレームバッファ1002に対
し、次に利用可能なＳＲＡＭ110のタイムスロットから
開始してフレームを書き込む。好適には、各Ｇポート11
4は、それに関連するフレームバッファ1002に対して書
き込みを行い、（どのＳＲＡＭモジュール110が次に利
用可能になろうと）該フレームバッファの第１のバッフ
ァラインにおける任意のＳＲＡＭモジュール110にフレ
ームの初めを格納する。各メモリ装置中の36ビットは、
32ビット（４バイト）のデータに１つのフレーム制限指
示ビットを加えたものと単一のパリティビットとを格納
するために使用される。残りの２つのデータビットは未
使用となる。メモリ構成が18のＳＲＡＭモジュール110
を備えているため、各バッファラインを使用して72バイ
トのデータ（18のＳＲＡＭモジュール110×４バイト／
装置）を格納することが可能となる。

【００２７】Ｇポート114と中央メモリ108とを結合する
データ経路は17ビット幅であり、このため、メモリとの
間で完全な34ビットワードを伝送するのに２クロックが
必要となる。伝送された最初の17ビットは、バッファデ
ータの「上位16ビットのハーフワード＋フレーム制限ビ
ット」を構成するために使用される。次に伝送された17
ビットは、下位16ビットのハーフワードに当てられ、ま
た17番目の（最上位）ビットがワールドワイド(worldwi
de)パリティを提供する。奇数パリティが使用される。

【００２８】組込型ＣＰＵ103は、受信されたフレーム
に使用すべき１組の隣接するバッファを各Ｇポート114
に割り当てる。あらゆる単一のＧポート114に対して最
大128のバッファを割り当てることが可能である。

【００２９】中央メモリ108中の最後のフレームバッフ
ァは、フレームのバッファリングには使用されない。フ
レームデータを受信していない場合には、各Ｇポート11
4毎の受信データタイムスロットは、依然としてメモリ
への書き込みを生じさせることになる。フレームデータ
の誤り(corrupt)を回避するため、最後のフレームバッ
ファにおける最後のバッファラインが「スクラッチ」領
域として使用され、該スクラッチ領域が、受信データが
存在しない場合のメモリへの書き込みに当てられること
になる。

【００３０】図３は、中央メモリ108における１フレー
ムのフォーマットを示すものである。フレーム300は、
第１の未使用部分301、フレーム開始ワード302、フレー
ム本体303、フレームＣＲＣ(cyclic redundancy code:
周期的冗長性コード)304、フレーム終了ワード305、及
び第２の未使用部分306を備えている。フレーム本体303
は、24バイトのファイバチャネルフレームヘッダと０〜
2112バイトのフレームペイロード(payload)とを備えて
いる。フレームＣＲＣ304は、「フレーム制限」ビット
の組を備えており、該「フレーム制限」ビットは、１フ
レームにより占有される他の全ての中央メモリワードに
ついて０となる。

【００３１】フレーム300が受信されると、受信側のＧ
ポート114は、該フレーム300をデコードし、次いで中央
メモリ108中のバッファの第１のバッファラインへの該
フレームの書き込みを開始する。レイテンシーを最小限
にするため、Ｇポート114は、その時点で該Ｇポート114
について使用されているＳＲＡＭモジュール110（例え
ば、次に利用可能なタイムスロットに対応するＳＲＡＭ
モジュール110）に対してフレームの書き込み開始す
る。これは、フレームバッファの第１のバッファライン
内に任意のオフセットでフレーム開始ワード302を配置
することが可能であることを意味している。フレーム30
0を送信側Ｇポート114に送ると、バッファライン中のフ
レーム開始のオフセットが「プット(Put)」メッセージ
の一部として運ばれる。送信側Ｇポート114は、そのタ
イムスロットが中央メモリ108中で生じるまで待機する
必要があり、該中央メモリ108にはフレームの伝送を開
始させる前にフレームの開始が配置され、その結果、送
信が開始可能となる前に幾分かのレイテンシーが生じる
ことになる。メモリのタイムスライシングの結果として
生じ得る最大レイテンシーは、全ての受信手段及び送信
手段にわたる順序付けに必要となる総時間である。

【００３２】一般に、受信側Ｇポート114から送信側Ｇ
ポート114へと送られたフレーム300について、フレーム
本体303、及びフレームＣＲＣ304は、受信されたデータ
ストリームから直接コピーされ、スイッチ100により修
正が加えられることはない。しかしながら、フレームの
開始ワード302及びフレーム終了ワード305は、凝縮され
た(condensed)フォーマットにあり、スイッチ100により
使用される更なる情報をそれらのワード中にエンコード
することが可能となっている。

【００３３】表１は、フレームバッファに格納されるフ
レーム開始ワード302のフォーマットを示すものであ
る。

【００３４】

【表１】

【００３５】通常のフレームを送る場合、受信側Ｇポー
ト114は、表１に示すようなフレーム開始ワード302をエ
ンコードし、ビット０に「０」をセットして、バッファ
からのフレームＣＲＣ304が無修正で宛先Ｇポート114に
送られるべきことを示す。組込型ＣＰＵ103により生成
されるフレーム300は、ビット０が一般に（送信側Ｇポ
ート114がフレームＣＲＣ304を生成してそれを送信すべ
きフレーム中に挿入すべきことを示す）「１」である点
を除き、同じフォーマットである。

【００３６】

【表２】

【００３７】フレーム終了ワード305のビットは、受信
される制限の種類を示すものである。到来する(inboun
d)フレーム300にエラーが検出された場合には、フレー
ム終了ワード305が中央メモリ108に書き込まれる前に、
ビット０〜ビット10中のエラーフラグのうちの１つが受
信側Ｇポート114によってセットされ、これにより、送
信側Ｇポート114が、フレーム制限を、その宛先Ｇポー
ト114への送信時にフレーム終了通常無効(normal-inval
id)へと変更することになる（該エラーが組込型Ｇポー
ト104へのフレームの送信を生じさせるものでない場
合）。フレーム終了ワード305は、以下のフラグを備え
ている。

【００３８】(1)不正ＣＲＣフラグ：「不正ＣＲＣ」フ
ラグは、受信側Ｇポート114のＣＲＣチェッカーが不正
なＣＲＣを検出した場合に該受信側Ｇポート114によっ
てセットされる。このエラー条件を有するフレーム300
は、やはり宛先Ｇポート114に送られる。

【００３９】(2)エンコード又はパリティ不一致(dispar
ity)エラー検出フラグ：「エンコード又はパリティ不一
致(disparity)エラー検出」フラグは、8b/10bデコード
論理回路により問題が検出された場合に受信側Ｇポート
114によりセットされる。不正ＣＲＣの場合のように、
この種のエラーを有するフレーム300は宛先Ｇポート114
に送られ、フレーム終了制限がＥＯＦniへと変更され
る。

【００４０】(3)無効フレーム終了フラグ：フレーム300
が有効なフレーム終了制限でないキャラクタK28.5を含
む整列された組(ordered set)で終端する場合には、
「無効フレーム終了制限検出」ビットがセットされる。
この条件により、無効フレーム制限がＥＯＦni制限に置
き換えられてフレームが宛先ポートに送信されることに
なる。

【００４１】(4)切り捨てフレーム検出フラグ：フレー
ム開始制限とフレーム終了制限との間の28バイト（＝24
バイトのヘッダ＋４バイトのＣＲＣ）よりも少ないフレ
ーム300は、「切り捨てフレーム検出」エラーを生じさ
せる。この場合も、この種のエラーを有するフレーム
は、ＥＯＦniが付与されて宛先Ｇポート114へ送られ
る。

【００４２】(5)最大フレームサイズ超過フラグ：フレ
ーム本体が、「24バイトのヘッダ＋2112バイトのペイロ
ード＋ＣＲＣ」を越えた場合に、「最大フレームサイズ
超過」ビットがセットされる。この種のエラーを有する
フレーム300もまた、宛先の物理ポートへ送られる。

【００４３】(6)経路指定テーブル中ＤＩＤ不存在フラ
グ：スイッチ100によりサポートされるＤ_ＩＤフォーマ
ットが受信されたヘッダ中で見つかったが、Ｄ_ＩＤに
対応する有効なエントリが経路指定テーブル中で発見さ
れない場合には、「経路指定テーブル中ＤＩＤ不存
在」ビットがセットされる。この場合、フレームは、如
何なる物理ポートにも送られずに、組込型Ｇポート104
（組込されたファブリックポート）へと送られる。

【００４４】(7)無効ＤＩＤフォーマットフラグ：Ｄ_
ＩＤのフィールドの一定の組み合わせは、スイッチ100
によって使用されない。この場合、「無効ＤＩ_Ｄフォ
ーマット」ビットがセットされ、フレーム300は、物理
的なファブリックポート（例えばＧポート114）ではな
く組込型ＣＰＵ103に送られる。

【００４５】(8)無効マルチキャストクラスサービスフ
ラグ：マルチキャストグループにアドレスしたフレーム
がクラス３のフレームでない場合、「無効マルチキャス
トクラスサービス」ビットがセットされる。この種のフ
レームは、組込型Ｇポート104に送られ、Ｆ_ＲＪＴ応答
の生成が可能となる。

【００４６】(9)無効ユニキャスト仮想チャネルＩＤフ
ラグ：ユニキャストトラフィックは、仮想チャネル０〜
５上で搬送され、このため、Ｄ_ＩＤの仮想チャネルフ
ィールドで値６又は値７と共に受信されたフレームに
「無効ユニキャスト仮想チャネルＩＤ」エラーに関する
フラグがセットされる。このカテゴリーに含まれるフレ
ーム300もまた組込型Ｇポート104へと送られる。

【００４７】(10)無効クラスサービスフラグ：クラス１
のフレーム開始制限と共に受信された全てのフレーム
は、「無効クラスサービス」標識をオンにさせる。かか
るフレームについての適当な応答がＦ_ＲＪＴであるた
め、この種のフレームは組込型Ｇポート104へと送られ
る。更に、組込型Ｇポート104を除いた任意のアドレス
に向けられるクラスＦのフレームもまた、「無効クラス
サービス」ビットをセットさせるものとなる。

【００４８】(11)不正ＳＩＤフラグ：１フレームが受
信された場合にＳＩ_Ｄチェックがイネーブルにされ、
該フレームのＳＩ_Ｄフィールドが当該ポート用にプロ
グラムされたＳＩ_Ｄと一致しない場合に「不正Ｓ_ＩＤ
受信フレーム」ビットがセットされることになる。この
エラーを有するフレームは、組込型ＣＰＵ103へ送られ
ることになる。

【００４９】図４は、本発明によるＧポートＡＳＩＣ11
1を示す機能ブロック図である。該ＧポートＡＳＩＣ111
は、ＣＰＩインターフェイス回路401、統計論理回路40
2、低レベルインターフェイス論理回路403、特殊メモリ
インターフェイス404、ＲＸ→ＴＸ(RX-to-TX)論理回路4
05、ＴＸ←ＲＸ(TX-from-RX)論理回路406、受信論理回
路407、バッファ回路410、制御メッセージインターフェ
イス411、送信論理回路412、及びバッファ-バッファク
レジット(credit)論理回路413を備えている。

【００５０】ＣＰＩインターフェイス回路401は、様々
なＧポートＡＳＩＣ111のレジスタ（図示せず）を組込
型ＣＰＵ103にインターフェイスする。ＧポートＡＳＩ
Ｃ111のレジスタには、コンフィギュレーション（構
成）、イニシャライゼーション（初期化）、及びインタ
ーフェイス情報を制御するレジスタが含まれる。送信論
理回路412は、並直列変換回路112へとデータをつなぐ送
信回路である。低レベルインターフェイス論理回路403
は、並直列変換回路112で使用される様々なインターフ
ェイス信号を監視及び規定する能力を組込型ＣＰＵ103
に提供する。

【００５１】バッファ回路410は、バッファアドレス生
成430及びバッファタイミング論理回路431を備えてい
る。バッファタイミング論理回路431は、バッファライ
ンオフセットを決定し、タイムスロットのタイミング情
報をＧポートＡＳＩＣの他の部分へと運ぶ。バッファラ
インオフセットは、フレームバッファが始まるＳＲＡＭ
モジュール110を示すものである。また、バッファタイ
ミング論理回路431は、メッセージクロスバー102につい
てのタイムスロット情報を維持する。

【００５２】図１２は、バッファ論理回路410に含まれ
る回路1200を示す機能ブロック図であり、該回路1200
は、データフレームの始まりに対応するメモリモジュー
ルを示すバッファラインオフセット信号を生成する。該
回路1200は、（マザーボード107上に含まれる）索引パ
ルス生成器1201から索引パルス信号を受信する。該回路
1200は、カウンタ1202、レジスタ1203,1204、及び処理
回路1205を備えている。索引パルス生成器1201はパルス
出力「B_M_Index」を生成し、該パルス出力は、中央メ
モリ108の１サイクル又は「一巡(rotation)」につき１
回表明される。該索引パルスが、全てのＧポートＡＳＩ
Ｃ111、スイッチ回路101、及びメッセージクロスバー10
2へと分配されて、それら装置の全ての間でのタイムス
ライシングが調整される。中央メモリ108についての１
サイクル又は一巡は、送信手段又は受信手段のための全
てのＧポート111についての１サイクルである。図１３
は、タイムスロットに対するB_M_Indexパルスのタイミ
ングを示すものである。カウンタ1202は、処理回路1205
の出力に接続されたクリア入力を有している。レジスタ
1203はスイッチ100のポートの数を格納し、レジスタ120
4はそのポート番号を格納する。処理回路1205は、カウ
ンタ1202の出力と、レジスタ1203,1204の出力とに接続
される。処理回路1205は、レジスタ1203,1204中のカウ
ント及び値に応じてバッファラインオフセットを生成す
る。該バッファラインオフセットは、データフレームの
始まりを含むメモリモジュールを示すものである。処理
回路1205はまた、スイッチ100のポートの数とポート番
号レジスタ1204に格納されている値とに基づいて、カウ
ンタ1202にロードされるべき値を計算する。

【００５３】受信論理回路407は、並直列変換回路112と
ＧポートＡＳＩＣ111の内部の様々な論理回路との間の
インターフェイスを提供する回路である。受信論理回路
407は、Ｒｘ経路指定論理回路408及びバッファクレジッ
ト論理回路409を備えている。図５はＲｘ経路指定論理
回路408を示すブロック図である。該Ｒｘ経路指定論理
回路408は、経路指定テーブル(501,502)及びＤ_ＩＤ分
析回路503を備えている。該Ｄ_ＩＤ分析回路503は、経
路指定テーブル501,502を用いて、フレームが経路指定
されるべきローカルファブリックの内部の（例えばスイ
ッチ100の内部の）宛先物理ポート（例えばＧポート11
1）を決定する。該Ｄ_ＩＤ分析回路503は、受信論理回
路407により捕捉された宛先ＩＤ及びサービスクラス情
報を用いて、ＲＸ→ＴＸ論理回路405に送るべき仮想チ
ャネル番号及び宛先物理ポート番号（又はマルチキャス
トの場合には宛先ポートビットマスク）を生成する。更
に、一定の経路指定に関連するエラー信号が受信論理回
路407に送り返されて、フレームバッファ内のフレーム
終了ワード305中に含められる。Ｄ_ＩＤ分析回路503は
また、ＲＸ→ＴＸ論理回路405に送られる信号であっ
て、フレームがユニキャストであるかマルチキャストで
あるか及びフレームが組込型ＣＰＵ103により処理され
るべきか否かを示す信号を、生成する。

【００５４】特殊メモリインターフェイス404は、組込
型ＣＰＵ103と中央メモリ108との間のインターフェイス
を制御する。統計論理回路402は、各Ｇポート114につい
てフレームトラフィック上の統計の数を維持する回路で
ある。

【００５５】ＧポートＡＳＩＣ111は、２つのＴＸ←Ｒ
Ｘ回路406を備えている。各ＴＸ←ＲＸ回路406は、Ｇポ
ートＡＳＩＣ111内のＧポート114の送信手段と関連し
て、ローカルファブリック要素（例えばスイッチ100）
内の受信手段からのフレーム送信要求を待ち行列に入れ
る。各ＴＸ←ＲＸ回路406は、送信論理回路412とハンド
シェイクを行って、中央メモリ108から並直列変換回路1
12へフレームを送る。更に、各ＴＸ←ＲＸ回路406は、
バッファ-バッファクレジット論理回路413からの信号の
状態を監視して、どの仮想チャネルがクレジットを送信
したかを決定し、及び該バッファ-バッファクレジット
論理回路413に信号を送って、特定の仮想チャネルに１
フレームが送られたときを示す。

【００５６】ＲＸ→ＴＸ論理回路405は、受信論理回路4
07から受信したデータフレームのバッファリングを制御
する。図６は、ＲＸ→ＴＸ論理回路405を示すブロック
図である。該ＲＸ→ＴＸ論理回路405は、終了メッセー
ジ操作回路601、組込型プロセッサインターフェイス60
2、ＲＸヘッダ操作回路603、ＭＩＳＣバッファリスト記
述器604、ＲＸバッファ記述器605、ＲＸバッファリスト
リンク606、リスト制御論理回路607、ユニキャストリス
ト記述器608、ユニキャスト待ち行列論理回路609、マル
チキャスト待ち行列論理回路610、及びプットメッセー
ジ生成器611を備えている。

【００５７】ＧポートＡＳＩＣ111は、最大の128の受信
フレームバッファに対応する128のバッファ記述器から
なるアレイを各Ｇポート114毎に提供する。各バッファ
記述器は、関連する受信バッファの状態に応じて多数の
リストの内の１つにリンクさせることが可能である。受
信バッファ記述器のフォーマットを次の表３に示す。

【００５８】

【表３】

【００５９】シーケンス終了ビットは、プットメッセー
ジ内で送信手段へと送られる。該ビットは優先権論理回
路により使用される。タイムアウト期限は、プットメッ
セージ内で、フレームタイムアウトの検出が生じる送信
側Ｇポート114へと送られる。該タイムアウト期限は、
タイムアウトが生じたか否かを判定するために使用さ
れ、また、受信したフレームについてのヘッダ処理の一
部としてＲＸバッファ記述器605に書き込まれる。受信
したフレームについてフレーム開始ワードが中央メモリ
108への書き込まれているとき、フレームの始めについ
てのラインオフセットがバッファ論理回路410から取得
される。このパラメータもまた、プットメッセージ内で
送信側Ｇポート114へと送られ、受信したヘッダの処理
中にＲＸバッファ記述器605中に記録される。

【００６０】受信バッファについてのリストリンクフィ
ールドを使用してＲＸバッファリストリンク606を構築
し、該受信バッファのリンクリスト(linked list：リン
クされたリスト)を作成する。該リンクは、リスト中の
次の受信バッファについてのポートのバッファ番号と、
リンクされたバッファのポート番号を示すための付加ビ
ット（最上位ビット）とを含むものである。一般に、リ
ストの終わりの検出は、バッファ記述器における「無効
(null)」リストリンクをチェックするのではなく、対象
となるリストのテールポインタに対してバッファ番号を
比較することにより行われる。これは、様々な待ち行列
のマニピュレーション動作に関するバッファ記述器への
書き込みを軽減させるものとなる。

【００６１】ＧポートＡＳＩＣ114は、スイッチ100（組
込型Ｇポート104を除く）における各々の考え得る送信
手段(64)について各ユニキャスト仮想チャネル(6)毎に
受信バッファ記述器（ユニキャストリスト記述器608)の
別個のリンクリストを維持する。各ユニキャストリスト
記述器608は、ＧポートＡＳＩＣ111の２つの受信手段
（受信側Ｇポート114）の間で共有される。単一の384ワ
ード×16ビットＲＡＭを用いてリストポインタが格納さ
れる。該ＲＡＭにおけるリスト記述器エントリのフォー
マットを次の表４に示す。

【００６２】

【表４】

【００６３】バッファ記述器内のリンクの場合のよう
に、各ポインタの最上位ビットは、ＧポートＡＳＩＣ11
1内のＧポート114を示し、また残りの７ビットは、指定
されたポート内のバッファ番号を示す。

【００６４】ＭＩＳＣバッファリスト記述器604は、受
信バッファの様々な状態を扱うためのハードウェアレジ
スタヘッド及びテールポインタ（各７ビット）を有する
リンクリストである。該リストは、自由バッファリス
ト、タイムアウトバッファリスト、処理要求リスト、送
信利用不能リスト、及び受信手段フラッシュリストを備
えている。

【００６５】リスト制御論理回路607は、ユニキャスト
リスト記述器608及びＲＸバッファ記述器605を伴って実
行される様々な操作を制御する。「リストリンク」フィ
ールドは、ＲＸ→ＴＸバッファ記述器の残りの部分とは
独立して書き込むことが可能なものである、ということ
に留意されたい。これにより、既存のリストの最後に新
たなバッファを加える際にバッファ記述器エントリに対
して「読み出し−修正−書き込み」を行う必要がなくな
る。

【００６６】一般に、リスト記述器及びバッファ記述器
は一緒にアクセスされる。２クロックに１回ＣＭＩ411
から終了メッセージが到着し得るため、それらの記述器
は、タイムスライス方式でアクセスされ、終了メッセー
ジ処理は、中央メモリ108の１つおきのタイムスロット
を用いる。

【００６７】図８は、ＲＸ→ＴＸ記述器608のタイムス
ライス式アクセスを示すものである。各ポートについて
のタイムスライスは１クロック長であり、読み出しポー
トに割り当てられたタイムスライスは書き込みポートに
割り当てられたタイムスライスとは移相している。その
結果、終了メッセージは、１クロックでＲＡＭの読み出
しポートを使用し、次のクロックでＲＡＭの書き込みポ
ートを使用し、その次のクロックでＲＡＭの読み出しポ
ートを使用する（以下同様）といったように、２クロッ
ク毎に１回だけ読み出し及び書き込みアクセスを行うこ
とが可能となる。該記述器の別の「ユーザ」は、終了メ
ッセージの処理に関しＲＡＭに対して上記と同じアクセ
スを行うことが可能であるが、終了メッセージのタイム
スロットがインタリーブされることになる。

【００６８】表５は、非終了メッセージタイムスロット
でバッファリストにアクセスする要素を示すものであ
る。一定の優先順位をベースとして仲裁が行われる。同
表にリストアップした優先順位では、レベル０が優先順
位が最も高くなっている。

【００６９】

【表５】

【００７０】同表に示す「受信ヘッダ」エントリは、ユ
ニキャストフレーム処理及びマルチキャストフレーム処
理の両者に該当するものである。ポート０の優先順位が
ポート１の優先順位よりも高いことに留意されたい。こ
れは、ある程度は任意のものであり、性能又は信頼性に
影響を与えるものではない。その理由は、バッファリス
トに用いられるサイクルに関連して受信ヘッダ処理を実
行するのに必要となる時間が、最短フレーム時間と比較
して短いことにある。一定の優先順位機構を用いること
によって回路の実施が簡素化される。図９は、ユニキャ
スト又はマルチキャストフレームに関する待ち行列操作
の一般的な形態を示すタイミングチャートである。ｒｘ
経路指定が表明されたクロック中に、待ち行列論理回路
609,610は、後続クロックにおける次の読み出しスロッ
トの使用についての仲裁を行う。受信フレームがユニキ
ャストである場合、経路指定テーブルの出力（送信手段
番号）並びに仮想チャネル番号が捕捉されることにな
る。更に、（受信手段407における）ＲＸ経路指定論理
回路により生成された様々なフラグが捕捉される。

【００７１】ｒｘ経路指定の表明に続くクロック（又は
スロットａが表明された後続のクロック）では、様々な
ＲＸ→ＴＸ待ち行列ＲＡＭに対する読み出しサイクルが
実行されて受信ヘッダが操作される。それ以降の（スロ
ットａが取り消された(negated)）クロックで、受信ヘ
ッダ処理に関するあらゆる書き込みが実行されることに
なる。

【００７２】一般に、スロットａが表明されると、次の
操作が実行されることになる。

【００７３】(i)終了スロットについてＲＸ→ＴＸ待ち
行列ＲＡＭ読み出しアドレスを生成する（終了読み出し
は実際にはスロットａが取り消されたときに生じる）。
全てのＲＡＭアドレスは、それらが使用されるクロック
に先行するクロックで生成される、ということに留意さ
れたい。

【００７４】(ii)非終了スロットについてＲＸ→ＴＸ待
ち行列ＲＡＭ読み出しアドレスを生成する。非終了スロ
ットについてのＲＡＭ読み出しは、スロットａが表明さ
れたときに生じるので、それらのスロットについての書
き込みは、スロットａが取り消されたときに生じる。

【００７５】スロットａが取り消されると、それ以降の
操作が実行されることになる。

【００７６】(i)非終了スロットの使用について仲裁を
行う。非終了操作に使用されるＲＡＭ読み出しアドレス
がこのクロック中に（該仲裁操作と同時に）生成され
て、それ以降のクロックで（非終了操作のためのＲＡＭ
読み出しが実際に発生した際に）使用される。

【００７７】(ii)終了操作のためのＲＡＭ書き込みアド
レスを生成する。スロットａが取り消された際のタイム
スライスは、実際には終了操作のためのＲＡＭ読み出し
が発生したタイムスライスであり、したがって、これ
は、（後続クロックで使用されるべき）ＲＡＭ書き込み
アドレスが生成されたクロックでもある。

【００７８】組込型プロセッサインターフェイス602
は、リスト制御論理回路607とハンドシェイクを行っ
て、様々なリスト追加及び削除、並びにＲＸバッファ記
述器605に対する直接アクセスを実行する。

【００７９】各Ｇポート114毎のＲＸ経路指定論理回路
は、宛先物理ポート情報及びＲＸヘッダ指示信号をＲＸ
ヘッダ操作回路603に送る。次いでＲＸヘッダ操作回路6
03は、対応するバッファを適当な受信バッファリストに
加える。通常のユニキャストフレームの場合には、ユニ
キャストリスト記述器608にバッファが追加され、ユニ
キャスト待ち行列論理回路609にエントリが追加され
る。組込型ＣＰＵ103に向けられたフレームの場合に
は、処理要求リスト（種々のリスト記述器604のうちの
１つ）にバッファが追加される。このリストが空でない
場合、組込型ＣＰＵ103に対して割り込みを生成するこ
とが可能である。

【００８０】受信したマルチキャストフレームにより、
マルチキャスト待ち行列論理回路にエントリが追加され
ることになる。

【００８１】終了メッセージ操作回路603は、２つのフ
ァイバチャネルポート（Ｇポート114）の一方に対して
アドレス指定された到来(inbound)終了メッセージを取
って、受信バッファリスト（ＲＸバッファ記述器605及
びＲＸバッファリンクリスト606）を更新させる。

【００８２】ユニキャスト待ち行列論理回路609は、特
定の宛先送信手段（Ｇポート114）に対してプットメッ
セージが生成されなければならないときを追跡する。こ
れを達成するために、１組のハードウェアフラグが使用
される。考え得るあらゆる宛先送信手段について各ユニ
キャスト仮想チャネルに関連する「ユニキャストプット
ミー(PutMe)」フラグが存在する。ユニキャストトラフ
ィックは、物理スイッチポートのみに向けられるもので
あって組込型ＣＰＵ103に向けられるものではないの
で、これは、総計で384（64ポート×６ユニキャスト仮
想チャネル）のプットミーフラグを必要とする。全ての
プットミーフラグは、Ｇポートのリセットによってクリ
アされる。最初のエントリが特定の送信側Ｇポート114
についてユニキャスト待ち行列に追加されると、それに
対応するプットミーフラグがセットされる。ユニキャス
ト待ち行列論理回路609は、全てのプットミーフラグ間
の仲裁を行い、結果的に得られる情報をプットメッセー
ジ生成器611に送る。ユニキャスト待ち行列論理回路609
は、（ＲＸバッファ記述器605中の）適当なＲＸバッフ
ァ記述器エントリを読み出す１サイクルを実行して、プ
ットメッセージを構築するために必要な残りのフィール
ドを得る。プットミーフラグ間の仲裁を行うために、ユ
ニキャスト待ち行列論理回路609は、仮想チャネルの優
先順位レベルに従ってフラグの優先順位付けを行う。一
優先順位レベル内において、ユニキャスト待ち行列論理
回路609は、プットミーフラグ間で、ラウンドロビン(ro
und-robin：総当たり戦)アルゴリズムを実行する。

【００８３】プットメッセージが、特定の受信バッファ
待ち行列について生成されると、それに対応するプット
ミーフラグがクリアされる。該プットミーフラグは、後
に、該待ち行列について終了メッセージが受信された場
合に再びセットされ、新たに受信されたバッファエント
リがバッファリストの新たな先頭となる。

【００８４】プットミーフラグは、受信ヘッダ処理によ
り空でないエントリに新たなバッファが追加されること
によってはセットされない、ということに留意された
い。一般に、プットミーフラグの状態は、現在のリスト
の先頭に対してプットメッセージが発行されたか否かを
示すものであり、該リストの先頭以外のアイテムの状態
を反映するものではない。

【００８５】マルチキャスト待ち行列論理回路610は、
各Ｇポート114毎に、16のマルチキャスト待ち行列エン
トリからなる１組のエントリを備えている。各エントリ
は、１組のハードウェアレジスタとして実施された、ビ
ットフィールド、仮想チャネル番号、及びバッファ番号
から構成される。

【００８６】プットメッセージ生成器611は、プットメ
ッセージの生成のためのユニキャスト待ち行列論理回路
609及びマルチキャスト待ち行列論理回路610からの要求
を受容する。代わって、プットメッセージ生成器611
が、該２つのインターフェイス間の選択を行い、プット
メッセージをＣＭＩ411へ送る。プットメッセージ生成
器611はまた、ベースバッファ番号レジスタの内容を受
信側Ｇポート114についてのローカルバッファ番号に追
加する。プットメッセージ生成器611は、ユニキャスト
及びマルチキャスト待ち行列論理回路609,610とのハン
ドシェイクを更に提供して、更なるプットメッセージの
生成を可能にする。

【００８７】（ＣＰＩバスインターフェイス論理回路40
1に含まれる）ベースバッファ番号レジスタは、Ｇポー
ト114についての受信バッファのために使用すべき開始
バッファ番号を指定する。ＧポートＡＳＩＣ111は、そ
の２つのポートの各々に１つずつベースバッファ番号レ
ジスタを備えている。特定のバッファ記述器に対応する
バッファ番号は、「ベースバッファ番号＋Ｇポート114
のローカルバッファ番号（該ポートについての記述器ア
レイ内のバッファ記述器のオフセット）」と等しいもの
である。

【００８８】内部的に、ＧポートＡＳＩＣ111は、殆ど
のリスト操作について、ポート（Ｇポート114）の（ゼ
ロで始まる）バッファ番号を使用する。しかしながら、
プットメッセージが生成されると、このレジスタ（表６
参照）からのベースバッファ番号が、メッセージのバッ
ファ番号フィールド中に配置される前にポートのバッフ
ァ番号に追加される。

【００８９】

【表６】

【００９０】図７は、図４に示すＴＸ←ＲＸ論理回路40
6のブロック図である。ＴＸ←ＲＸ論理回路406は、ＴＸ
←ＲＸ状態マシン701、タイムアウト／オフラインサー
チエンジン702、プットメッセージ操作回路703、待ち行
列ＲＡＭ704、終了メッセージ生成器705、フラグメモリ
706、及び送信フレーム選択回路707を備えている。ＴＸ
←ＲＸ状態マシン701は、ＴＸ←ＲＸ論理回路406の様々
な部分からの要求を受容して、待ち行列ＲＡＭ704及び
フラグ706に対するサイクルを実行する。ＴＸ←ＲＸ状
態マシン701は、待ち行列ＲＡＭ704を制御するための信
号、並びに終了メッセージ生成器705に対する様々なス
トローブ及び待ち行列エントリの追加及び削除を示す
「ToDo」フラグを生成する。

【００９１】待ち行列ＲＡＭ704上で行われる操作に
は、(i)プット処理（待ち行列エントリを書き込み、「T
oDo」フラグをセットする）、(ii)タイムアウト／オフ
ライン処理（待ち行列エントリを読み出し、「ToDo」フ
ラグをクリアし、終了メッセージを送る）、(iii)送信
フレーム選択処理（待ち行列エントリを読み出し、「To
Do」フラグをクリアし、終了メッセージを送る）、及び
(iv)組込型プロセッサアクセス（デバッグのためにエン
トリを読み出す）が含まれる。待ち行列ＲＡＭ704は、
１つの読出専用ポート及び１つの書込専用ポートを有し
ている。書込専用ポートは、プットメッセージ処理専用
であり、一方、読出専用ポートは、他の機能に関して共
有される。

【００９２】送信フレーム選択サイクルに関するレイテ
ンシーを最小限にするために、一定の優先権仲裁機構が
用いられる。この優先権は、高いものから低いものへ順
に言えば、1)送信フレーム選択、2)組込型プロセッサア
クセス、3)タイムアウト／オフライン処理となる。

【００９３】プットメッセージ操作回路703は、対応す
る送信側Ｇポート114に向けられたプットメッセージを
受容し、待ち行列ＲＡＭ704中に送信フレーム待ち行列
エントリを構築させる。ＣＭＩ411は、プットメッセー
ジ操作回路703にプットメッセージを送り、該プットメ
ッセージ操作回路703が、レジスタ中に待ち行列エント
リを構築するのに必要な情報を捕捉する。それ以降のク
ロックで、待ち行列エントリが待ち行列ＲＡＭ704に書
き込まれ、それに対応する「ToDo」フラグがセットされ
る。待ち行列ＲＡＭ704の書込ポートがプットメッセー
ジ処理専用であるため、待ち行列ＲＡＭ704への書き込
みについての仲裁は必要ない。１サイクルが実行される
と、プットメッセージバッファレジスタの内容が使用さ
れて、「待ち行列ＲＡＭバッファアドレス（ソースポー
ト番号＋仮想チャネルＩＤ）＋エントリの内容」が指定
される。更に、ＴＸ←ＲＸ状態マシン701が、ＴＸ「ToD
o」フラグに対するストローブを生成して、新たな待ち
行列エントリに対応するフラグをセットさせる。

【００９４】フラグ706は、送信すべきフレームを待ち
行列ＲＡＭ704中のエントリが記述するときを合図する
(flag)ために使用される１組のハードウェアレジスタで
ある。（遠隔場所のＧポートＡＳＩＣ111における１エ
ントリ／仮想チャネル／レシーバ対に対応する）スイッ
チ100における考え得る一対の受信手段（受信側Ｇポー
ト114）につき８つの「ToDo」フラグが存在する。「ToD
o」フラグは、フレームの送信要求を示すプットメッセ
ージが受信された際にセットされる。該フラグは、フレ
ームタイムアウト、ポートオフライン条件、又は送信フ
レーム選択回路707によるフレームの送信に起因して該
要求が待ち行列ＲＡＭ704から除去された際にクリアさ
れる。

【００９５】待ち行列ＲＡＭ704は、送信すべきフレー
ムを記述するために必要な情報を格納する。この待ち行
列におけるエントリ中のフィールドを表７に示す。

【００９６】

【表７】

【００９７】これらのフィールドの全ては、フレームを
待ち行列に入れさせるプットメッセージから取られる。
待ち行列ＲＡＭ704中の各エントリが、ソースＧポート
ＡＳＩＣ111内の一対の受信手段（Ｇポート114）によっ
て共有されるため、待ち行列エントリから構築された終
了メッセージのアドレス指定を可能とするように更なる
情報部分を記録しなければならない。この目的のため、
（プットメッセージの「ソースポート」フィールドから
の）受信手段のポート番号の最下位ビットが待ち行列エ
ントリ中に記録される。

【００９８】受信フレームのＦ_ＣＴＬフィールドから
のシーケンス終了ビットは、受信したプットメッセージ
でＴＸ←ＲＸ待ち行列回路406へと送られる。

【００９９】プットメッセージからのフレームタイムア
ウト期限もまた記録される。これは、タイムアウト／オ
フラインサーチエンジン702により使用されて、考え得
るタイムアウト条件について待ち行列エントリが調べら
れる。

【０１００】ラインオフセット及びバッファ番号フィー
ルドは、中央メモリ108中のフレームのロケーションを
記述する。これらは、送信のためのフレームの読み出し
を開始させるために、送信フレーム選択回路707によっ
てバッファタイミング論理回路及びバッファアドレス生
成論理回路（バッファ回路410に含まれる）へと送られ
る。

【０１０１】待ち行列ＲＡＭ704は、各Ｇポート114毎に
264ワード×27ビットＲＡＭを用いて実施される。待ち
行列ＲＡＭ704へのアドレスは、ＲＸポート番号の上位
６ビットを仮想チャネル番号と連結させることにより生
成され、この場合、仮想チャネルフィールドが下位３ビ
ットを形成する。

【０１０２】送信フレーム選択回路707は、ＴＸ「ToD
o」フラグにセットされているビットに基づいて、送信
すべきフレームを選択する。８つの仮想チャネルは、４
つの異なる優先順位レベル（即ち０〜３）を有してい
る。レベル０が最も高い優先順位である。送信フレーム
選択回路707は、各仮想チャネル内の全てのＴＸ「ToD
o」フラグのＯＲ演算を行うことにより、８つの仮想チ
ャネルのフレーム送信要求信号を生成する。次いで送信
フレーム選択回路707は、バッファ間クレジットを有さ
ないチャネルについての仮想チャネル送信要求を無視す
る。それらの残りの要求について、送信フレーム選択回
路707は、最高の優先順位を有する仮想チャネルを選択
する。

【０１０３】所与の優先順位レベルにおける２つ以上の
仮想チャネルが、送信すべきフレームを有している場合
には、送信フレーム選択回路707は、該優先順位レベル
内の仮想チャネル間で「ラウンドロビン」公平性(fairn
ess)アルゴリズムを実行する。

【０１０４】送信フレーム選択回路707がフレーム送信
のための待ち行列エントリを選択すると、待ち行列ＲＡ
Ｍ704に対する１サイクル中にＴＸ←ＲＸ状態マシン701
に要求が送られ、これにより、終了メッセージ生成器70
5が発信側の受信手段にメッセージを送ることになる。
更に、送信フレーム選択回路707により生成されるスト
ローブにより、待ち行列エントリからのバッファ番号及
びラインオフセットフィールドがバッファ論理回路410
中にロードされて、バッファ読出操作が開始される。

【０１０５】終了メッセージ生成器705は、待ち行列Ｒ
ＡＭ704からエントリが除去された場合には必ずＴＸ←
ＲＸ状態マシン701によりトリガされて終了メッセージ
を作成する。タイムアウト／オフラインサーチエンジン
702からの信号は、メッセージ中のステータスを指定す
るために、終了メッセージ生成器705により使用され
る。「ソースポート」パラメータを除き、残りの終了メ
ッセージフィールドは、待ち行列ＲＡＭ704のアドレス
（受信ポート番号＋仮想チャネルＩＤ）及び（受信ポー
ト番号の最下位アドレスについての）待ち行列エントリ
から導出される。

【０１０６】終了メッセージ生成器705は、送信のため
にＣＭＩ411上で待ち行列に入れられた１つの終了メッ
セージと、重複した操作についての更に別の１つの終了
メッセージとを保持するために、２つのレジスタを備え
ている。これらのレジスタのオーバーランを防止するた
めに、ＴＸ←ＲＸ状態マシン701は、該両方のレジスタ
が有効な終了メッセージを含んでいる場合に、送信フレ
ーム選択論理回路707及びタイムアウト／オフラインサ
ーチエンジン702による待ち行列ＲＡＭ704へのアクセス
を妨げる。

【０１０７】タイムアウト／オフラインサーチエンジン
702は、タイムアウトになったフレームについての（待
ち行列ＲＡＭ704からの）待ち行列エントリを除去す
る。更に、タイムアウト／オフラインサーチエンジン70
2は、関連する送信手段（送信側Ｇポート114）がオフラ
インになった場合に、待ち行列からの全てのエントリを
除去する。

【０１０８】ここで、再び図１及び図４に戻る。各Ｇポ
ートＡＳＩＣ111は、制御メッセージインターフェイス
（ＣＭＩ）411を１つずつ備えている。各ＣＭＩ411は、
各ＧポートＡＳＩＣ111毎に、８ビット幅の入力メッセ
ージポートと８ビット幅の出力メッセージポートとを備
えている。ＣＭＩ411は、受信側ＧポートＡＳＩＣ111か
ら送信側ＧポートＡＳＩＣ111へ送信要求（「プット」
メッセージ）を送るため、及び送信側ＧポートＡＳＩＣ
111から受信側ＧポートＡＳＩＣ111へ完了ステータス
（「終了」メッセージ）を送るために使用される。

【０１０９】ＣＭＩ411は、メッセージクロスバー102を
介して互いに接続される。各ＧポートＡＳＩＣ111は、
スイッチ100中の考え得る各々の宛先ＧポートＡＳＩＣ1
11に対する出力メッセージポートのタイムスライスを行
う。特定のＧポートＡＳＩＣ111が、特定の宛先Ｇポー
トＡＳＩＣ111に対応するスロット中に該ポートに送る
べきメッセージを有している場合、該ＧポートＡＳＩＣ
111は、該タイムスロットを使用して該メッセージを送
り、また、特定のＧポートＡＳＩＣ111が該メッセージ
を有していない場合には、出力メッセージポートライン
が駆動されて、メッセージが存在しないことが示される
ことになる。

【０１１０】ＧポートＡＳＩＣ111の出力メッセージポ
ートのタイムスライシングは、互いに移相するように行
われ、これにより、あらゆる所与のクロックサイクル
で、各々のＧポートＡＳＩＣ111の出力メッセージポー
トが、異なる宛先ＧポートＡＳＩＣ111に対してタイム
スライスされるようになる。このため、所与のＧポート
ＡＳＩＣ111の入力ポートに現れるメッセージもまた、
スイッチ100中の考え得る各々のソースＧポートＡＳＩ
Ｃ111にわたってタイムスライスされることになる。

【０１１１】メッセージクロスバー102は、ソースＧポ
ートＡＳＩＣ111の出力メッセージポートから宛先Ｇポ
ートＡＳＩＣ111の入力メッセージポートへとメッセー
ジを送るために２クロックを必要とする。所与の宛先に
対する各タイムスライスは、２クロック（単一のメッセ
ージを宛先ＧポートＡＳＩＣ111に送るのに必要とされ
る時間）からなる。

【０１１２】メッセージクロスバー102の動作を示すタ
イミングチャートを図１１に示す。

【０１１３】メッセージクロスバー102は、複数の接続
状態を有しており、その各状態は、ＧポートＡＳＩＣ11
1間の複数の接続を有している。メッセージクロスバー1
02は、各ＧポートＡＳＩＣ111を別のＧポートＡＳＩＣ1
11に接続するために複数の接続状態を循環する。ＣＭＩ
411は、索引パルス生成器1201により生成されたB_M_Ind
exを用いて現在の接続状態を決定する回路を備えてい
る。

【０１１４】受信側ＧポートＡＳＩＣ111は、フレーム
が送信されたという通知を受信した際に受信バッファを
自由に再使用することができる。マルチキャストの場合
には、受信バッファが解放されたときを決定するために
多数の通知が必要となる。

【０１１５】ＣＭＩ411を介した送信の場合には２つの
メッセージ（プットメッセージ及び終了メッセージ）が
規定される。プットメッセージは、送信側ＧポートＡＳ
ＩＣ111により送信されるべきフレームが到着したこと
を該送信側ＧポートＡＳＩＣ111に知らせるために、受
信側ＧポートＡＳＩＣ111によって使用される。該プッ
トメッセージは、ユニキャスト及びマルチキャストの両
方に使用され、受信マルチキャストフレームについては
多数のプットメッセージが発行される。プットメッセー
ジのフォーマットを表８に示す。

【０１１６】

【表８】

【０１１７】宛先ＧポートＡＳＩＣ111及びソースＧポ
ートＡＳＩＣ111の番号は、メッセージが送出（又は受
信）されるメッセージタイムスライス内の位置により推
論される。しかしながら、各ＧポートＡＳＩＣ111が２
つのファイバチャネルポート（２つのＧポート114）を
有しているので、メッセージについてのソース及び宛先
ポート番号を完全に決定するために、ソース受信手段の
ポート番号についての１ビット及び宛先送信手段のポー
ト番号についての１ビットが必要となる。

【０１１８】フレームが送られるべき仮想チャネルを示
すために、３ビット幅の仮想チャネルフィールドが使用
される。

【０１１９】受信フレームのＦ_ＣＴＬのシーケンス終
了ビットは、捕捉されてプットメッセージ中に送られ、
ＧポートＡＳＩＣ111の送信待ち行列論理回路中の優先
順位付け論理回路によって使用される。

【０１２０】タイムアウト処理に使用するためのプット
メッセージ中のタイムスタンプ値に５ビットが割り当て
られる。

【０１２１】ラインオフセット値は、受信フレーム300
についてのフレーム開始ワード302のバッファライン内
の32ビットワードのオフセットを示す。

【０１２２】プットメッセージ中で送られるバッファ番
号は、フレーム300が格納された中央メモリ108内のバッ
ファのスイッチ幅(switch-wide)番号である。

【０１２３】送信側ＧポートＡＳＩＣ111により終了メ
ッセージが使用されて、送信手段が１フレーム300の送
信を完了したことが受信側ＧポートＡＳＩＣ111に通知
される。該終了メッセージのフォーマットを表９に示
す。

【０１２４】

【表９】

【０１２５】プットメッセージの場合のように、ソース
及び宛先ＧポートＡＳＩＣ111の番号は、メッセージタ
イムスライスを使用し、及びメッセージ本体中の送信手
段ポート（第１のＧポートＡＳＩＣ111）番号及び受信
手段ポート（第２のＧポートＡＳＩＣ111）番号のビッ
トを使用して構成される。

【０１２６】終了メッセージのステータスフィールドの
値を表１０に示す。

【０１２７】

【表１０】

【０１２８】「受信器フラッシュ」ステータスは、組込
型ＣＰＵ103によって特定の受信側ＧポートＡＳＩＣ111
に関連する全てのエントリが宛先ポート（もう１つのＧ
ポートＡＳＩＣ111）からフラッシュされた場合に返さ
れる。

【０１２９】「送信器利用不能」ステータスは、宛先Ｇ
ポートＡＳＩＣ111が組込型ＣＰＵ103によって利用不能
とマークされていることを示す。

【０１３０】「タイムアウト検出」ステータスは、送信
手段がフレーム300についてタイムアウトを検出した場
合に該送信手段により送られる。

【０１３１】「動作成功」ステータスは、上記ステータ
スが存在しない場合に返されることになる。

【０１３２】上記から明らかなように、本書で開示する
本発明は、新規で有利なファイバチャネルスイッチング
システム及びその方法を提供するものである。上記議論
は単に本発明の典型的な方法及び実施態様を開示し説明
したものである。本発明はその思想及び本質的な特徴か
ら逸脱することなく他の特定の形態で実施可能であるこ
とが当業者には理解されよう。したがって、本発明の開
示は、特許請求の範囲に記載の本発明の例証を意図した
ものであって本発明の範囲を制限するものではない。

【図面の簡単な説明】

【図１】本発明によるファイバチャネルスイッチを示す
ブロック図である。

【図２】図１の中央メモリのタイムスライス式アクセス
を示すタイミングチャートである。

【図３】図１のスイッチで使用される１フレームのフォ
ーマットを示す説明図である。

【図４】図１のＧポートＡＳＩＣを示す機能ブロック図
である。

【図５】図４の経路指定倫理回路を示す機能ブロック図
である。

【図６】図４のＲＸ−ＴＸ論理回路を示す機能ブロック
図である。

【図７】図４のＴＸ−ＲＸ論理回路を示す機能ブロック
図である。

【図８】図６のＲＸ−ＴＸ記述器のタイムスライス式ア
クセスを示す説明図である。

【図９】マルチキャスト又はユニキャストフレームにつ
いての待ち行列動作の一般的な形態を示すタイミングチ
ャートである。

【図１０】図１の中央メモリ中のメモリモジュールの編
成を示す説明図である。

【図１１】図１のスイッチで使用されるバレルシフトメ
ッセージ送出方法を示すタイミングチャートである。

【図１２】図４のバッファ論理回路に含まれる回路を示
す機能ブロック図である。

【図１３】図４のＣＭＩ回路に関連するタイムスロット
に対するB_M_Indexパルスを示すタイミングチャートで
ある。

【符号の説明】 100 ファイバチャネルスイッチ 101 スイッチ回路 102 メッセージクロスバー 103 組込型ＣＰＵ 104 組込型ポート 105 Ｇポートドーターボード 107 マザーボード 108 中央メモリ 109 データ経路制御回路 110 ＳＲＡＭモジュール 111 ＧポートＡＳＩＣ 112 並直列変換回路 113 ＯＥ装置 114 Ｇポート 121 ＣＰＩバスインターフェイス 122 プロセッサ 123 ＲＡＭ 124 フラッシュＰＲＯＭ 125 コンフィギュレーションフラッシュメモリ 126 イーサネットポート 127 シリアルポート 128 フロントパネル論理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者スティーブン・エル・ファーンウォースアメリカ合衆国カリフォルニア州94025, メンロ・パーク，リヴ・オーク・アヴェニュー・764 (72)発明者ベント・ストーバスカナダ国オンタリオ州・エム５エイ３ゼット６，トロント，ミラン・ストリート・ 214 (72)発明者ポール・ラムゼイアメリカ合衆国カリフォルニア州94538, フレモント，セネカ・パーク・ループ・ 4949

Claims

【特許請求の範囲】

【請求項１】複数のポートと複数のメモリモジュールを
備えた中央メモリとを有するネットワークにおいて、フ
レーム開始部分を各々有するデータフレームのスイッチ
ングを行うための方法であって、第１のポートでデータフレームを受信し、宛先ポートを決定し、前記データフレームを前記中央メモリ中の前記複数のメ
モリモジュールにわたってストライピングし、どのメモリモジュールが前記フレーム開始部分を格納し
ているかを示すメッセージを生成し、該メッセージを前記宛先ポートへ送る、という各ステッ
プを有することを特徴とする、方法。
【請求項２】前記データフレームを前記中央メモリ中の
前記複数のメモリモジュールにわたってストライピング
する前記ステップが、該データフレームの前記フレーム
開始部分を次に利用可能なメモリモジュールに書き込む
ステップを含む、請求項１に記載の方法。
【請求項３】前記メッセージを受信し、どのメモリモジュールが前記フレームの開始部分を格納
しているかを判定し、該フレームの開始部分を格納しているメモリモジュール
に対応する次のタイムスロットで開始して前記中央メモ
リから前記データフレームを読み出す、という各ステッ
プを更に有する、請求項１に記載の方法。
【請求項４】各ポートを１つおきのポートに順次接続し
て各ポートから１つおきのポートへのタイムスロットさ
れたメッセージ経路を生成するステップを更に有する、
請求項１に記載の方法。
【請求項５】データを第１のポートから第２のポートへ
切り換えるための、複数のポートを有するネットワーク
スイッチングシステムであって、各ポートに接続された複数の接続状態を有するクロスバ
ースイッチと、該クロスバースイッチへのアクセスを制御するために該
クロスバースイッチ及び各ポートに接続されたメッセー
ジ制御手段とを備えたメッセージ経路と、各ポートに接続された複数のメモリモジュールを備えた
中央メモリと、各ポートによる前記複数のメモリモジュールのアクセス
を制御するために該各ポートに接続されたメモリアクセ
ス制御手段とを備えたデータ経路とを備えていることを
特徴とする、システム。
【請求項６】前記メモリアクセス制御手段が、カウント出力及び制御入力を有するカウンタ回路と、該カウンタ回路の前記制御入力に接続されたパルス出力
を有する索引パルス生成手段と、ポート番号を格納するレジスタと、前記カウンタ回路に接続された第１の入力及び前記レジ
スタに接続された第２の入力とメモリモジュールオフセ
ットを示す出力とを有する処理回路とを備えている、請
求項５に記載のシステム。
【請求項７】前記メッセージ制御手段が、カウント出力及び制御入力を有するカウンタ回路と、該カウンタ回路の前記制御入力に接続されたパルス出力
を有する索引パルス生成手段と、前記カウンタ回路に接続された第１の入力と前記クロス
バースイッチの接続状態を示す出力とを有する処理回路
とを備えている、請求項５に記載のシステム。
【請求項８】複数のポートと複数のメモリモジュールを
備えた中央メモリとを有するネットワークにおいてデー
タフレームのスイッチングを行う方法であって、前記の各メモリモジュールへのアクセスのために各ポー
トにタイムスロットを割り当て、複数のポートでデータフレームを受信し、各受信データフレーム毎に、該データフレームを第１の副部分を含む複数の副部分へ
と分割し、次に生じるメモリアクセスタイムスロット中に前記副部
分を前記メモリモジュールに書き込み、残りのフレームの副部分を中央メモリに書き込み、該書
き込みが当該ポートに割り当てられたタイムスロット中
に生じ、宛先ポートを決定し、該宛先ポートに読出要求を送る、という各ステップを有
することを特徴とする、方法。