JP2013502015A - 効率的なデータ処理のための装置および方法 - Google Patents
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Abstract
【選択図】 図3
Description
Claims (23)
- データ処理方法であって:
第1のタスク待ち行列と関連付けられた第1のハードウェアコンポーネントによって、第1のタスクのセットを実行する命令を受信することと、
第2のタスク待ち行列と関連付けられた第2のハードウェアコンポーネントによって、第2のタスクのセットを実行する命令を受信することと、
前記第1のハードウェアコンポーネントにおいて、前記第1のタスクのセットを実行するためのトリガメッセージを受信することと、
前記第1のタスクのセットの完了に応じて、前記第1のハードウェアコンポーネントによって、前記第2のタスクのセットを実行するためのトリガメッセージを前記第2のハードウェアコンポーネントに送信することと
を備える方法。 - 前記第1のタスクのセットは、第1のメモリからデータのブロックを読み取り、前記データのブロックを第2のメモリに記憶するタスクを含む、請求項1に記載の方法。
- 前記第2のタスクのセットは、前記第2のメモリに記憶されたデータのブロックを処理するタスクを含む、請求項2に記載の方法。
- 前記第1のハードウェアコンポーネントは、前記第2のタスク待ち行列と関連付けられた書込ポインタを移動することによって、前記第2のハードウェアコンポーネントをトリガする、請求項1に記載の方法。
- 前記第2のタスクのセットが完了した後に、前記第2のハードウェアコンポーネントによって、トリガメッセージを前記第1のハードウェアコンポーネントに送信することと、
前記第1のハードウェアコンポーネントによって、前記第1のタスク待ち行列にさらなるタスクが存在するか否かを判定することと、
さらなるタスクが前記第1のタスク待ち行列に存在しない場合、ソフトウェアコンポーネントにソフトウェア割込を送信することと
をさらに備える、請求項1に記載の方法。 - 前記第2のハードウェアコンポーネントによって、前記処理されたデータのブロックの長さが、閾値の長さを超える場合を決定することと、ここにおいて、前記閾値の長さは、前記処理されたデータの可能な最大の長さよりも短く、
前記第2のハードウェアコンポーネントによって、前記処理されたデータのブロックの長さが前記閾値の長さを超えることを示すソフトウェア割込を生成することと
をさらに備える、請求項3に記載の方法。 - ソフトウェアコンポーネントによって、前記閾値の長さを超える前記データのブロックの一部を移動することと、
前記ソフトウェアコンポーネントによって、前記ブロックのデータの残りの部分を移動するように、前記第1のハードウェアコンポーネントをトリガすることと
をさらに備える、請求項6に記載の方法。 - 前記閾値の長さは、前記ソフトウェア割込の周波数に依存して動的に調整される、請求項6に記載の方法。
- トラフィックテンプレートを前記第2のハードウェアコンポーネントに提供することをさらに備え、前記トラフィックテンプレートは、前記第2のハードウェアコンポーネントが動作を行うための一連の条件を備える、請求項3に記載の方法。
- 前記第2のハードウェアコンポーネントは、前記データのブロックを、前記トラフィックテンプレートと比較する、請求項9に記載の方法。
- 前記第2のハードウェアコンポーネントは、前記データのブロックが、前記トラフィックテンプレートの前記一連の条件のうちの1つと一致する場合に、前記データのブロック上で動作する、請求項10に記載の方法。
- 前記第2のハードウェアコンポーネントは、前記データのブロックが、前記トラフィックテンプレートの前記一連の条件のいずれとも一致しない場合に、前記データのブロックをソフトウェアモジュールに送る、請求項10に記載の方法。
- データ処理装置であって、
プロセッサと、
第1のメモリと、
第2のメモリと、
第1のタスク待ち行列と関連付けられた第1のハードウェアコンポーネントと、
第2のタスク待ち行列と関連付けられた第2のハードウェアコンポーネントと
を備え、
複数のタスクは、前記第1のタスク待ち行列に事前に記憶され、複数の第2のタスクは、前記第2のタスク待ち行列に事前に記憶され、前記第1のハードウェアコンポーネントは、前記複数の第1のタスクの実行を開始させるためのトリガを受信し、前記複数の第2のタスクを実行させるために、前記第2のハードウェアコンポーネントにトリガを出すように構成される、データ処理装置。 - 前記複数の第1のタスクのうちの少なくとも1つは、データのブロックを第1のメモリから読み取り、前記データのブロックを前記第2のメモリに記憶するタスクである、請求項13に記載のデータ処理装置。
- 前記複数の第2のタスクのうちの少なくとも1つは、前記第2のメモリに記憶されたデータのブロックを処理するタスクである、請求項14に記載のデータ処理装置。
- 前記第1のハードウェアコンポーネントは、データムーバである、請求項13に記載のデータ処理装置。
- 前記第2のハードウェアコンポーネントは、ハードウェアアクセラレータである、請求項13に記載のデータ処理装置。
- 前記第2のハードウェアコンポーネントは、前記処理されたデータのブロックの長さを閾値の長さと比較するための比較器を備え、
前記第2のハードウェアコンポーネントは、前記処理されたデータのブロックの長さが、前記閾値の長さよりも大きい場合に、ソフトウェア割込を生成する、
請求項15に記載のデータ処理装置。 - 前記閾値の長さは、前記ソフトウェア割当の周波数に依存して、動的に調整される、請求項18に記載のデータ処理装置。
- 一連の条件を備えるトラフィックテンプレートをさらに備え、前記第2のハードウェアコンポーネントは、前記データのブロックを前記トラフィックテンプレートを比較する、請求項15に記載のデータ処理装置。
- 少なくとも1つのプロセッサであって、
第1のハードウェアコンポーネントによって第1のタスクのセットを実行する命令を受信するための第1のモジュールと、
第2のハードウェアコンポーネントによって第2のタスクのセットを実行する命令を受信するための第2のモジュールと、
前記第1のタスクのセットを実行するトリガメッセージを受信するための第3のモジュールと、
前記第1のハードウェアコンポーネントから前記第2のハードウェアコンポーネントに、前記第2のタスクのセットを実行するトリガメッセージを出すための第4のモジュールと
を備える少なくとも1つのプロセッサ。 - コンピュータ可読媒体上に記録されたコンピュータプログラムであって、
第1のハードウェアコンポーネントによって、第1のタスクのセットを実行する命令を受信することと、
第2のハードウェアコンポーネントによって、第2のタスクのセットを実行する命令を受信することと、
前記第1のタスクのセットを実行するトリガメッセージを受信することと、
前記第1のハードウェアコンポーネントから前記第2のハードウェアコンポーネントに、前記第2のタスクのセットを実行するトリガメッセージを出すことと
を備える、コンピュータプログラム。 - 装置であって、
第1のタスク待ち行列と関連付けられた第1のハードウェアコンポーネントによって、第1のタスクのセットを実行する命令を受信するための手段と、
第2のタスク待ち行列と関連付けられた第2のハードウェアコンポーネントによって、第2のタスクのセットを実行する命令を受信するための手段と、
前記第1のハードウェアコンポーネントにおいて、前記第1のタスクのセットを実行するトリガメッセージを受信するための手段と、
前記第1のタスクのセットの完了に応じて、前記第1のハードウェアコンポーネントによって、前記第2のハードウェアコンポーネントに、前記第2のタスクのセットを実行するトリガメッセージを送信するための手段と
を備える装置。
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