JP2003233403A - 制御装置およびプログラミング装置 - Google Patents

Abstract

(57)【要約】 【課題】ソフトウェアの実行時間による制限を受けるこ
となく制御プログラムを実行する。 【解決手段】変数Ａと変数Ｂに格納された入力値同士を
加算してその結果を変数Ｃに格納する演算を行う場合
に、各入力値データが入力されると、入力部１３０２−
Ａが起動されて変数Ａに格納された入力値データが転送
されるとともにネットワーク回路１３０１上の接点Ｄを
経由して演算部１３０３のＡＬＵ１７０１に入力され、
入力部１３０２−Ｂが起動されて変数Ｂに格納された入
力値データが転送されるとともにネットワーク回路１３
０１上の接点Ｅを経由して演算部１３０３のＡＬＵ１７
０１に入力され、演算が行われると、出力値がネットワ
ーク回路１３０１のＦ点を経由して出力部１３０４のデ
ータバッファ１６０４に格納されて、出力値データがデ
ータメモリ１５に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば鉄鋼、製紙
プラントや自動車産業などの組立作業を含むＦＡ分野、
化学プラントなどのＰＡ分野、そして上下水道システム
他の公共システムなど、産業用システムの制御に広く使
用される制御装置およびプログラミング装置に関する。

【０００２】

【従来の技術】従来の制御装置では制御プログラムをコ
ンパイルしてオブジェクトプログラムを作成し、そのオ
ブジェクトプログラムを実行するか、制御プログラムを
インタプリタ方式で解釈しながら実行していく方式が主
流であった。

【０００３】図１５は、従来の制御システムにおける制
御プログラムの実行方法を示す図である。

【０００４】まず、従来の制御システムでは、図１５に
示すように、ユーザのプログラム入力によりプログラミ
ング装置２０にソースプログラムＰ１が入力され、その
ソースプログラムＰ１がコンパイルされることによりオ
ブジェクトプログラムＰ２が作成される。次に、そのオ
ブジェクトプログラムＰ２が制御装置２１に出力され
て、そのオブジェクトプログラムＰ２を解釈して実行で
きるように構成された演算装置（またはＣＰＵ）２２に
より、入出力モジュール２３との間で制御動作が実行さ
れるという方式が用いられていた。

【０００５】

【発明が解決しようとする課題】この方式では制御装置
２１のＣＰＵ２２のプログラム処理時間で制御プログラ
ムの実行時間が制限されるという欠点がある。したがっ
て制御プログラムの実行と同様の処理をハードウェアに
より行わせれば処理を高速化させることが可能になる
が、処理形態の変更または改良が、制御プログラムを用
いてそれを書き換えることによる変更と比較して困難で
あるという問題があった。

【０００６】つまり、ハードウェアで制御プログラムを
表現する場合にはプログラム変更の自由度が小さくなる
問題があるためである。

【０００７】本発明は上記の問題に鑑みなされたもの
で、ソフトウェアの実行時間による制限を受けることな
く制御プログラムを実行することが可能になる制御装置
およびプログラミング装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】すなわち、本発明に係わ
る制御装置は、制御プログラムを格納する制御プログラ
ム格納手段と、制御プログラムの変数値を入力する変数
入力手段と、制御プログラム格納手段により格納された
制御プログラムおよび変数入力手段により入力された変
数値に従って演算を行うための演算手段と、演算手段に
よる演算結果を出力するための出力手段と、制御プログ
ラムに従って、変数入力手段と演算手段と出力手段とを
相互に接続して当該制御プログラムに対応した演算回路
網を構成する回路接続手段とを備え、回路接続手段によ
り構成された制御プログラムの演算機能を実現すること
を特徴とする。

【０００９】つまり、本発明に係わる制御装置では、制
御プログラムの演算機能が演算回路網で表現され、制御
装置に計算式が入力されると、回路接続手段により変数
入力手段、演算手段および出力手段が接続されて演算回
路網が構成され、演算回路網内の変数入力手段に入力値
が入力されると、入力値にしたがって演算手段により演
算が行われた後、出力手段により演算結果が出力される
ことになる。

【００１０】また、本発明に係わるプログラミング装置
は、請求項１に記載の制御装置にプログラムを実行させ
るためのプログラミング装置であって、図式言語で表現
された制御プログラムを入力する入力手段と、入力手段
で入力された制御プログラムを、制御プログラムにより
演算を行うための変数値の入力を行う入力部、制御プロ
グラムおよび入力部により入力された変数値に従って演
算を行う演算部、および演算部による演算結果を出力す
る出力部に分解して認識するプログラム認識手段と、プ
ログラム認識手段で認識された制御プログラムを制御装
置の回路接続手段で使用する接続情報や、変数入力手段
および変数出力手段で使用するアドレス情報に変換して
出力する出力手段とを備えたことを特徴とする。

【００１１】つまり、本発明に係わるプログラミング装
置では、入力手段により図式言語で表現された制御プロ
グラムが入力されると、プログラム認識手段により、入
力手段で入力された制御プログラムが、演算を行うため
の変数値の入力を行う入力部、制御プログラムおよび入
力部により入力された変数値に従って演算を行う演算部
および演算部による演算結果である変数値を出力する出
力部に分解して認識されて、出力部により、プログラム
認識手段で認識された制御プログラムが制御装置に出力
されることになる。

【００１２】

【発明の実施の形態】以下、本発明の第１実施形態につ
いて図面を参照して説明する。

【００１３】図１は、本発明の第１実施形態に係わる第
１の制御システムの全体構成図である。

【００１４】図１に示すように、この第１の制御システ
ムは、制御装置１およびプログラミング装置２がデータ
転送媒体３を介して接続されており、相互にデータを転
送できる構成となっている。

【００１５】制御装置１は、例えばベルトコンベアーと
いった制御対象となるシステム（図示せず）に接続され
ており、内部の記憶装置に格納される制御プログラムが
実行されることによりシステムの制御が行われる。

【００１６】プログラミング装置２は、制御装置１に対
して制御プログラムの開始の指示を行い、また、制御装
置１で実行された制御プログラムの実行結果を表示する
ことが可能である。

【００１７】図２は、前記第１実施形態に係わる第１の
制御システムに備えられた制御装置１の構成を示す図で
ある。

【００１８】図２に示すように、この制御装置１は、制
御装置１全体の制御を実行するＣＰＵ１１、制御装置１
自体の制御プログラムを格納するプログラムメモリ１
２、制御プログラムを実行するシーケンス演算回路１
３、制御プログラムを格納する制御プログラムメモリ１
４、制御プログラムに使用する変数値データを格納する
データメモリ１５、プログラミング装置２とデータ転送
媒体３を介して通信するための通信インタフェース１６
および制御対象との入出力を行う入出力モジュール１７
がシステムバス１８を介して接続される。

【００１９】図３は、前記第１実施形態に係わる第１の
制御システムに備えられたプログラミング装置２の構成
を示す図である。

【００２０】図３に示すように、このプログラミング装
置２はプログラミング装置２全体の制御を実行するＣＰ
Ｕ２０１、プログラミング装置２自体の制御プログラム
を格納するプログラムメモリ２０２、ワークメモリ２０
３、制御装置１が格納する制御プログラムと同一のプロ
グラムを格納する制御プログラムメモリ２０４、変数値
データを格納するデータメモリ２０５および制御装置１
とデータ転送媒体３を介して通信するための通信インタ
フェース２０６がシステムバス２０７を介して接続され
るとともに、ユーザにより制御プログラムの開始を指示
して、かつモニタ範囲を決定したり変数値データを指定
したりするためのキーボード２０８が入出力インタフェ
ース２０９を介して接続される。また、プログラムやデ
ータを表示するための表示器２１０が、表示インタフェ
ース２１１を介してシステムバス２０７に接続される。

【００２１】プログラミング装置２は、制御装置１から
出力された制御情報に基づく蓄積データを最新のデータ
として表示器２１０に表示できるように構成されるの
で、制御プログラムの実行結果を正確に表示することが
可能である。

【００２２】図４は、前記第１実施形態に係わる第１の
制御システムに備えられた制御装置１内のシーケンス演
算回路１３の構成を示す図である。

【００２３】図４に示すように、シーケンス演算回路１
３は、ネットワーク回路１３０１を中心に、入力値を格
納する入力部１３０２、入力データに基づいて演算を行
う演算部１３０３、演算部１３０３で演算された値であ
る出力値を格納する出力部１３０４、タイマ演算部１３
０５、カウンタ演算部１３０６および全体制御回路１３
０７が接続される。

【００２４】また、入力部１３０２、演算部１３０３、
出力部１３０４、タイマ演算部１３０５、カウンタ演算
部１３０６および全体制御回路１３０７はシステムバス
１８と接続されていて、ＣＰＵ１１と命令をやりとりす
るとともに、入力部１３０２および出力部１３０４に関
しては、データメモリ１５や入出力モジュール１７との
間で相互にデータ転送することが可能である。

【００２５】なお、演算部１３０３、タイマ演算部１３
０５およびカウンタ演算部１３０６については、データ
を送るための入力バスＩＮがネットワーク回路１３０１
より接続され、また、演算結果を送るための出力バスＯ
ＵＴがネットワーク回路１３０１に接続される。

【００２６】シーケンス演算回路１３内の入力部１３０
２、演算部１３０３、出力部１３０４、タイマ演算部１
３０５、カウンタ演算部１３０６および全体制御回路１
３０７は図４に示すようにそれぞれ複数個設けられてお
り、例えば入力部１３０２の場合は、入力部１３０２−
Ａ，１３０２−Ｂ，・・・として設けられ、入力値とし
てＡとＢの２つの入力値が入力されると、入力部１３０
２が入力部１３０２−Ａおよび入力部１３０２−Ｂの２
つが使用されて、一方の入力部である入力部１３０２−
Ａに入力値Ａが、もう一方の入力部である入力部１３０
２−Ｂに入力値Ｂがそれぞれ格納される。

【００２７】複数の入力部１３０２、演算部１３０３、
出力部１３０４、タイマ演算部１３０５およびカウンタ
演算部１３０６は、それぞれが個別にシステムバス１
８、ネットワーク回路１３０１および全体制御回路１３
０７に接続される。

【００２８】ネットワーク回路１３０１は入力部１３０
２および出力部１３０４内の各データバッファと演算部
１３０３、タイマ演算部１３０５およびカウンタ演算部
１３０６の入力バスＩＮおよび出力バスＯＵＴとを制御
プログラムに基づく指定により任意に接続することが可
能である。

【００２９】入力部１３０２に関して、１つの入力部で
格納できる入力値は１つである。したがって複数の入力
による演算、例えば２入力の演算を行う場合には、予め
シーケンス演算回路１３内に入力部を２つ設けてそれぞ
れに入力値を格納させることで演算が可能になる。同様
にそれ以上の入力が必要な場合には、入力数に応じた数
の入力部を設けてそれぞれに入力値を格納させることで
演算が可能になる。

【００３０】また、複数の演算部１３０３を設けること
で複数の計算式を入力して個々に演算を行うことが可能
となり、複数の出力部１３０４を設けることで、それぞ
れの演算結果である出力値を格納することが可能とな
る。

【００３１】この場合、複数設けられた入力部１３０
２、演算部１３０３および出力部１３０４がそれぞれシ
ステムバス１８と接続されてＣＰＵ１１と命令のやりと
りが行われる。

【００３２】また、タイマ演算部１３０５は制御プログ
ラムにタイマ命令が含まれる場合に用いられる演算ブロ
ックであり、カウンタ演算部１３０６は制御プログラム
にカウンタ命令が含まれる場合に用いられる演算ブロッ
クである。

【００３３】全体制御回路１３０７は、入力部１３０
２、演算部１３０３、出力部１３０４、タイマ演算部１
３０５、カウンタ演算部１３０６の各部と接続されてお
り、各部に起動を促す起動信号が出力されるとともに、
各部の処理が完了したことを知らせる完了信号が入力さ
れる。

【００３４】なお、入力部１３０２、演算部１３０３お
よび出力部１３０４が複数設けられている場合には、そ
れぞれの入力部１３０２、演算部１３０３および出力部
１３０４に対して全体制御回路１３０７が接続されて、
起動信号および完了信号の入出力が行われる。

【００３５】図５は、前記第１実施形態に係わる第１の
制御システムに備えられたシーケンス演算回路１３内の
入力部１３０２の構成を示す図である。

【００３６】図５に示すように、シーケンス演算回路１
３内の入力部１３０２には、入力部１３０２の各部を制
御する入力部制御部１５０１が設けられ、この入力部制
御部１５０１には、ユーザにより指定された変数が格納
されるデータメモリ１５上のアドレスを格納するための
アドレスレジスタ１５０２、このアドレスレジスタ１５
０２に格納されるアドレス情報を出力するために一時的
に格納するアドレスバッファ１５０３およびデータメモ
リ１５から読み出されたデータを格納するデータバッフ
ァ１５０４がそれぞれ接続される。

【００３７】また、アドレスレジスタ１５０２にはアド
レスバッファ１５０３が接続され、アドレスバッファ１
５０３、データバッファ１５０４および入力部制御部１
５０１がそれぞれシステムバス１８に接続される。そし
てＣＰＵ１１から起動信号を入力して完了信号を出力す
るためのバスが入力部制御部１５０１から全体制御回路
１３０７に接続される。

【００３８】入力部制御部１５０１は、データメモリ１
５上において指定されたアドレスに対応するデータ格納
領域からデータバッファ１５０４にデータを読み出す制
御をすると共に、また、アドレスレジスタ１５０２やア
ドレスバッファ１５０３を制御する。また、システムバ
ス１８にアクセスする際に他の演算ブロックのバスアク
セス動作と衝突しないように、バス権調停を行う。

【００３９】図６は、前記第１実施形態に係わる第１の
制御システムに備えられたシーケンス演算回路１３内に
複数個設けられた入力部１３０２の構成を示す図であ
り、同図（ａ）は１番目に使用される入力部１３０２−
Ａの構成を示す図であり、同図（ｂ）は２番目に使用さ
れる入力部１３０２−Ｂの構成を示す図である。

【００４０】図６（ａ）及び（ｂ）に示すように、入力
部１３０２−Ａには入力部制御部１５０１−Ａ、アドレ
スレジスタ１５０２−Ａ、アドレスバッファ１３０３−
Ａ、データバッファ１３０４−Ａが備えられ、入力部１
３０２−Ｂには入力部制御部１５０１−Ｂ、アドレスレ
ジスタ１５０２−Ｂ、アドレスバッファ１３０３−Ｂ、
データバッファ１３０４−Ｂが備えられる。すなわち、
複数の入力部を設けることで複数の入力値データの格納
が別々に処理されることになる。なお、演算部１３０
３、出力部１３０４、タイマ演算部１３０５およびカウ
ンタ演算部１３０６を複数個設けた場合でも同様であ
る。

【００４１】図７は、前記第１実施形態に係わる第１の
制御システムに備えられたシーケンス演算回路１３内の
出力部１３０４の構成を示す図である。

【００４２】図７に示すように、この出力部１３０４に
は、出力部１３０４の各部を制御する出力部制御部１６
０１が設けられ、この出力部制御部１６０１には予め指
定された変数のアドレスを格納するアドレスレジスタ１
６０２、アドレス用のバスにそのアドレス情報を出力す
るために一時的に格納するアドレスバッファ１６０３お
よびデータメモリ１５に書き込むデータを格納するデー
タバッファ１６０４がそれぞれ接続される。

【００４３】また、アドレスレジスタ１６０２にはアド
レスバッファ１６０３が接続され、アドレスバッファ１
６０３、データバッファ１６０４および出力部制御部１
６０１がそれぞれシステムバス１８に接続される。そし
てＣＰＵ１１から起動信号を入力して完了信号を出力す
るためのバスが出力部制御部１６０１から全体制御回路
１３０７に接続される。

【００４４】出力部制御部１６０１は、データメモリ１
５上において指定されたアドレスに対応するデータ格納
領域に対してデータバッファ１６０４に格納されたデー
タを書き込む制御をすると共に、アドレスレジスタ１６
０２やアドレスバッファ１６０３を制御する。また、シ
ステムバス１８にアクセスする際に他の演算ブロックの
バスアクセス動作と衝突しないように、バス権調停を行
う。

【００４５】図８は、前記第１実施形態に係わる第１の
制御システムに備えられたシーケンス演算回路１３内の
演算部１３０３の構成を示す図である。

【００４６】図８に示すように、演算部１３０３には演
算を行うＡＬＵ１７０１（算術論理演算装置）１７０１
が設けられ、このＡＬＵ１７０１には、ＡＬＵ１７０１
からの出力データを格納する出力レジスタ１７０２が接
続され、演算部１３０３内の各部を制御する演算部制御
部１７０３がＡＬＵ１７０１および出力レジスタ１７０
２に接続される。また、ネットワーク回路１３０１とＡ
ＬＵ１７０１とが入力部１３０２からのデータを入力す
るための入力バスを介して接続され、出力レジスタ１７
０２とネットワーク回路１３０１とがデータを出力する
ための出力バスを介して接続される。また、演算部制御
部１７０３はシステムバス１８と接続されており、ＣＰ
Ｕ１１からの命令により演算部１３０３各部の制御を行
う。

【００４７】そしてＣＰＵ１１から起動信号を入力して
完了信号を出力するためのバスが演算部制御部１７０３
から全体制御回路１３０７に接続される。

【００４８】演算部制御部１７０３は、出力レジスタ１
７０２からのデータをネットワーク回路１３０１に接続
するための出力バスＯＵＴとＡＬＵ１７０１の演算タイ
ミングを制御し、また、出力レジスタ１７０２へのデー
タ格納タイミングを制御する。

【００４９】図９は、前記第１実施形態に係わる第１の
制御システムに備えられたシーケンス演算回路１３内の
ネットワーク回路１３０１の構成を示す図である。

【００５０】図９に示すように、ネットワーク回路１３
０１は２グループの信号が存在する状態において、ある
グループの信号を他グループの任意の信号に接続可能と
するための回路である。図９において縦方向の信号をＡ
グループ、横方向の信号をＢグループとすると、それら
の信号の交点に仮想的なスイッチがあり、これらのスイ
ッチのＯＮ／ＯＦＦ情報を制御プログラムメモリ１４の
制御プログラムに従って全体制御回路１３０７からネッ
トワーク回路１３０１に格納させることにより、ネット
ワーク回路１３０１内の接続が行われる。上記の信号は
単線で表現されるが、複数のビット情報も表現されるも
のとする。

【００５１】つまり、入力部１３０２と演算部１３０３
を接続したい場合には、入力部１３０２からのバスが制
御プログラムより決定されたネットワーク回路１３０１
上の接点Ｄ，Ｅに接続され、これらの接点と演算部１３
０３とがバスで接続されることで実現される。

【００５２】次に、前記構成による第１の制御システム
の演算処理について説明する。

【００５３】図１０（ａ）は、第１実施形態に係わる第
1の制御システムの演算処理に伴ってシーケンス演算回
路１３内でデータの入出力のために接続される入力部１
３０２、ネットワーク回路１３０１、演算部１３０３お
よび出力部１３０４の接続例を示す図であり、同図
（ｂ）はシーケンス演算回路１３内で実行される演算の
例を示すブロック図である。

【００５４】図１１は、前記第１実施形態に係わる第１
の制御システムの演算処理によってシーケンス演算回路
１３内の全体制御回路１３０７から出力される各起動信
号のタイムチャートである。

【００５５】図１０（ａ）に示すように、例えば「Ａ＋
Ｂ＝Ｃ」つまり変数Ａと変数Ｂとして格納された入力値
同士を加算してその結果を変数Ｃに格納する演算（図１
０（ｂ）参照）を行う場合には、シーケンス演算回路１
３内の入力部１３０２が、変数Ａを格納する入力部１３
０２−Ａと変数Ｂを格納する入力部１３０２−Ｂの２つ
使用され、演算部１３０３および出力部１３０４がそれ
ぞれ１つ使用される。

【００５６】まず、ユーザによるプログラミング装置２
の操作により、計算式つまり入力値である被加算数（入
力値Ａ）および加算数（入力値Ｂ）並びに演算子である
加算関数が入力されると、制御プログラムメモリ１４か
ら計算用の制御プログラムが読み出されて実行される。
そして計算式の情報（Ａ＋Ｂ＝Ｃ）が制御プログラムの
実行によりコンパイルされて、ネットワーク回路１３０
１内において使用される演算ブロックの種類および数並
びに各演算ブロック同士の接点を決定する接続情報並び
に入力部１３０２−Ａのアドレスレジスタ１５０２−
Ａ、入力部１３０２−Ｂのアドレスレジスタ１５０２−
Ｂおよび出力部１３０４のアドレスレジスタ１６０２に
格納するデータメモリ１５上のアドレス並びに演算部１
３０３内のＡＬＵ１７０１の演算種別が決定される。

【００５７】これに応じてシーケンス演算回路１３内の
全体制御回路１３０７により次の設定制御が行われる。

【００５８】つまり、図１０（ａ）に示すように、計算
式の情報によれば入力値が２つであるので、それらの入
力値を格納するための入力部１３０２が、入力部１３０
２−Ａおよび入力部１３０２−Ａと同じ内部構成である
入力部１３０２−Ｂの２つ、演算部１３０３が１つ、出
力部１３０４が１つ使用されるとともに、各演算ブロッ
ク同士の接点である接点Ｄ、接点Ｅおよび接点Ｆがネッ
トワーク回路１３０１上に設定される。つまり、Ｄ点が
入力部１３０２−Ａと演算部１３０３、Ｅ点が入力部１
３０２−Ｂと演算部１３０３、Ｆ点が演算部１３０３と
出力部１３０４との接点となる。

【００５９】そして、入力値が格納される各入力部１３
０２−Ａ，１３０２−Ｂのデータバッファ１５０４−
Ａ，１５０４−Ｂからのバスが、ＡＬＵ１７０１の１つ
めの入力端子に接続される入力バス１および２つめの入
力端子に接続される入力バス２にそれぞれ接続され、ま
た、ＡＬＵ１７０１の出力端子に接続される出力バスが
出力部１３０４のデータバッファ１６０４へのバスに接
続され、演算部１３０３内のＡＬＵ１７０１の演算種別
は“＋”に設定される。

【００６０】つまり、変数Ａが格納される入力部１３０
２−Ａのデータバッファ１５０４−Ａからのバスがネッ
トワーク回路１３０１上に設定された接点Ｄに接続さ
れ、その接点Ｄから、さらにバスが入力バス１としてＡ
ＬＵ１７０１の入力側端子に接続される。

【００６１】また、変数Ｂが格納される入力部１３０２
−Ｂのデータバッファ１５０４−Ｂからのバスがネット
ワーク回路１３０１上に設定された接点Ｅに接続され、
その接点Ｅからさらにバスが入力バス２としてＡＬＵ１
７０１の入力側端子に接続される。

【００６２】また、演算部１３０３の出力側からの出力
バスがネットワーク回路１３０１上に設定された接点Ｆ
に接続され、その接点Ｆからさらにバスが出力部１３０
４のデータバッファ１６０４に接続される。

【００６３】そして、入力された入力値Ａおよび入力値
Ｂがデータメモリ１５内の変数Ａのメモリアドレスに対
応する領域および変数Ｂのメモリアドレスに対応する領
域にそれぞれ格納される。

【００６４】また、この各入力値が格納されるアドレス
の情報が各入力部１３０２−Ａ，１３０２−Ｂに出力さ
れて、入力部制御部１５０１−Ａ，１５０１−Ｂを介し
て各入力部１３０２−Ａ，１３０２−Ｂ内のアドレスレ
ジスタ１５０２−Ａ，１５０２−Ｂにそれぞれ格納され
る。

【００６５】そして、ＣＰＵ１１から全体制御回路１３
０７に対して入力部１３０２−Ａの起動を促す起動信号
の出力を要求する信号が出力されると、この全体制御回
路１３０７から入力部１３０２−Ａの入力部制御部１５
０１−Ａに対して入力部１３０２−Ａの起動を促す起動
信号が出力される。

【００６６】図１２は、前記第1実施形態に係わる第１
の制御システムで用いられる入力部１３０２−Ａの入力
部制御部１５０１−Ａに入力される起動信号および各信
号との時間関係を示す図である。

【００６７】図１２に示すように、入力部１３０２−Ａ
は全体制御回路１３０７からの起動信号の入力により制
御が開始されると共に、一連の制御が完了すると完了信
号が出力されるように構成される。

【００６８】まず、起動信号が全体制御回路１３０７よ
り入力部制御部１５０１−Ａに入力されると、アドレス
レジスタ１５０２−Ａの内容を出力するためにシステム
バス１８を確保する処理が行われ、そのシステムバス１
８を確保するまでに要する時間であるシステムバス獲得
期間の経過後に、アドレスレジスタ１５０２−Ａの内容
をシステムバス１８経由でデータメモリ１５に出力する
ことが可能な時間であるアドレスレジスタ出力許可期間
が一定時間分設定される。

【００６９】そのアドレスレジスタ出力許可期間の間
に、データメモリ１５内においてアドレスレジスタ１５
０２−Ａに格納されたアドレスに対応した領域からデー
タを読み出す要求信号である読込み信号がＣＰＵ１１に
出力され、データの読み込みを含む入力部１３０２−Ａ
の一連の処理が終了したことが確認されると完了信号が
入力部制御部１５０１−Ａより全体制御回路１３０７に
出力される。

【００７０】つまり、起動信号が入力部制御部１５０１
−Ａに入力されると、入力部制御部１５０１−Ａによ
り、データメモリ１５に対してそのデータメモリ１５内
の入力値が格納されるアドレスの送信を要求する信号が
ＣＰＵ１１に出力され、これに従ってデータメモリ１５
内の１つ目の入力値である変数Ａが格納されるアドレス
が読み出されて、入力部制御部１５０１−Ａを介してア
ドレスレジスタ１５０２−Ａに格納される。

【００７１】このアドレスレジスタ１５０２−Ａに格納
された内容がアドレスバッファ１５０３−Ａに転送され
て格納された後、入力部制御部１５０１−Ａからの要求
によりアドレスバッファ１５０３−Ａの内容がシステム
バス１８を介してＣＰＵ１１に出力され、そのＣＰＵ１
１よりデータメモリ１５の入力値アドレスに対応する領
域に対して格納される入力値データを読み出す要求がな
される。これによりデータが読み出されて、システムバ
ス１８を介して入力部１３０２−Ａのデータバッファ１
５０４−Ａに格納される。

【００７２】すると、入力部制御部１５０１−Ａから全
体制御回路１３０７に対して、入力値データのデータバ
ッファ１５０４−Ａへの格納が完了した旨を伝える完了
信号が出力される。

【００７３】そして、データバッファ１５０４−Ａに格
納される入力値データがネットワーク回路１３０１のＤ
点を介して演算部１３０３内のＡＬＵ１７０１の入力側
端子に入力される。

【００７４】この第１の制御システムではシーケンス演
算回路１３内の１つの入力部に対してデータメモリ１５
上の１つの入力値が扱われることになるので、変数Ｂに
格納される入力値Ｂを入力する場合には、変数Ａに格納
される入力値が設定される入力部１３０２−Ａとは別に
入力部１３０２−Ｂが使用される。

【００７５】つまりプログラミング装置２より２つ目の
入力値である入力値Ｂが入力されて、データメモリ１５
上の変数Ｂのアドレスに対応した領域に格納されると、
入力部１３０２−Ｂのアドレスレジスタ１５０２−Ｂに
変数Ｂのアドレスが格納される。

【００７６】そして、入力部１３０２−Ａからの完了信
号が全体制御回路１３０７に入力されると入力部１３０
２−Ｂの入力部制御部１５０１−Ｂに起動信号が出力さ
れる。

【００７７】そして、入力部１３０２−Ａでの処理と同
様に、データメモリ１５に格納された入力値Ｂがデータ
バッファ１５０４−Ｂに格納される処理が行われ、この
処理が終了すると入力部制御部１５０１−Ｂより完了信
号が全体制御回路１３０７に出力される。

【００７８】すると、設定されたネットワーク回路１３
０１の接続情報に従って、データバッファ１５０４−Ｂ
に格納された入力値Ｂのデータがネットワーク回路１３
０１のＥ点を介して入力バス２を通って演算部１３０３
内のＡＬＵ１７０１の入力側端子より入力される。

【００７９】そして、入力部１３０２−Ａの入力部制御
部１５０１−Ａおよび入力部１３０２−Ｂの入力部制御
部１５０２−Ｂからの完了信号がともに全体制御回路１
３０７により入力されると、この全体制御回路１３０７
より演算部１３０３の演算部制御部１７０３に対して演
算すなわち加算の開始を要求する起動信号が出力され
て、この起動信号が演算部制御部１７０３に入力される
と該演算部制御部１７０３よりＡＬＵ１７０１に対して
演算の開始が指示されて演算が行われる。

【００８０】ＡＬＵ１７０１による演算が終了すると、
ＡＬＵ１７０１により演算された結果である出力値が出
力レジスタ１７０２に転送された後、出力バスＯＵＴを
通ってネットワーク回路１３０１のＦ点を経由して出力
部１３０４のデータバッファ１６０４に出力される。

【００８１】すると、演算部制御部１７０３より演算が
完了した旨を知らせる完了信号が全体制御回路１３０７
に出力され、その完了信号が全体制御回路１３０７に入
力されると出力部１３０４の出力部制御部１６０１に対
して出力部１３０４の起動を要求する起動信号が全体制
御回路１３０７から出力される。

【００８２】その起動信号が出力部制御部１６０１に入
力されると、この出力部制御部１６０１により、データ
メモリ１５内の出力値である変数Ｃを格納する領域に対
応するメモリアドレスの出力を要求する信号がＣＰＵ１
１に出力され、これに従って要求されたメモリアドレス
が、出力部制御部１６０１を介してアドレスレジスタ１
６０２に出力されて格納される。

【００８３】このアドレスレジスタ１６０２に格納され
た内容がアドレスバッファ１６０３に転送されて格納さ
れた後、出力部制御部１６０１からの要求によりアドレ
スバッファ１６０３の内容がシステムバス１８を介して
ＣＰＵ１１に出力され、そのＣＰＵ１１よりデータメモ
リ１５の出力値アドレスに対応する領域に対してデータ
バッファ１６０４に格納される出力値データを書き込む
要求がなされる。

【００８４】これにより出力値データがデータバッファ
１６０４より読み出されて、システムバス１８を介して
データメモリ１５上の変数Ｃのメモリアドレスに対応し
た領域に格納される。

【００８５】その後、出力部制御部１６０１から全体制
御回路１３０７に対して、出力値データのデータメモリ
１５への書込みが完了した旨を伝える完了信号が出力さ
れる。

【００８６】なお、この出力部１３０４の出力部制御部
１６０１に入力される起動信号および各信号との時間関
係は図１２に示す時間関係と略同様であり、まず、起動
信号が入力されると、アドレスレジスタ１６０２の内容
を出力するためにシステムバス１８のバス権を確保する
処理が行われ、そのバス権を得るのに要する時間である
システムバス権獲得期間の経過後に、アドレスレジスタ
１６０２の内容をシステムバス１８経由でデータメモリ
１５に書き込むことが可能な時間であるアドレスレジス
タ出力許可期間が一定時間分設定され、そのアドレスレ
ジスタ出力許可期間の間に、データメモリ１５内のアド
レスレジスタ１６０２に格納されたアドレスに対応した
領域にデータを書き込む要求信号である書込み信号が出
力され、出力値データがデータメモリ１５に書き込まれ
る。

【００８７】そして、この出力値データの書込みを含む
出力部１３０４の処理が終了したことが確認されると完
了信号が出力部制御部１６０１より全体制御回路１３０
７に出力される。

【００８８】そして全体制御回路１３０７よりＣＰＵ１
１に対して一連の演算処理が完了した旨を知らせる信号
が出力されて終了処理が行われる。

【００８９】つまり、図１１に示すように、実際に演算
処理が行われる場合には、入力値Ａ入力されると全体制
御回路１３０７から入力部１３０２−Ａの入力部制御部
１５０１に起動信号が出力され、入力値Ｂが入力される
と入力部１３０２−Ｂの入力部制御部１５０１−Ｂに起
動信号が出力される。そして入力部１３０２−Ａおよび
入力部１３０２−Ｂの処理が終了すると、演算部１３０
３の演算部制御部１７０３に起動信号が出力され、最後
に出力部１３０４の出力部制御部１６０１に起動信号が
出力される。

【００９０】このように各部が制御されることで、入力
値Ａ，Ｂがデータメモリ１５から入力部１３０２−Ａお
よび入力部１３０２−Ｂに読み出されて、それらの入力
値がネットワーク回路１３０１経由で演算部１３０３に
送られ、演算結果の出力値データがネットワーク回路１
３０１経由で出力部１３０４に出力されて、出力値デー
タがデータメモリ１５に書き込まれる。

【００９１】したがって前記構成の第１の制御システム
では、変数Ａと変数Ｂに格納された入力値同士を加算し
てその結果を変数Ｃに格納する演算を行う場合に、入力
値データが入力されてデータメモリ１５に格納される
と、入力部１３０２−Ａが起動されて１つめの入力値デ
ータが転送されてネットワーク回路１３０１上の接点Ｄ
を経由して演算部１３０３のＡＬＵ１７０１に入力され
るともに、入力部１３０２−Ｂが起動されて２つめの入
力値データが転送されてネットワーク回路１３０１上の
接点Ｄを経由して演算部１３０３のＡＬＵ１７０１に入
力され、全ての入力値データが演算部１３０３のＡＬＵ
１７０１に入力されたことが確認されると演算部１３０
３による演算が行われて、その出力値がネットワーク回
路１３０１のＦ点を経由して出力部１３０４のデータバ
ッファ１６０４に格納されて、出力値データがデータメ
モリ１５に書き込まれるので、制御プログラムの内容を
コンピュータやソフトウェアによることなく入力部１３
０２および出力部１３０４のアドレス情報やネットワー
ク回路１３０１の接続情報、ＡＬＵ１７０１の演算種別
情報、全体制御回路１３０７のシーケンスに変換してハ
ードウェアで実行することが可能である。

【００９２】また、各演算ブロックの完了信号をそのま
ま次の演算ブロックの起動信号として認識させることで
全体制御回路１３０７を簡略化することも可能である。

【００９３】次に、本発明の第２実施形態について説明
する。

【００９４】この第２実施形態は、第１実施形態に係わ
る第１の制御システムにおいて、入力部１３０２の入力
部制御部１５０１および出力部１３０４の出力部制御部
１６０１から全体制御回路１３０７に出力されていた完
了信号をネットワーク回路１３０１経由で次の演算ブロ
ックに対する起動信号とすることを可能にしたものであ
り、この本発明の第２実施形態に係わる第２の制御シス
テムの全体構成は図１と同様であり、制御システム内の
制御装置１の構成およびプログラミング装置２の構成は
図２および図３と同様である。

【００９５】第１の制御システムでは、入力部１３０２
の入力部制御部１５０１および出力部１３０４の出力部
制御部１６０１は、全体制御回路１３０７から出力され
た起動信号が入力されることで起動し、処理が終了する
と出力部１３０４の出力部制御部１６０１から全体制御
回路１３０７に完了信号が出力され、全体制御回路１３
０７はその完了信号を入力すると次段の演算ブロックに
対する起動信号を出力することにより各演算ブロックの
制御を行っているが、この方法だと全体制御回路１３０
７の構成が複雑になってしまう上に、各演算ブロックの
前段の回路から出力された完了信号が出力されてから次
段の回路が起動するまでに生ずる起動信号の待ち時間が
生じてしまう。そこで、起動信号および完了信号の入出
力を全体制御回路１３０７に依らず、各演算ブロックの
制御部のみで起動信号および完了信号をやりとりできれ
ば、処理を簡略化できる。

【００９６】図１３は、本発明の第２実施形態に係わる
第２の制御システムの演算処理に伴ってシーケンス演算
回路１３内で起動信号および完了信号の入出力のために
接続される入力部１３０２、ネットワーク回路１３０
１、演算部１３０３および出力部１３０４の接続例を示
す図である。

【００９７】第１実施形態と同様に（図１０参照）変数
Ａと変数Ｂに格納された入力値同士を加算してその結果
を変数Ｃに格納する演算を行う場合には、入力値および
演算子が入力されると、入力部１３０２−Ａ、入力部１
３０２−Ｂ、演算部１３０３および出力部１３０４の使
用が要求されて、ネットワーク回路１３０１上にデータ
の入出力の接点であるＤ点、Ｅ点およびＦ点が設定され
るとともに、同じくＣＰＵ１１でのコンパイルに基づく
全体制御回路１３０７での設定制御により、ネットワー
ク回路１３０１上に、図１３に示すように、起動信号お
よび完了信号の入出力の接点であるＧ点、Ｈ点およびＩ
点が設定され、Ｇ点が入力部１３０２−Ａと入力部１３
０２−Ｂ、Ｈ点が入力部１３０２−Ｂと演算部１３０
３、そしてＩ点が演算部１３０３と出力部１３０４との
接点となる。

【００９８】はじめに、ＣＰＵ１１より全体制御回路１
３０７に対して入力部１３０２−Ａの起動を要求する命
令がなされると、全体制御回路１３０７から入力部１３
０２−Ａの入力部制御部１５０１−Ａに対して起動信号
が出力され、その起動信号に従い入力部１３０２−Ａに
より入力値Ａがデータメモリ１５から読み出されてデー
タバッファ１５０４−Ａに格納される。

【００９９】そして、入力部１３０２−Ａの処理が完了
した際に入力部制御部１５０１−Ａから出力される完了
信号がバスを介してネットワーク回路１３０１のＧ点を
経由して入力部１３０２−Ｂの入力部制御部１５０１−
Ｂに入力される。

【０１００】入力部１３０２−Ａから出力された完了信
号が入力部１３０２−Ｂに入力されたことが確認された
ら、その完了信号の入力をもって入力部１３０２−Ｂの
起動信号として認識されて入力部１３０２−Ｂの処理が
開始され、入力値Ｂがデータメモリ１５から読み出され
てデータバッファ１５０４−Ｂに格納される。 そし
て、入力部１３０２−Ｂの処理が完了した際に入力部制
御部１５０１から出力される完了信号がバスを介してネ
ットワーク回路１３０１のＨ点を経由して演算部１３０
３の演算部制御部１７０３に入力される。

【０１０１】入力部１３０２−Ｂから出力された完了信
号が演算部制御部１７０３に入力されたことが確認され
たら、その完了信号の入力をもって演算部１３０３の起
動信号として認識されて演算部１３０３の処理が開始さ
れる。

【０１０２】そして、ＡＬＵ１７０１による演算が行わ
れて演算部１３０３の処理が完了した際に出力値データ
がネットワーク回路１３０１経由で出力部１３０４に出
力されると同時に、演算部１３０３の完了信号が演算部
制御部１７０３よりネットワーク回路１３０１のＩ点を
経由して出力部１３０４の出力部制御部１６０１に出力
される。

【０１０３】出力部制御部１６０１に完了信号が入力さ
れると、この完了信号の入力が出力部１３０４の起動信
号の入力として認識されて出力部１３０４の処理が開始
される。

【０１０４】出力部１３０４の処理が完了したことが確
認されると、出力部制御部１６０１から全体制御回路１
３０７に完了信号が出力されて終了処理がなされる。

【０１０５】つまり、各演算ブロックから出力された完
了信号がネットワーク回路１３０１を介してそのまま次
段の演算ブロックの各制御部に出力されると、この完了
信号が該演算ブロックの起動信号とみなされて、その演
算ブロックの処理が開始されることになる。

【０１０６】したがって、前記構成の第２の制御システ
ムによれば、変数Ａと変数Ｂに格納された入力値同士を
加算してその結果を変数Ｃに格納する制御を行う場合
に、入力部１３０２−Ａの処理終了後に入力部１５０１
−Ａよりネットワーク回路１３０１のＧ点を経由して入
力部１３０２−Ｂの入力部制御部１５０１−Ｂに対して
完了信号が入力されると、この完了信号が起動信号と認
識されて入力部１３０２−Ｂの処理が開始され、入力部
１３０２−Ｂによる処理終了後に入力部制御部１５０１
―Ｂよりネットワーク回路１３０１のＨ点を経由して演
算部１３０３の演算部制御部１７０３に対して完了信号
が出力されると、この完了信号が起動信号として認識さ
れて演算部１３０３の処理が開始され、この演算部１３
０３による処理終了後に演算部制御部１７０３よりネッ
トワーク回路１３０１のＩ点を経由して出力部１３０４
の出力部制御部１６０１に対して完了信号が出力される
と、この完了信号が起動信号として認識されて出力部１
３０４の処理が開始され、出力部１３０４による処理が
終了すると、出力部制御部１６０１より全体制御回路１
３０７に完了信号が出力されるので、各演算ブロックか
ら出力される完了信号が入力値および出力値データと同
じくネットワーク回路１３０１経由で出力されることで
次の演算ブロックの起動信号とすることが出来、全体制
御回路１３０７の機能を簡略化することが可能となる。
また、各部の実行時間だけにしたがって制御が実行さ
れ、全体制御回路１３０７からの起動信号待ちの無駄が
なくなるので、全体のプログラム実行を最短時間で完了
させることが可能になる。

【０１０７】次に本発明の第３実施形態について説明す
る。

【０１０８】この第３実施形態は、第１実施形態に係わ
る第１の制御システムにおいて、演算機能単位が制御全
体の中で独立している各演算ブロックの処理を並列に実
行することを可能にしたものであり、この本発明の第３
実施形態に係わる第３の制御システムの全体構成は図１
と同様であり、制御システム内の制御装置１の構成およ
びプログラミング装置２の構成は図２および図３と同様
である。

【０１０９】図１０（ａ）に示すように、制御プログラ
ムの各演算機能単位を実現する各演算ブロックは他の演
算ブロックと分離される。この第３の制御システムで
は、前段の演算機能単位の出力を後段で使用する場合な
どのように同じ変数領域を使用する演算機能単位以外で
は、それらの演算機能単位の実行を並列に行うことが可
能である。制御装置１での制御プログラムのコンパイル
時に演算機能単位ごとの独立性が判別されてそれぞれ分
割され、独立している演算機能単位については並列に実
行できるように全体制御回路１３０７のシーケンスが決
定されることで、制御プログラム全体の実行時間を短縮
させることが可能となる。

【０１１０】また、並列処理を用いると、タスク別に演
算機能単位が分離させて、それらの複数のタスクを並列
に実行させることができる。これにより、短周期で実行
されるタスクと長周期で実行されるタスクを効率よく並
列に実行可能である。

【０１１１】例えば、異なる複数の計算式を演算実行さ
せる場合には、制御プログラムが実行されることで設定
されるネットワーク回路１３０１の接続情報に基づい
て、お互いに左右されずに独立して実行することが可能
かどうか判断される。

【０１１２】例えば、第１実施形態と同様の「Ａ＋Ｂ＝
Ｃ」の計算式に加えて「Ｄ×Ｅ＝Ｆ」の計算式が入力さ
れた場合、これらの計算式の処理を同時に行わせて、そ
れぞれの出力結果を得ることが可能である。

【０１１３】つまり、１つめの計算式である「Ａ＋Ｂ＝
Ｃ」の計算式が入力されると、変数Ａを格納する入力部
Ａ、変数Ｂを格納する入力部Ｂ、変数Ａの値と変数Ｂの
値の演算をする演算部Ａ、演算部Ａの演算結果を格納す
る出力部Ａがネットワーク回路１３０１で接続されるこ
とにより構成されるＡ回路が作成される。

【０１１４】また、２つめの計算式である「Ｄ×Ｅ＝
Ｆ」の計算式が入力されると、入力値Ｃが格納される変
数Ｃを格納する入力部Ｃ、入力値Ｄが格納される変数Ｄ
を格納する入力部Ｄ、変数Ｃの値と変数Ｄの値の演算を
する演算部Ｂ、Ｂ演算部の演算結果である出力値Ｆを変
数Ｆに格納する出力部Ｂがネットワーク回路１３０１で
接続されることにより構成されるＢ回路が作成され、Ｃ
ＰＵ１１より全体制御回路１３０７に対して、各々の回
路の起動を要求する信号が出力される。

【０１１５】すると、全体制御回路１３０７から回路Ａ
の入力部Ａの入力部制御部に対する起動信号が出力され
ると同時に、回路Ｂの入力部Ｂの入力部制御部に対する
起動信号が送信されて、各回路での演算処理がそれぞれ
並列に開始される。

【０１１６】そして、それぞれの回路の処理が終了して
Ａ回路の出力部Ａの出力部制御部およびＢ回路のＢ出力
部の出力部制御部からの完了信号がそれぞれ全体制御回
路１３０７に入力されたことが確認されると、「Ａ＋Ｂ
＝Ｃ」および「Ｄ×Ｅ＝Ｆ」の演算処理がそれぞれ終了
する。

【０１１７】したがって、１つの演算式の処理に要する
時間のみで複数の演算式の処理を行うことが可能にな
る。

【０１１８】また、制御プログラム中に、メインプログ
ラムとは別に一時的に使用される割込みプログラムが存
在している場合には、従来の順序処理だと割込みプログ
ラムが実行された場合にメインプログラムの処理が停止
してしまうことになる。そこでこのような並列処理を用
いると、割込みプログラムに対応する演算機能単位をメ
インプログラム用の演算機能単位と分離してそれらを並
列に実行させることが可能になる。この並列処理によ
り、２つのプログラムの実行に必要な時間を各々のプロ
グラムの実行に必要な時間の合計より少ない時間にする
ことが出来る。

【０１１９】つまり、割込みプログラムを単独で実行さ
せることが出来るのでメインプログラムの処理は中断す
ることなくメインプログラムの実行時間だけで双方のプ
ログラムの処理を終了させることが可能になる。

【０１２０】したがって、前記構成の第３の制御システ
ムでは、演算処理中に独立して実行することが可能であ
る演算ブロックが複数存在している場合、つまり図１０
に示す回路が複数あって、使用するデータメモリ１５上
の領域が重複していない場合には、ＣＰＵ１１より全体
制御回路１３０７に対して、各々の回路の起動を要求す
る信号が出力される。すると、全体制御回路１３０７か
ら回路Ａに対する起動信号が出力されると同時に、回路
Ｂに対する起動信号が同時に送信されて、各回路での処
理がそれぞれ並列に開始される。そして、それぞれの回
路の処理が終了して完了信号が全体制御回路１３０７に
入力されたことが確認されると、次の演算回路に起動信
号が出力されるので、１つの回路の処理に要する時間の
みで複数の回路の処理を行うことが可能になる。

【０１２１】次に、本発明の第４の実施形態について説
明する。

【０１２２】この第４実施形態は、第１実施形態に係わ
る第１の制御システムにおいて、演算処理の対象となる
制御プログラムすなわち計算式の入力をキーボードによ
る数式の入力の代わりに手書きその他の方法によるイメ
ージに基づいて作成することを可能にしたものであり、
この本発明の第４実施形態に係わる第４の制御システム
の全体構成は図１と同様であり、制御システム内の制御
装置１の構成およびプログラミング装置２の構成は図２
および図３と同様である。ただし、プログラミング装置
２の制御プログラムメモリ２０４内には、図形および記
号などにより制御プログラムを入力するための図形入力
プログラム、およびこれらの入力された図形および記号
による制御プログラムをその制御命令および変数名に変
換する制御プログラム認識プログラムが記憶される。

【０１２３】この制御プログラム認識プログラムは、入
力された図形により制御プログラムの演算機能単位であ
る関数名、変数名、入力数および出力数などをその演算
機能単位ごとに認識させることが出来、それらの認識さ
れた各演算機能単位の組み合わせにより全体の計算式を
認識させることが出来る。

【０１２４】図１４（ａ）および同図（ｂ）は、本発明
の第４実施形態に係わる第４の制御システムにおいて入
力された図形と記号による制御プログラムとその図形と
記号から認識された制御プログラム演算機能単位の対応
例を示す図である。

【０１２５】まず、ユーザによるプログラミング装置２
の操作により図形入力プログラムが起動されると、図形
入力モードが起動され、表示器２１０に図形入力画面が
表示される。そして、図１４（ａ）および同図（ｂ）に
示すようにキーボード２０８およびマウスなどにより記
号およびブロック図形が指定されると、それらが表示器
２１０の図形入力画面上に表示される。

【０１２６】ユーザにより図形入力の終了処理の操作が
なされると、プログラミング装置２のモードが図形入力
モードから図形認識モードに切り替わり、制御プログラ
ム認識プログラムが起動する。

【０１２７】すると、入力された図形および記号に基づ
いて、制御プログラムの各演算機能単位の認識がなされ
る。

【０１２８】この制御プログラム認識プログラムにおい
ては、入力された直方体は、関数またはファンクション
ブロックとして認識される。

【０１２９】また、入力された直方体内部にテキストま
たは記号で関数名またはファンクションブロック名を入
力すると、関数の関数名またはファンクションブロック
の種類として認識される。

【０１３０】また、入力された線分は、データの流れを
示すシグナルフローまたはビット情報の流れを示すパワ
ーフローとして認識される。

【０１３１】そして、入力された線分の端部に入力され
たテキストまたは記号は、変数名として認識される。

【０１３２】そして、入力された関数またはファンクシ
ョンブロックの左側に接続された線分の数は関数または
ファンクションブロックの入力数として認識され、右側
に接続された線分の数は関数またはファンクションブロ
ックの出力数として認識される。このようにしてユーザ
によって入力された図形および記号から制御プログラム
の各演算機能単位を認識させることが可能である。

【０１３３】なお、この制御プログラム認識用の図形お
よび記号は制御プログラム認識プログラム内で起動され
る図形入力ソフトを利用してキーボード２０８またはマ
ウスなどで入力されたものでも良いし、手書きの図形お
よび記号をデジタルカメラやスキャナなどの画像入力装
置でプログラミング装置２内に入力させて、制御プログ
ラムとして認識させることも可能である。

【０１３４】そして、この認識された制御プログラム情
報から変数名に対応するデータメモリ１５のアドレスや
関数種別に変換されると共に、各制御単位の実行順序が
解析されて制御装置１に転送される。

【０１３５】認識された制御プログラムの演算機能情報
を元に制御装置１により入力部１３０２、演算部１３０
３、出力部１３０４間の接続情報がネットワーク回路１
３０１上に設定され、また演算部１３０３の処理が選択
されることで制御プログラムが実行される。

【０１３６】したがって、前記構成の第４の制御システ
ムでは、最初に図形入力プログラムを起動させて、ユー
ザの任意により制御プログラムをイメージ化した図形お
よび記号が入力されると、制御プログラム認識プログラ
ムが起動して、入力された図形および記号に基づいて制
御プログラムの各演算機能単位として認識され、それら
の演算機能単位が組み合わされることで全体の制御プロ
グラムが認識されて、制御装置１に出力されて実行され
るので、ユーザにより入力されたグラフィック情報から
なる制御プログラムから制御装置１において実行可能な
制御プログラムを生成することができる。

【０１３７】

【発明の効果】以上のように、本発明に係わる制御装置
によれば、制御プログラムの演算機能が演算回路網で表
現され、制御装置に計算式が入力されると、回路接続手
段により変数入力手段、演算手段および出力手段が接続
されて演算回路網が構成され、演算回路網内の変数入力
手段に入力値が入力されると、入力値にしたがって演算
手段により演算が行われた後、出力手段により演算結果
が出力されるようになる。

【０１３８】また、本発明に係わるプログラミング装置
によれば、入力手段により図式言語で表現された制御プ
ログラムが入力されると、プログラム認識手段により、
入力手段で入力された制御プログラムが、演算を行うた
めの変数値の入力を行う入力部、制御プログラムおよび
入力部により入力された変数値に従って演算を行う演算
部および演算部による演算結果である変数値を出力する
出力部に分解して認識されて、出力部により、プログラ
ム認識手段で認識された制御プログラムが制御装置に出
力されるようになる。

【０１３９】以上のように、本発明はソフトウェアの実
行時間による制限を受けることなく制御プログラムを実
行することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる第１の制御シス
テムの全体構成図。

【図２】前記第１実施形態に係わる第１の制御システム
に備えられた制御装置の構成を示す図。

【図３】前記第１実施形態に係わる第１の制御システム
に備えられたプログラミング装置の構成を示す図。

【図４】前記第１実施形態に係わる第１の制御システム
に備えられた制御装置内のシーケンス演算回路の構成を
示す図。

【図５】前記第１実施形態に係わる第１の制御システム
に備えられたシーケンス演算回路内の入力部の構成を示
す図。

【図６】前記第１実施形態に係わる第１の制御システム
に備えられたシーケンス演算回路内に複数個設けられた
入力部の構成を示す図であり、同図（ａ）は１番目に使
用される入力部の構成を示す図であり、同図（ｂ）は２
番目に使用される入力部の構成を示す図である。

【図７】前記第１実施形態に係わる第１の制御システム
に備えられたシーケンス演算回路内の出力部の構成を示
す図。

【図８】前記第１実施形態に係わる第１の制御システム
に備えられたシーケンス演算回路内の演算部の構成を示
す図。

【図９】前記第１実施形態に係わる第１の制御システム
に備えられたシーケンス演算回路内のネットワーク回路
の構成を示す図。

【図１０】同図（ａ）は、前記第１実施形態に係わる第
１の制御システムの演算処理に伴ってシーケンス演算回
路内でデータの入出力のために接続される入力部、ネッ
トワーク回路、演算部および出力部の接続例を示す図で
あり、同図（ｂ）はシーケンス演算回路内で実行される
演算の例を示すブロック図である。

【図１１】前記第１実施形態に係わる第１の制御システ
ムの演算処理によってシーケンス演算回路内の全体制御
回路から出力される各起動信号のタイムチャート。

【図１２】前記第1実施形態に係わる第１の制御システ
ムで用いられる入力部の入力部制御部に入力される起動
信号および各信号との時間関係を示す図。

【図１３】本発明の第２実施形態に係わる第２の制御シ
ステムの演算処理に伴ってシーケンス演算回路内で起動
信号および完了信号の入出力のために接続される入力
部、ネットワーク回路、演算部および出力部の接続例を
示す図。

【図１４】同図（ａ）および同図（ｂ）は、本発明の第
４実施形態に係わる第４の制御システムにおいて入力さ
れた図形記号による制御プログラムとその図形、記号か
ら認識された制御プログラム演算機能単位の対応例を示
す図である。

【図１５】従来の制御システムにおける制御プログラム
の実行方法を示す図。

【符号の説明】

１…制御装置 ２…プログラミング装置 ３…データ転送媒体 １１…ＣＰＵ １２…プログラムメモリ １３…シーケンス演算回路 １４…制御プログラムメモリ １５…データメモリ １６…システムバス １７…通信インタフェース １８…入出力モジュール ２０…プログラミング装置 ２１…制御装置 ２２…演算装置（ＣＰＵ） ２３…入出力モジュール ２０１…ＣＰＵ ２０２…プログラムメモリ ２０３…ワークメモリ ２０４…制御プログラムメモリ ２０５…データメモリ ２０６…通信インタフェース ２０７…システムバス ２０８…キーボード ２０９…入出力インタフェース ２１０…表示器 ２１１…表示インタフェース １３０１…ネットワーク回路 １３０２…入力部 １３０３…演算部 １３０４…出力部 １３０５…タイマ演算部 １３０６…カウンタ演算部 １３０７…全体制御回路 １５０１…入力部制御部 １５０２…アドレスレジスタ １５０３…アドレスバッファ １５０４…データバッファ １６０１…出力部制御部 １６０２…アドレスレジスタ １６０３…アドレスバッファ １６０４…データバッファ １７０１…ＡＬＵ １７０２…出力レジスタ １７０３…演算部制御部 ＩＮ…入力バス ＯＵＴ…出力バス Ｐ１…ソースプログラム Ｐ２…オブジェクトプログラム

Claims (4)

【特許請求の範囲】
1. 【請求項１】 制御プログラムを格納する制御プログラ
   ム格納手段と、 前記制御プログラムの変数値を入力する変数入力手段
   と、 前記制御プログラム格納手段により格納された制御プロ
   グラムおよび前記変数入力手段により入力された変数値
   に従って演算を行うための演算手段と、 前記演算手段による演算結果を出力するための出力手段
   と、 前記制御プログラムに従って、前記変数入力手段と演算
   手段と出力手段とを相互に接続して当該制御プログラム
   に対応した演算回路網を構成する回路接続手段とを備
   え、前記回路接続手段により構成された前記制御プログ
   ラムの演算機能を実現することを特徴とする制御装置。
2. 【請求項２】 請求項１に記載の制御装置であって、 前記変数入力手段による入力完了信号を前記演算手段の
   演算起動信号として出力し、前記演算手段による演算完
   了信号を前記出力手段による出力起動信号として出力す
   る信号出力手段を備えたことを特徴とする制御装置。
3. 【請求項３】 請求項１に記載の制御装置であって、 前記回路接続手段は、複数の入力手段、演算手段、出力
   手段を相互接続する場合に、同一手段の各々の接続を同
   時または順序に行うことを特徴とする制御装置。
4. 【請求項４】 請求項１に記載の制御装置にプログラム
   を実行させるためのプログラミング装置であって、 図式言語で表現された制御プログラムを入力する入力手
   段と、 前記入力手段で入力された前記制御プログラムを、前記
   制御プログラムにより演算を行うための変数値の入力を
   行う入力部、前記制御プログラムおよび前記入力部によ
   り入力された変数値に従って演算を行う演算部、および
   前記演算部による演算結果を出力する出力部に分解して
   認識するプログラム認識手段と、 前記プログラム認識手段で認識された制御プログラムを
   前記制御装置の回路接続手段で使用する接続情報や、前
   記変数入力手段および変数出力手段で使用するアドレス
   情報に変換して出力する出力手段とを備えたことを特徴
   とするプログラミング装置。