JPH05324587A - 高速パイプライン処理装置 - Google Patents
高速パイプライン処理装置Info
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- JPH05324587A JPH05324587A JP12238692A JP12238692A JPH05324587A JP H05324587 A JPH05324587 A JP H05324587A JP 12238692 A JP12238692 A JP 12238692A JP 12238692 A JP12238692 A JP 12238692A JP H05324587 A JPH05324587 A JP H05324587A
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Abstract
(57)【要約】 （修正有）
【目的】 各プロセッサの間の調停及びインタフェース
のハードウェア構成を単純、共通化して、ファームウェ
ア・モジュールの開発と機能向上が容易になるようにす
る。 【構成】 各タスクの処理と管理とを行うＣＰＵ１と、
前段からの処理前データを格納するバッファ４と、処理
作業と処理後データの格納を行うＲＡＭ５と、各処理結
果データの高速転送を制御するＤＭＡコントローラ３
と、前段及び後段モジュールからの割込み１６，１８の
和１２で行う割込みコントローラ２と、主ＣＰＵと各モ
ジュールのＣＰＵ１との間の調停回路６と、ＤＭＡコン
トローラ３の高速データ転送用アドレスを発生するデコ
ーダ７と、パイプライン処理結果のデータを主ＣＰＵの
メモリにＤＭＡ転送する専用バス１９とを備える。
のハードウェア構成を単純、共通化して、ファームウェ
ア・モジュールの開発と機能向上が容易になるようにす
る。 【構成】 各タスクの処理と管理とを行うＣＰＵ１と、
前段からの処理前データを格納するバッファ４と、処理
作業と処理後データの格納を行うＲＡＭ５と、各処理結
果データの高速転送を制御するＤＭＡコントローラ３
と、前段及び後段モジュールからの割込み１６，１８の
和１２で行う割込みコントローラ２と、主ＣＰＵと各モ
ジュールのＣＰＵ１との間の調停回路６と、ＤＭＡコン
トローラ３の高速データ転送用アドレスを発生するデコ
ーダ７と、パイプライン処理結果のデータを主ＣＰＵの
メモリにＤＭＡ転送する専用バス１９とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理，文字認識，
音声認識等に使用されて、プロセッサが処理すべきタス
クの処理時間と処理データの量が大きくて負荷が重い場
合に、命令の処理過程を複数に分割した複数命令をパイ
プライン的に縦続した処理モジュールで並列処理して処
理を高速化するパイプライン処理装置に関する。近年、
処理すべきデータ量が多くて高速処理が要求される場合
のパイプライン処理を、１個のプロセッサで処理するこ
とは、プロセッサの直接のタスクに結びつかないで無駄
に費やされる時間である所謂オーバヘッド等により、限
界に来ている。そのため、パイプライン処理を、処理モ
ジュール毎に１個のプロセッサを持ち独立して管理する
傾向にあるが、各モジュールの各プロセッサによる処理
時間に大きな差異が生じるようなモジュールにしか分割
することが出来ない場合が屡々ある。そのため、この様
な場合のパイプライン処理を円滑に行う為には、分割し
た各タスクの処理モジュール（即ちプロセッサ）の間を
調停管理する必要がある。
音声認識等に使用されて、プロセッサが処理すべきタス
クの処理時間と処理データの量が大きくて負荷が重い場
合に、命令の処理過程を複数に分割した複数命令をパイ
プライン的に縦続した処理モジュールで並列処理して処
理を高速化するパイプライン処理装置に関する。近年、
処理すべきデータ量が多くて高速処理が要求される場合
のパイプライン処理を、１個のプロセッサで処理するこ
とは、プロセッサの直接のタスクに結びつかないで無駄
に費やされる時間である所謂オーバヘッド等により、限
界に来ている。そのため、パイプライン処理を、処理モ
ジュール毎に１個のプロセッサを持ち独立して管理する
傾向にあるが、各モジュールの各プロセッサによる処理
時間に大きな差異が生じるようなモジュールにしか分割
することが出来ない場合が屡々ある。そのため、この様
な場合のパイプライン処理を円滑に行う為には、分割し
た各タスクの処理モジュール（即ちプロセッサ）の間を
調停管理する必要がある。
【０００２】
【従来の技術】従来の高速パイプライン処理装置は、図
示しないが、分割され縦続される処理モジュール毎に１
個のプロセッサを持ち独立して各モジュールを管理する
ので、各プロセッサの間を調停する為のハードウェア構
成が複雑で大規模になる。又、各プロセッサの管理範囲
が明確とならず、各プロセッサの間の調停モジュール
（ファームウェア・モジュール）の共通化が困難になっ
ているので、各プロセッサ毎に他プロセッサとの間の調
停モジュールを開発せねばならず直接タスクに結びつか
ないことに無駄な時間が費やされている。この為に、各
プロセッサの無駄なオーバヘッドの処理時間が、高速パ
イプライン処理の実現を困難にしている。また、FORTRA
N 等の現在の高級言語で書かれたプログラムを、計算機
が直ちに実行出来る機械語プログラムに翻訳するプログ
ラムであるコンパイラは、未だ効率良く機械語プログラ
ムに翻訳することが不可能であるので、ファームウェア
をプロセッサのハードウェアレベルで記述する所謂アセ
ンブラに頼ることが多くなり勝ちである。
示しないが、分割され縦続される処理モジュール毎に１
個のプロセッサを持ち独立して各モジュールを管理する
ので、各プロセッサの間を調停する為のハードウェア構
成が複雑で大規模になる。又、各プロセッサの管理範囲
が明確とならず、各プロセッサの間の調停モジュール
（ファームウェア・モジュール）の共通化が困難になっ
ているので、各プロセッサ毎に他プロセッサとの間の調
停モジュールを開発せねばならず直接タスクに結びつか
ないことに無駄な時間が費やされている。この為に、各
プロセッサの無駄なオーバヘッドの処理時間が、高速パ
イプライン処理の実現を困難にしている。また、FORTRA
N 等の現在の高級言語で書かれたプログラムを、計算機
が直ちに実行出来る機械語プログラムに翻訳するプログ
ラムであるコンパイラは、未だ効率良く機械語プログラ
ムに翻訳することが不可能であるので、ファームウェア
をプロセッサのハードウェアレベルで記述する所謂アセ
ンブラに頼ることが多くなり勝ちである。
【０００３】
【発明が解決しようとする課題】本発明の目的は、分割
され縦続された各処理モジュールのプロセッサの間の調
停及びインタフェースのハードウェア構成を単純にし、
而も各モジュール内のハードウェア構成も共通化し、装
置規模を小さくし而も各プロセッサの管理範囲が明確化
されて、プロセッサ間の調停モジュール（ファームウェ
ア・モジュール）の共通化が容易になる様な高速パイプ
ライン処理装置を実現することにある。
され縦続された各処理モジュールのプロセッサの間の調
停及びインタフェースのハードウェア構成を単純にし、
而も各モジュール内のハードウェア構成も共通化し、装
置規模を小さくし而も各プロセッサの管理範囲が明確化
されて、プロセッサ間の調停モジュール（ファームウェ
ア・モジュール）の共通化が容易になる様な高速パイプ
ライン処理装置を実現することにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の高速パイプライン処理装置の分割され縦続される
単位タスクの処理モジュールの基本構成を図１の原理図
に示す。図中、(1) はパイプライン処理のタスクを複数
モジュールに分割した時の単位モジュール内のタスクの
処理及び管理をするＣＰＵであり、(11)は該ＣＰＵ (1)
の管理しているモジュールの内部バスBUS-1 である。
(4) はモジュール内の処理前データを格納するバッファ
BUFFERであって前記ＣＰＵ (1)からのアクセスにより内
部データの書き換えを行うランダムアクセスポートが２
か所ある所謂 Dual Port RAMで構成され、自モジュール
の処理前データ領域と前段モジュールからの処理前デー
タ領域とをアドレス的に二領域をもつダブルバッファ構
成とし、パイプライン処理が円滑に進行する様にしたも
の。(5) は１面は処理作業領域であり他の１面は処理後
データの格納バッファである作業用ＲＡＭ WORK RAMで
あって、同様の Dual Port RAMで構成されたもの。(2)
はモジュール内のパイプライン処理の各タスクモジュー
ルの間の調停を行う割込みコントローラIRQCであり、前
段モジュールからの処理後データが転送されて来たこと
を、自モジュールの処理前データの格納バッファ(4)の
出力信号16( Dual Port RAM4からの割込みのINT信号IRQ
A）で検出し、後段モジュールが自モジュールへ処理前
データを転送していることを、自モジュールへの入力信
号18( Dual Port RAM 4への入力のINT信号IRQB)で検出
して、其れ等２信号16,18の和の INT信号12によりＣＰ
Ｕ(1)へ割り込み通知して、パイプライン処理の縦続の
各モジュールの間の調停を行う。(3）は高速データ転送
用のＤＭＡコントローラDMACであって、自モジュールの
処理前データの格納バッファ(4) からの処理前データを
作業用ＲＡＭ(5) へ転送すると同時に、作業用ＲＡＭ
(5) からの処理後データを、後段モジュールの処理前デ
ータの格納バッファ(4) へ転送する２系統の転送制御を
行う。(7) はアドレスデコーダDECODER であって、ＤＭ
Ａコントローラ(3)が上記の様に２系統のデータ転送が
出来るように、データ転送バス(13)の BUS-2のアドレス
の発生を制御する。(10)はパイプライン処理装置の図示
しない主制御の主ＣＰＵへのSystem Busであり、(6)は
調停回路ARB であって、其の主ＣＰＵと各タスクモジュ
ールの CPU (1)とが、各モジュールの内部バスBUS-1
を、同時には制御できない様にする。(19)は主制御の主
ＣＰＵのメモリへのＤＭＡによるデータ転送用の専用バ
スDMA BUS であって、パイプライン処理装置の主ＣＰＵ
の制御を拘束せずに、パイプライン処理途中の処理デー
タを作業用ＲＡＭ(5) から主ＣＰＵのメモリへ転送す
る。(8),(9)はバッファ・スイッチであって、CPU (1)の
I/O空間に割り当てられたバス制御レジスタによりデー
タ転送バスBus-2(13)のデータの入出力を制御する。
発明の高速パイプライン処理装置の分割され縦続される
単位タスクの処理モジュールの基本構成を図１の原理図
に示す。図中、(1) はパイプライン処理のタスクを複数
モジュールに分割した時の単位モジュール内のタスクの
処理及び管理をするＣＰＵであり、(11)は該ＣＰＵ (1)
の管理しているモジュールの内部バスBUS-1 である。
(4) はモジュール内の処理前データを格納するバッファ
BUFFERであって前記ＣＰＵ (1)からのアクセスにより内
部データの書き換えを行うランダムアクセスポートが２
か所ある所謂 Dual Port RAMで構成され、自モジュール
の処理前データ領域と前段モジュールからの処理前デー
タ領域とをアドレス的に二領域をもつダブルバッファ構
成とし、パイプライン処理が円滑に進行する様にしたも
の。(5) は１面は処理作業領域であり他の１面は処理後
データの格納バッファである作業用ＲＡＭ WORK RAMで
あって、同様の Dual Port RAMで構成されたもの。(2)
はモジュール内のパイプライン処理の各タスクモジュー
ルの間の調停を行う割込みコントローラIRQCであり、前
段モジュールからの処理後データが転送されて来たこと
を、自モジュールの処理前データの格納バッファ(4)の
出力信号16( Dual Port RAM4からの割込みのINT信号IRQ
A）で検出し、後段モジュールが自モジュールへ処理前
データを転送していることを、自モジュールへの入力信
号18( Dual Port RAM 4への入力のINT信号IRQB)で検出
して、其れ等２信号16,18の和の INT信号12によりＣＰ
Ｕ(1)へ割り込み通知して、パイプライン処理の縦続の
各モジュールの間の調停を行う。(3）は高速データ転送
用のＤＭＡコントローラDMACであって、自モジュールの
処理前データの格納バッファ(4) からの処理前データを
作業用ＲＡＭ(5) へ転送すると同時に、作業用ＲＡＭ
(5) からの処理後データを、後段モジュールの処理前デ
ータの格納バッファ(4) へ転送する２系統の転送制御を
行う。(7) はアドレスデコーダDECODER であって、ＤＭ
Ａコントローラ(3)が上記の様に２系統のデータ転送が
出来るように、データ転送バス(13)の BUS-2のアドレス
の発生を制御する。(10)はパイプライン処理装置の図示
しない主制御の主ＣＰＵへのSystem Busであり、(6)は
調停回路ARB であって、其の主ＣＰＵと各タスクモジュ
ールの CPU (1)とが、各モジュールの内部バスBUS-1
を、同時には制御できない様にする。(19)は主制御の主
ＣＰＵのメモリへのＤＭＡによるデータ転送用の専用バ
スDMA BUS であって、パイプライン処理装置の主ＣＰＵ
の制御を拘束せずに、パイプライン処理途中の処理デー
タを作業用ＲＡＭ(5) から主ＣＰＵのメモリへ転送す
る。(8),(9)はバッファ・スイッチであって、CPU (1)の
I/O空間に割り当てられたバス制御レジスタによりデー
タ転送バスBus-2(13)のデータの入出力を制御する。
【０００５】
【作用】本発明では、図２の (A)モジュールの内部バス
Bus-1と、(B)データ転送バスBus-2のメモリマップに示
す如く、各タスクモジュール内の処理前データ格納バッ
ファ(4) と処理作業用/ 処理後データ格納用のＲＡＭ
(5) とが共に、アドレス的に二つのメモリ領域をもつダ
ブルバッファ構成であり、前段モジュール/ 後段モジュ
ールの処理状態を、自モジュールの処理前データ格納バ
ッファ(4) の出力信号16と入力信号18( 後段モジュール
のDual Port RAMからのINT信号）とで検出する事によ
り、自モジュールの処理が、前段/ 後段モジュールの処
理に拘束されずに行えて、而も処理データの高速転送用
のＤＭＡコントローラ(3) から見たモジュールの内部バ
ス(11)のメモリ空間と、データ転送バス(13)のメモリ空
間とが、図２の(A),(B) の様に配置されるようにアドレ
スがデコーダ(7) で発生する事により、ＤＭＡコントロ
ーラ(3) の１回の動作で、処理前データ格納バッファ
(4)からの処理前データを作業用ＲＡＭ(5)に転送すると
同時に、該作業用ＲＡＭ(5) からの処理後データを、後
段モジュールの処理前データ格納バッファ(4)へ転送す
る事が可能となる。又、主ＣＰＡへのＤＭＡ転送バス(1
9)を有する事により、図示しない装置の主制御の主ＣＰ
Ｕから処理途中の処理データの転送要求が生じても、Sy
stem Bus(10)を其のデータ転送の為に一定時間占有させ
る事なく、前段モジュールから後段モジュールへのデー
タ転送が可能となる。又、図１の原理図に示す如く、パ
イプライン処理の各モジュールが、前段モジュール/ 後
段モジュールの動作状態を自モジュールの処理前データ
格納バッファ(4) の出力の割り込みIRQA(16)と後段モジ
ュールから入力の割り込みIRQB(18)のみで検出できる様
な各モジュール共通のハードウェアの縦続モジュールで
構成する事により、各タスクモジュールを管理する CPU
(1) の管理範囲が明確化され、各タスクを管理する各 C
PU(1) 間で共通使用できるファームウェアモジュールが
増えることになる。
Bus-1と、(B)データ転送バスBus-2のメモリマップに示
す如く、各タスクモジュール内の処理前データ格納バッ
ファ(4) と処理作業用/ 処理後データ格納用のＲＡＭ
(5) とが共に、アドレス的に二つのメモリ領域をもつダ
ブルバッファ構成であり、前段モジュール/ 後段モジュ
ールの処理状態を、自モジュールの処理前データ格納バ
ッファ(4) の出力信号16と入力信号18( 後段モジュール
のDual Port RAMからのINT信号）とで検出する事によ
り、自モジュールの処理が、前段/ 後段モジュールの処
理に拘束されずに行えて、而も処理データの高速転送用
のＤＭＡコントローラ(3) から見たモジュールの内部バ
ス(11)のメモリ空間と、データ転送バス(13)のメモリ空
間とが、図２の(A),(B) の様に配置されるようにアドレ
スがデコーダ(7) で発生する事により、ＤＭＡコントロ
ーラ(3) の１回の動作で、処理前データ格納バッファ
(4)からの処理前データを作業用ＲＡＭ(5)に転送すると
同時に、該作業用ＲＡＭ(5) からの処理後データを、後
段モジュールの処理前データ格納バッファ(4)へ転送す
る事が可能となる。又、主ＣＰＡへのＤＭＡ転送バス(1
9)を有する事により、図示しない装置の主制御の主ＣＰ
Ｕから処理途中の処理データの転送要求が生じても、Sy
stem Bus(10)を其のデータ転送の為に一定時間占有させ
る事なく、前段モジュールから後段モジュールへのデー
タ転送が可能となる。又、図１の原理図に示す如く、パ
イプライン処理の各モジュールが、前段モジュール/ 後
段モジュールの動作状態を自モジュールの処理前データ
格納バッファ(4) の出力の割り込みIRQA(16)と後段モジ
ュールから入力の割り込みIRQB(18)のみで検出できる様
な各モジュール共通のハードウェアの縦続モジュールで
構成する事により、各タスクモジュールを管理する CPU
(1) の管理範囲が明確化され、各タスクを管理する各 C
PU(1) 間で共通使用できるファームウェアモジュールが
増えることになる。
【０００６】
【実施例】図３は本発明の実施例の高速パイプライン処
理装置の構成図である。縦続モジュール(27),(28),(29)
は、パイプライン処理すべきタスクを分割した各タスク
の先頭モジュール, 自モジュール, 後段モジュールであ
り、モジュール(26)は、本装置の主制御モジュールであ
る。主制御モジュール(26)の主ＣＰＵ MAIN CPU(20)の
管理する System Bus(10) は、各タスクモジュール(2
7),(28),(29)の各調停回路ARB(6)にて、内部バスBus-1
(11)とインタフェースされ、パイプライン処理結果のデ
ータ格納バッファBUFFER(21)への高速データ転送は、DM
A バスDMA Bus(19)を経由し、主ＤＭＡコントローラDMA
C(25)により行われる。処理の起動は、主制御モジュー
ル(26)の主ＣＰＵ(20)による System Bus(10)経由の先
頭モジュール(27)の処理前データ格納バッファ(4) への
データ転送による書込み完了信号IRQA(16)により起動さ
れ、処理完了は、モジュール(28)の後段に接続されたモ
ジュール(29)の処理完了通知IRQB(18)を、System Bus(1
0)内の割込み信号を通して、主割り込みコントローラIR
QC(23)が検出した時に生ずる。上述の如く、図３の本発
明の実施例のパイプライン処理装置では、その処理すべ
き負荷を考慮し、共通のハードウェア構成のモジュール
(27),(28),(29)をシリアルに縦続接続することにより、
必要な高速パイプライン処理装置を容易に開発すること
が出来ることになる。
理装置の構成図である。縦続モジュール(27),(28),(29)
は、パイプライン処理すべきタスクを分割した各タスク
の先頭モジュール, 自モジュール, 後段モジュールであ
り、モジュール(26)は、本装置の主制御モジュールであ
る。主制御モジュール(26)の主ＣＰＵ MAIN CPU(20)の
管理する System Bus(10) は、各タスクモジュール(2
7),(28),(29)の各調停回路ARB(6)にて、内部バスBus-1
(11)とインタフェースされ、パイプライン処理結果のデ
ータ格納バッファBUFFER(21)への高速データ転送は、DM
A バスDMA Bus(19)を経由し、主ＤＭＡコントローラDMA
C(25)により行われる。処理の起動は、主制御モジュー
ル(26)の主ＣＰＵ(20)による System Bus(10)経由の先
頭モジュール(27)の処理前データ格納バッファ(4) への
データ転送による書込み完了信号IRQA(16)により起動さ
れ、処理完了は、モジュール(28)の後段に接続されたモ
ジュール(29)の処理完了通知IRQB(18)を、System Bus(1
0)内の割込み信号を通して、主割り込みコントローラIR
QC(23)が検出した時に生ずる。上述の如く、図３の本発
明の実施例のパイプライン処理装置では、その処理すべ
き負荷を考慮し、共通のハードウェア構成のモジュール
(27),(28),(29)をシリアルに縦続接続することにより、
必要な高速パイプライン処理装置を容易に開発すること
が出来ることになる。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、プ
ロセッサの処理すべきタスクの処理時間と処理データ量
が多くて負荷が重いが高速処理が要求される近年の画像
処理,文字認識, 音声認識等に用いられるパイプライン
処理装置の各処理モジュールが、小規模の回路構成で而
も高速処理が可能となり更に共通化されるので、装置の
ファームウェア開発と機能向上とが容易に行なえるよう
になる効果が得られる。
ロセッサの処理すべきタスクの処理時間と処理データ量
が多くて負荷が重いが高速処理が要求される近年の画像
処理,文字認識, 音声認識等に用いられるパイプライン
処理装置の各処理モジュールが、小規模の回路構成で而
も高速処理が可能となり更に共通化されるので、装置の
ファームウェア開発と機能向上とが容易に行なえるよう
になる効果が得られる。
【図１】 本発明の高速パイプライン処理装置の縦続さ
れる単位タスク処理モジュールの基本構成を示す原理図
れる単位タスク処理モジュールの基本構成を示す原理図
【図２】 本発明の高速パイプライン処理装置の動作を
説明するための各モジュールの内部バスとデータ転送バ
スのメモリマップの図
説明するための各モジュールの内部バスとデータ転送バ
スのメモリマップの図
【図３】 本発明の実施例の高速パイプライン処理装置
の全体の構成図
の全体の構成図
1 は各モジュールの CPU、２は各モジュール間の調停を
行う割込みコントローラIRQC、３は高速データ転送用の
ＤＭＡコントローラDMAC、４は各モジュールの処理前デ
ータを格納する Dual Port RAM構成のバッファBUFFER、
５は処理作業領域と処理後データの格納領域とをもつ D
ual Port RAM構成の作業用ＲＡＭ WORKRAM、６は調停回
路ARB 、7 はアドレスデコーダDECODER 、8, 9は CPU
(1)の I/O空間に割り当てられたバス制御レジスタによ
る入出力のバッファ・スイッチ、10は System Bus 、11
は各モジュールの内部バス Bus-1、12は CPU (1)への割
込み信号INT であり, 前段モジュールからの割込みIRQA
16と後段モジュールからの割込みIRQA 18との和、17は
自モジュールのバッファ4 から前段モジュールのCPU
(1)への割込み信号、19は DMA Busである。
行う割込みコントローラIRQC、３は高速データ転送用の
ＤＭＡコントローラDMAC、４は各モジュールの処理前デ
ータを格納する Dual Port RAM構成のバッファBUFFER、
５は処理作業領域と処理後データの格納領域とをもつ D
ual Port RAM構成の作業用ＲＡＭ WORKRAM、６は調停回
路ARB 、7 はアドレスデコーダDECODER 、8, 9は CPU
(1)の I/O空間に割り当てられたバス制御レジスタによ
る入出力のバッファ・スイッチ、10は System Bus 、11
は各モジュールの内部バス Bus-1、12は CPU (1)への割
込み信号INT であり, 前段モジュールからの割込みIRQA
16と後段モジュールからの割込みIRQA 18との和、17は
自モジュールのバッファ4 から前段モジュールのCPU
(1)への割込み信号、19は DMA Busである。
Claims (3)
- 【請求項１】 分割された各タスクの処理を個別のプロ
セッサにより行う複数のモジュールを縦続し高速処理す
るパイプライン処理装置において、該各タスクの処理の
為のモジュールが共通のハードウェアから成り、該共通
のハードウェアが、各タスクの処理と管理とを行うＣＰ
Ｕ(1) と、該ＣＰＵのメモリ空間に前段モジュールから
の処理前データを格納するバッファ(4) と、処理作業と
処理後データの格納とを行う作業用ＲＡＭ(5) と、各タ
スクモジュール間の処理データの高速転送を制御するＤ
ＭＡコントローラ(3) と、各タスクモジュールの間の調
停を該ＣＰＵ(1) への割込みで行う割込みコントローラ
(2) と、装置全体を管理制御する主ＣＰＵと各タスクモ
ジュールのＣＰＵ(1) の間の調停を行う調停回路(6)
と、前記ＤＭＡコントローラ(3) の高速データ転送用の
アドレスを発生するデコーダ(7) と、パイプライン処理
した結果のデータを該作業用ＲＡＭ(5)から前記主ＣＰ
Ｕのメモリへ高速転送するＤＭＡ転送用の専用バス(19)
とを備えたことを特徴とする高速パイプライン処理装
置。 - 【請求項２】 前記各タスクモジュールの処理前データ
を格納するバッファ(4) が、自モジュールのＣＰＵ (1)
からのアクセスにより内部データの書き換えを行うラン
ダムアクセスポートが２か所ある Dual Port RAMから成
り、自モジュールの処理前データ領域と前段モジュール
からの処理前データ領域とをアドレス的に二領域をもつ
ダブルバッファとし、該バッファ(4)の処理完了時の２
本の割込み信号(16,17) を、自モジュールと前段モジュ
ールからの割込みコントローラ(2) の該ＣＰＵ(1)への
割込み要因としたことを特徴とする請求項１記載の高速
パイプライン処理装置。 - 【請求項３】 前記各タスクモジュールの処理作業と処
理後データの格納とを行う作業用ＲＡＭ(5) が、該ＣＰ
Ｕ (1)からのアクセスにより処理作業をする領域と処理
後データを格納する領域の２領域のランダムアクセスポ
ートを有するDual Port RAMから成るようにしたことを
特徴とする請求項１記載の高速パイプライン処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12238692A JPH05324587A (ja) | 1992-05-15 | 1992-05-15 | 高速パイプライン処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12238692A JPH05324587A (ja) | 1992-05-15 | 1992-05-15 | 高速パイプライン処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324587A true JPH05324587A (ja) | 1993-12-07 |
Family
ID=14834519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12238692A Withdrawn JPH05324587A (ja) | 1992-05-15 | 1992-05-15 | 高速パイプライン処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324587A (ja) |
-
1992
- 1992-05-15 JP JP12238692A patent/JPH05324587A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |