JPH0341547A - マルチプロセッサ構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２個以上のプロセッサを用いて構成される処
理系において、並列処理の効果を高めスループットを向
上させるマルチプロセッサ構成方式に関するものである
。

〔従来技術〕

プロセッサを用いて処理を行わせる場合に、より高速に
処理を実行させる方法として、２個以上のプロセッサを
並列に動作させるマルチプロセッサ方式がある。このと
き、２°個以上のプロセッサ間でのデータ転送が必要と
なるが、システム全体のスループットを向上させるには
、データ転送の回数そのものを減らすとともに、転送す
るデータの量および転送する頻度に応じたプロセッサ間
結合を用いる必要がある。

２個以上のプロセッサ間でのデータの転送方法としては
、従来から第６図に示す共有メモリ方式、第７図に示す
ホストプロセッサ方式がある。共有メモリ方式は、個々
のプロセッサ１のメモリ空間の一部を共有メモリ２０に
割り当て、それぞれのプロセッサから共有メモリ２０へ
のアクセスを調停する機能をもつ制御回路２２によって
共有メモリ空間を制御するものである。一方、ホストプ
ロセッサ方式は、ホストプロセッサ２３とＤＭＡコント
ローラ２４によって共有メモリ２０を制御するものであ
る。

なお、２はデータバス、３はアドレスバス、２１はロー
カルメモリである。

〔発明が解決しようとする課題〕

前者の共有メモリ方式は、少量のデータを多数回転送す
る場合に適した方法で、ソフトウェアの作成が容易であ
るが、ハードウェアの設計が難しく、これに対して、後
者のホストプロセッサ方式は、大量のデータを一度に転
送する場合に適しており、ソフトウェアの作成が難しい
が、ハードウェアの設計が容易であるという、それぞれ
の得失を有している。

しかしながら、いずれの方法を用いる場合においても、
共有メモリに対して同時に１つのプロセッサしかアクセ
スできないため、プロセッサ数が多くなるに従って共有
メモリに対するアクセスが競合する確率が高くなり、シ
ステム全体のスループットが大幅に向上しないという問
題点がある。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、２個以上のプロセッサを用いて構成さ
れる処理系において、処理系全体のスループットを向上
させ、並列処理の効果を高めたマルチプロセッサ構成方
式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

前記目的を達成するために、プロセッサとデータバスと
アドレスバスから成るＰ個（Ｐは２以上の整数）の独立
した処理系と、Ｐ個の各プロセッサのデータバスおよび
アドレスバスにそれぞれ接続されているデータレジスタ
と制御レジスタから成るＰ個の入力レジスタと、Ｐ個の
各プロセッサのデータバスおよびアドレスバスにそれぞ
れ接続されているＰ個の出力レジスタと、Ｐ個のデータ
レジスタの出力とＰ個の出力レジスタとを結合するデー
タセレクタと、Ｐ個の制御レジスタに書き込まれた制御
信号をデコードしその信号をもとに前記データセレクタ
に機能選択信号を送出する制御回路とを設けている。

〔作　用〕

前述した手段によれば、２個以上のプロセッサを用いて
構成される処理系において、各プロセッサのバスにそれ
ぞれ接続された入力レジスタと出力レジスタ、入力レジ
スタと出力レジスタを結合するデータセレクタ、および
これらを制御する制御回路から構成されることによって
、データの競合が回避され、並列処理を行う場合のスル
ープットが向上する。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

［実施例１］ 第１図は１本発明の第１の実施例を示す図であって、ｌ
はプロセッサ、２はデータバス、３はアドレスバス、４
は制御レジスタ６とデータレジスタ７からなる入力レジ
スタ、５は出方レジスタ、８は制御回路、９はデータセ
レクタ、１ｏはデータ転送回路である。

各プロセッサのアドレスバス３およびデータバス２に接
続され、かつ各プロセッサのアドレス空間の一部に配置
された入力レジスタ４を設ける。

入力レジスタ４は、制御レジスタ６とデータレジスタ７
から構成されており、処理系に応じて以下の２通りの転
送方法のいずれかを用いる。

すなわち、■制御レジスタ６とデータレジスタ７を異な
るアドレスに割り当て、２回に分けて制御信号とデータ
を転送する方法と、■制御信号とデータをプロセッサ内
で１つにまとめ、１回で制御信珍とデータを転送する方
法である。

入力レジスタ４の出力はデータセレクタ９に入力され、
他のプロセッサの出方レジスタ５に送られる。出力レジ
スタ５は、入力レジスタ４と同様に各プロセッサのアド
レスバス３およびデータバス２に接続され、かつ各プロ
セッサのアドレス空間の一部に配置されている。制御レ
ジスタ６に入力された制御信号はデータ転送先のプロセ
ッサを指示する信号であって、制御回路８はこの制御信
号を解読してデータセレクタ９に必要な命令を送る。こ
のようにして、プロセッサ相互間がデータセレクタを介
することによってデータ転送されるためバスの競合が回
避される。

［実施例２］ 本発明のマルチプロセッサ構成方式を等花器に適用した
実施例を第２図に示す。

ＤＳＰＩ−ＤＳＰ３はそれぞれプロセッサ、１０は前述
したデータ転送回路、１１は単位遅延器、１２は乗算器
、１３は加算器、１４は外部加算器、１５は符号判定器
、１６は誤差検出回路である。

等花器のタップ係数更新アルゴリズムとして逐次最小２
乗法（ＲＬＳ）を第３図に示す。

第３図の式■〜■にそれぞれ一個のプロセッサを割り付
けると、 ■から■へｎ個、■から■へｎ個、■から■へｎ個、■
から■へｎ個、■から■へ１個、■から■へｎ個（タッ
プ数がｎのとき）、計（５ｎ＋１）個のデータ転送数と
なり、転送数が大きく、またプロセッサ間で処理量にア
ンバランスが生じる。

そこで、ＲＬＳアルゴリズムを本発明のマルチプロセッ
サ構成方式で実現する場合には、本アルゴリズムにおい
て必要な各行列を第４図に示すように部分行列に分割し
て、複数のプロセッサに割り付けるとデータ転送回数を
減少できる。

すなわち、第５図において、■でＵ（ｎ）をｎ個転送し
、■で加算結果を９個出力しくｐはプロセッサ数でｐ＜
ｎ）、■でχ（ｎ）をｎ個転送するから、転送数は２ｎ
＋ｐ　（＜３ｎ＜５ｎ＋１）となり、プロセッサ間での
処理量が等しくなると共に、データ転送数が少なくなり
、高速に処理できる。

以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果Ｊ 以上、説明したように、本発明によれば、２個以上のプ
ロセッサを用いた処理系において、効率良くプロセッサ
間のデータ転送を行うことができ、マルチプロセッサシ
ステムのスループットを向上させることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるマルチプロセッサ構
成方式を示す図。 第２図は本発明のマルチプロセッサ構成方式を等花器に
適用した実施例を示す図。 第３図乃至第５図は本発明で用いるＲＬＳアルゴリズム
を示す図、 第６図は、従来の共有メモリ方式を示す図、第７図は、
従来のホストプロセッサ方式を示す図である。 図中、１・・・プロセッサ、２・・・データバス、３・
・・アドレスバス、４・・・入力レジスタ、５・・・出
力レジスタ、６・・・制御レジスタ、７・・・データレ
ジスタ、８・・・制御回路、９・・・データセレクタ、
１０・・・データ転送回路、！！・・・単位遅延器、１
２・・・乗算器、１３・・・加算器、１４・・・外部加
算器、１５・・・符号判定器、１６・・・誤差検出回路
、２０・・・共有メモリ、２１・・・ローカルメモリ、
２２・・・制御回路、２３・・・ホストプロセッサ、２
４・・・ＤＭＡコントローラ。

Claims (1)

【特許請求の範囲】
1. （１）プロセッサとデータバスとアドレスバスから成る
   Ｐ個（Ｐは２以上の整数）の独立した処理系と、Ｐ個の
   各プロセッサのデータバスおよびアドレスバスにそれぞ
   れ接続されているデータレジスタと制御レジスタからな
   るＰ個の入力レジスタと、Ｐ個の各プロセッサのデータ
   バスおよびアドレスバスにそれぞれ接続されているＰ個
   の出力レジスタと、Ｐ個のデータレジスタの出力とＰ個
   の出力レジスタとを結合するデータセレクタと、Ｐ個の
   制御レジスタに書き込まれた制御信号をデコードしその
   信号をもとに前記データセレクタに機能選択信号を送出
   する制御回路とから構成されていることを特徴とするマ
   ルチプロセッサ構成方式。