JP2002351811A - 複数のプロセッサでデータを処理する装置 - Google Patents
複数のプロセッサでデータを処理する装置Info
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Abstract
(57)【要約】
【課題】 通過帯域を拡大して反応時間を短縮できるデ
ータ処理装置を提供すること。 【解決手段】 データ処理装置は、メモリシステム１５
０にアクセスすべき複数のプロセッサ、例えば１０１を
備える。メモリシステム１５０は、少なくとも２つのメ
モリ１１１及び１１２を備える。データ処理装置は、メ
モリ毎に１つのバス、例えば１２１を備える。バスは、
少なくとも１つのブリッジ、例えば１３１で相互接続さ
れる。プロセッサはバスに接続され、データ処理装置は
少なくとも１つのメモリテーブル、例えば１４１を備
え、プロセッサとメモリシステム１５０とのデータアイ
テムのやり取りを実行するためのメモリをどれにするか
を指定する。本発明では、データを処理する反応時間の
短縮と、通過帯域の拡大を可能にする。これは、実時間
の制約が相当に大きなシステム、例えば映像データ処理
システムにおいて、特に重要である。
ータ処理装置を提供すること。 【解決手段】 データ処理装置は、メモリシステム１５
０にアクセスすべき複数のプロセッサ、例えば１０１を
備える。メモリシステム１５０は、少なくとも２つのメ
モリ１１１及び１１２を備える。データ処理装置は、メ
モリ毎に１つのバス、例えば１２１を備える。バスは、
少なくとも１つのブリッジ、例えば１３１で相互接続さ
れる。プロセッサはバスに接続され、データ処理装置は
少なくとも１つのメモリテーブル、例えば１４１を備
え、プロセッサとメモリシステム１５０とのデータアイ
テムのやり取りを実行するためのメモリをどれにするか
を指定する。本発明では、データを処理する反応時間の
短縮と、通過帯域の拡大を可能にする。これは、実時間
の制約が相当に大きなシステム、例えば映像データ処理
システムにおいて、特に重要である。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリシステムに
アクセスすべき複数のプロセッサを備えるデータ処理装
置に関する。本発明の応用分野は、例えば、テレビジョ
ン用のデコーダや受信機デコーダ（セットトップボック
ス）といった映像データ処理装置のように、実時間タイ
プの制約が伴う用途に専用のシステムを対象にしてい
る。
アクセスすべき複数のプロセッサを備えるデータ処理装
置に関する。本発明の応用分野は、例えば、テレビジョ
ン用のデコーダや受信機デコーダ（セットトップボック
ス）といった映像データ処理装置のように、実時間タイ
プの制約が伴う用途に専用のシステムを対象にしてい
る。
【０００２】
【従来の技術】集積回路においては、メモリに記憶され
たデータに対してアクセス権限を有する複数のプロセッ
サによってデータ処理が実現される。国際特許出願ＷＯ
９５／３２５７８では、複数のプロセッサと１つの外
部メモリを備えている、デジタルテレビジョンのデコー
ダが開示されている。外部メモリと複数プロセッサの間
のデータ転送は、集合バス経由で行われる。制御装置に
よって、データ転送を最適化するために、外部メモリと
集合バスが制御される。
たデータに対してアクセス権限を有する複数のプロセッ
サによってデータ処理が実現される。国際特許出願ＷＯ
９５／３２５７８では、複数のプロセッサと１つの外
部メモリを備えている、デジタルテレビジョンのデコー
ダが開示されている。外部メモリと複数プロセッサの間
のデータ転送は、集合バス経由で行われる。制御装置に
よって、データ転送を最適化するために、外部メモリと
集合バスが制御される。
【０００３】プロセッサとメモリの間のデータ転送は、
上記の国際特許出願で開示されているように、一般的に
バス経由で行われる。従来の構成では、異なるプロセッ
サが集合メモリにアクセスできる集合バスを用いてい
る。複数のプロセッサが１つの集合バス経由で１つのメ
モリに接続されている場合、このメモリに複数のプロセ
ッサが同時にアクセスすることはできないことから、こ
のメモリにアクセスしようとするプロセッサはメモリの
解放を待機する必要があって、データの処理において比
較的長い反応時間が発生する。映像データ処理といっ
た、実時間タイプの制約のある応用分野では、これらの
反応時間を短縮することが必要となる。さらに、これら
のデータ転送を保証するために、バスは、一定時間単位
当たりのビット数に換算して特定の通過帯域を有しなけ
ればならない。バスにとって必要な通過帯域は、複数の
プロセッサが、メモリにおいてデータを読み書きする場
合に、データを消費及び作成する速度の合計によって決
定される。デジタルテレビジョンで標準の高解像度のよ
うな技術の進化に伴って、バスに必要な通過帯域は拡大
しており、上記の構成で容易に実現できるものではな
い。
上記の国際特許出願で開示されているように、一般的に
バス経由で行われる。従来の構成では、異なるプロセッ
サが集合メモリにアクセスできる集合バスを用いてい
る。複数のプロセッサが１つの集合バス経由で１つのメ
モリに接続されている場合、このメモリに複数のプロセ
ッサが同時にアクセスすることはできないことから、こ
のメモリにアクセスしようとするプロセッサはメモリの
解放を待機する必要があって、データの処理において比
較的長い反応時間が発生する。映像データ処理といっ
た、実時間タイプの制約のある応用分野では、これらの
反応時間を短縮することが必要となる。さらに、これら
のデータ転送を保証するために、バスは、一定時間単位
当たりのビット数に換算して特定の通過帯域を有しなけ
ればならない。バスにとって必要な通過帯域は、複数の
プロセッサが、メモリにおいてデータを読み書きする場
合に、データを消費及び作成する速度の合計によって決
定される。デジタルテレビジョンで標準の高解像度のよ
うな技術の進化に伴って、バスに必要な通過帯域は拡大
しており、上記の構成で容易に実現できるものではな
い。
【０００４】
【発明が解決しようとする課題】本発明の目的は、通過
帯域を拡大して反応時間を短縮できるデータ処理装置を
提供することである。
帯域を拡大して反応時間を短縮できるデータ処理装置を
提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、冒頭の
段落で説明したデータ処理装置は：メモリシステムが少
なくとも２つのメモリを備え；データ処理装置がメモリ
毎に１つのバスを備え；バスが少なくとも１つのブリッ
ジによって相互接続され；プロセッサがバスに接続さ
れ；データ処理装置が、プロセッサとメモリシステムと
のデータアイテムのやり取りを実現するために用いるメ
モリを指定する少なくとも１つのメモリテーブルを備え
る；ことを特徴としている。
段落で説明したデータ処理装置は：メモリシステムが少
なくとも２つのメモリを備え；データ処理装置がメモリ
毎に１つのバスを備え；バスが少なくとも１つのブリッ
ジによって相互接続され；プロセッサがバスに接続さ
れ；データ処理装置が、プロセッサとメモリシステムと
のデータアイテムのやり取りを実現するために用いるメ
モリを指定する少なくとも１つのメモリテーブルを備え
る；ことを特徴としている。
【０００６】あるプロセッサがデータをメモリシステム
とやり取りしようとするとき、すなわち、あるプロセッ
サがメモリシステムにおいてデータを読み書きしようと
するときは、そのプロセッサは、接続されているバスに
対して、これらのデータの読み書き先となるメモリシス
テムのアドレスを指定する。このバスは、メモリテーブ
ルのお陰で、目的のデータを読み書きしなければならな
いメモリと、そのデータを読み書きしなければならない
メモリ中の位置を定義できる。このメモリをこのバスに
直接的に接続する場合、データのやり取りはバス経由で
行われる。このメモリが他のバスに接続されている場合
は、データのやり取りは、他のバスを目的のプロセッサ
が接続されているバスに対して接続している１つ又は複
数のブリッジ経由で行われる。したがって、２つのプロ
セッサは、それらがアクセスしたいデータが異なるメモ
リに存在する場合に、メモリシステムに同時にアクセス
できる。結果的に、バス数が増えたことによって通過帯
域が拡大し、反応時間が短縮される。
とやり取りしようとするとき、すなわち、あるプロセッ
サがメモリシステムにおいてデータを読み書きしようと
するときは、そのプロセッサは、接続されているバスに
対して、これらのデータの読み書き先となるメモリシス
テムのアドレスを指定する。このバスは、メモリテーブ
ルのお陰で、目的のデータを読み書きしなければならな
いメモリと、そのデータを読み書きしなければならない
メモリ中の位置を定義できる。このメモリをこのバスに
直接的に接続する場合、データのやり取りはバス経由で
行われる。このメモリが他のバスに接続されている場合
は、データのやり取りは、他のバスを目的のプロセッサ
が接続されているバスに対して接続している１つ又は複
数のブリッジ経由で行われる。したがって、２つのプロ
セッサは、それらがアクセスしたいデータが異なるメモ
リに存在する場合に、メモリシステムに同時にアクセス
できる。結果的に、バス数が増えたことによって通過帯
域が拡大し、反応時間が短縮される。
【０００７】本発明の特定の実施形態において、データ
処理装置は、複数のプロセッサが指定されたメモリに同
時にアクセスしようとする場合において、複数のプロセ
ッサによるこの指定のメモリへのアクセスの優先順位を
定義することを意図としたアービタを備える。このアー
ビタは、競合の場合、すなわち、複数のプロセッサが同
時に同じメモリにアクセスしようとするときには、反応
時間の短縮を可能にする。さらに、データをメモリ中に
裁定的に配置することによって、競合数を相当に減らす
ことが可能である。
処理装置は、複数のプロセッサが指定されたメモリに同
時にアクセスしようとする場合において、複数のプロセ
ッサによるこの指定のメモリへのアクセスの優先順位を
定義することを意図としたアービタを備える。このアー
ビタは、競合の場合、すなわち、複数のプロセッサが同
時に同じメモリにアクセスしようとするときには、反応
時間の短縮を可能にする。さらに、データをメモリ中に
裁定的に配置することによって、競合数を相当に減らす
ことが可能である。
【０００８】比制限的な例を通して次の図面を参照して
与えられる以下の説明を読めば、本発明はよりよく理解
され、また、他の詳細も明らかであろう。
与えられる以下の説明を読めば、本発明はよりよく理解
され、また、他の詳細も明らかであろう。
【０００９】
【発明の実施の形態】図１は、本発明の特徴的な機能を
示している。本発明によるデータ処理装置は、第１のプ
ロセッサ１０１、第２のプロセッサ１０２、第３のプロ
セッサ１０３、第１のメモリ１１１、第２のメモリ１１
２、第３のメモリ１１３、第１のバス１２１、第２のバ
ス１２２、第３のバス１２３、第１のブリッジ１３１、
第２のブリッジ１３２、第３のブリッジ１３３、第１の
メモリテーブル１４１、第２のメモリテーブル１４２及
び、第３のメモリテーブル１４３を備えている。３つの
メモリ１１１、１１２及び１１３の組み合わせで、第１
のメモリシステム１５０が構成されている。図示されて
いる例は、３つの同期式ダイナミックメモリにアクセス
すべき３つのプロセッサに相当する。また、本発明をプ
ロセッサや同期式ダイナミックメモリの数を変えて応用
できることが明らかになるだろう。さらに、本発明は、
例えば、ダイナミックメモリやスタティックメモリな
ど、他タイプのメモリにも応用可能である。
示している。本発明によるデータ処理装置は、第１のプ
ロセッサ１０１、第２のプロセッサ１０２、第３のプロ
セッサ１０３、第１のメモリ１１１、第２のメモリ１１
２、第３のメモリ１１３、第１のバス１２１、第２のバ
ス１２２、第３のバス１２３、第１のブリッジ１３１、
第２のブリッジ１３２、第３のブリッジ１３３、第１の
メモリテーブル１４１、第２のメモリテーブル１４２及
び、第３のメモリテーブル１４３を備えている。３つの
メモリ１１１、１１２及び１１３の組み合わせで、第１
のメモリシステム１５０が構成されている。図示されて
いる例は、３つの同期式ダイナミックメモリにアクセス
すべき３つのプロセッサに相当する。また、本発明をプ
ロセッサや同期式ダイナミックメモリの数を変えて応用
できることが明らかになるだろう。さらに、本発明は、
例えば、ダイナミックメモリやスタティックメモリな
ど、他タイプのメモリにも応用可能である。
【００１０】第１のプロセッサ１０１は、第１のメモリ
システム１５０においてデータアイテムを読み書きしよ
うとしている場合には、このデータアイテムのアドレス
を第１のバス１２１に対して指定する。第１のバス１２
１における第１のメモリテーブル１４１のお陰で、この
バスは、データアイテムの読み書き先を、メモリ１１
１、１１２、１１３のどこにするかを定義できる。デー
タアイテムを第１のメモリ１１１から読み出す必要があ
る場合は、このデータアイテムの転送は第１のバス１２
１経由で実現される。データアイテムを第２のメモリ１
１２から読み出す必要がある場合は、このデータアイテ
ムの転送は第１のブリッジ１３１と第１のバス１２１を
経由して実現される。データアイテムを第３のメモリ１
１３から読み出す必要がある場合は、このデータアイテ
ムの転送は第３のブリッジ１３３と第１のバス１２１を
経由して実現される。第１のプロセッサ１０１の観点か
らは、読み出すべきデータアイテムが第１のメモリ１１
１、第２のメモリ１１２、第３のメモリ１１３のどれか
に存在するという事実は重要ではない。なぜなら、デー
タアイテムの読み出しは、メモリが１つしかない場合、
つまり第１のメモリシステム１５０しかない場合と同じ
方式で実現されるからである。この事実のために、デー
タ処理装置を開発しなければならないプログラマにとっ
てメリットのある統合メモリ構造のモデルが尊重され
る。同じ論法が、第１のメモリシステム１５０にデータ
アイテムを書き込むことに当てはまるほか、第２のプロ
セッサ１０２と第３のプロセッサ１０３による第１のメ
モリシステム１５０へのアクセスにも当てはまる。先行
技術と同じように、メモリが１つしか用意されていない
なら、少なくとも２つのプロセッサがこの１つのメモリ
において同時にデータを読み書きしようとするとすぐ
に、競合が発生する。ここでは、これらのデータを読み
書きしなければならないメモリが異なるなら、少なくと
も２つのプロセッサがすぐに第１のメモリシステム１５
０でデータの読み書きを同時に実行することが可能であ
る。例えば、第１のプロセッサ１０１が第２のメモリ１
１２に存在するデータアイテムを読み出したい、第２の
プロセッサ１０２が第１のメモリ１１１に存在するデー
タアイテムを読み出したい、第３のプロセッサ１０３が
第３のメモリ１１３に存在するデータアイテムを読み出
したいと想定すると、これらのアクションは同時に実行
可能であるが、これは先行技術では不可能だった。した
がって、複数のバスと複数のメモリを用いるという事実
から、通過帯域の拡大と反応時間の短縮が可能になる。
メモリテーブル１４１、１４２及び１４３の機能は、以
下の通りである。第１のメモリテーブル１４１は第１の
バス１２１に関連し、第２のメモリテーブル１４２は第
２のバス１２２に関連し、第３のメモリテーブル１４３
は第３のバス１２３に関連している。各メモリテーブル
の左部は、第１のメモリシステム１５０のアドレスを備
えている。各メモリテーブルの右部は、これらのアドレ
スが対応するメモリが１１１、１１２、１１３のどれな
のかを示している。例えば、アドレス＠１１なら、第１
のプロセッサ１０１が第１のメモリシステム１５０中の
このアドレスに記憶されたデータアイテムを読み出した
いときに、プロセッサ１０１によって指定される。これ
で、第１のメモリテーブル１４１は、第１のバス１２１
に、このデータアイテムを読み出すメモリ、すなわち、
この場合には第１のメモリ１１１を定義させる。同じよ
うに、第１のメモリシステム１５０中のアドレス＠２３
に記憶されているデータアイテムは第２のメモリ１１２
に位置し、第１のメモリシステム１５０中のアドレス＠
３３に記憶されているデータアイテムは第２のメモリ１
１２に位置している。異なる２つのメモリテーブルが同
一のデータにアクセスしたい場合もあるので、メモリテ
ーブル左部のアドレスは異なる２つのメモリテーブルで
一致してよいことに注意しておきたい。
システム１５０においてデータアイテムを読み書きしよ
うとしている場合には、このデータアイテムのアドレス
を第１のバス１２１に対して指定する。第１のバス１２
１における第１のメモリテーブル１４１のお陰で、この
バスは、データアイテムの読み書き先を、メモリ１１
１、１１２、１１３のどこにするかを定義できる。デー
タアイテムを第１のメモリ１１１から読み出す必要があ
る場合は、このデータアイテムの転送は第１のバス１２
１経由で実現される。データアイテムを第２のメモリ１
１２から読み出す必要がある場合は、このデータアイテ
ムの転送は第１のブリッジ１３１と第１のバス１２１を
経由して実現される。データアイテムを第３のメモリ１
１３から読み出す必要がある場合は、このデータアイテ
ムの転送は第３のブリッジ１３３と第１のバス１２１を
経由して実現される。第１のプロセッサ１０１の観点か
らは、読み出すべきデータアイテムが第１のメモリ１１
１、第２のメモリ１１２、第３のメモリ１１３のどれか
に存在するという事実は重要ではない。なぜなら、デー
タアイテムの読み出しは、メモリが１つしかない場合、
つまり第１のメモリシステム１５０しかない場合と同じ
方式で実現されるからである。この事実のために、デー
タ処理装置を開発しなければならないプログラマにとっ
てメリットのある統合メモリ構造のモデルが尊重され
る。同じ論法が、第１のメモリシステム１５０にデータ
アイテムを書き込むことに当てはまるほか、第２のプロ
セッサ１０２と第３のプロセッサ１０３による第１のメ
モリシステム１５０へのアクセスにも当てはまる。先行
技術と同じように、メモリが１つしか用意されていない
なら、少なくとも２つのプロセッサがこの１つのメモリ
において同時にデータを読み書きしようとするとすぐ
に、競合が発生する。ここでは、これらのデータを読み
書きしなければならないメモリが異なるなら、少なくと
も２つのプロセッサがすぐに第１のメモリシステム１５
０でデータの読み書きを同時に実行することが可能であ
る。例えば、第１のプロセッサ１０１が第２のメモリ１
１２に存在するデータアイテムを読み出したい、第２の
プロセッサ１０２が第１のメモリ１１１に存在するデー
タアイテムを読み出したい、第３のプロセッサ１０３が
第３のメモリ１１３に存在するデータアイテムを読み出
したいと想定すると、これらのアクションは同時に実行
可能であるが、これは先行技術では不可能だった。した
がって、複数のバスと複数のメモリを用いるという事実
から、通過帯域の拡大と反応時間の短縮が可能になる。
メモリテーブル１４１、１４２及び１４３の機能は、以
下の通りである。第１のメモリテーブル１４１は第１の
バス１２１に関連し、第２のメモリテーブル１４２は第
２のバス１２２に関連し、第３のメモリテーブル１４３
は第３のバス１２３に関連している。各メモリテーブル
の左部は、第１のメモリシステム１５０のアドレスを備
えている。各メモリテーブルの右部は、これらのアドレ
スが対応するメモリが１１１、１１２、１１３のどれな
のかを示している。例えば、アドレス＠１１なら、第１
のプロセッサ１０１が第１のメモリシステム１５０中の
このアドレスに記憶されたデータアイテムを読み出した
いときに、プロセッサ１０１によって指定される。これ
で、第１のメモリテーブル１４１は、第１のバス１２１
に、このデータアイテムを読み出すメモリ、すなわち、
この場合には第１のメモリ１１１を定義させる。同じよ
うに、第１のメモリシステム１５０中のアドレス＠２３
に記憶されているデータアイテムは第２のメモリ１１２
に位置し、第１のメモリシステム１５０中のアドレス＠
３３に記憶されているデータアイテムは第２のメモリ１
１２に位置している。異なる２つのメモリテーブルが同
一のデータにアクセスしたい場合もあるので、メモリテ
ーブル左部のアドレスは異なる２つのメモリテーブルで
一致してよいことに注意しておきたい。
【００１１】図２は、１つのメモリを備えたデータ処理
装置の構造例を示している。こうしたデータ処理装置
は、第１のプロセッサ１０１、第２のプロセッサ１０
２、第１のメモリ１１１、第１のバス１２１及び、２０
１から２０８まで列挙された８つのコプロセッサを備え
ている。コプロセッサ２０１〜２０５は第１のプロセッ
サ１０１のコプロセッサで、コプロセッサ２０６〜２０
８は第２のプロセッサ１０２のコプロセッサである。コ
プロセッサの数は例として選ばれたもので、増減可能な
ことが明らかになるだろう。
装置の構造例を示している。こうしたデータ処理装置
は、第１のプロセッサ１０１、第２のプロセッサ１０
２、第１のメモリ１１１、第１のバス１２１及び、２０
１から２０８まで列挙された８つのコプロセッサを備え
ている。コプロセッサ２０１〜２０５は第１のプロセッ
サ１０１のコプロセッサで、コプロセッサ２０６〜２０
８は第２のプロセッサ１０２のコプロセッサである。コ
プロセッサの数は例として選ばれたもので、増減可能な
ことが明らかになるだろう。
【００１２】コプロセッサ２０１〜２０５のうち少なく
とも２つ又はコプロセッサ２０１〜２０５のうち少なく
とも１つと、第１のプロセッサ１０１が、第１のメモリ
１１１においてデータアイテムの読み書きを同時に実行
したい場合は、コプロセッサ２０１〜２０５と第１のプ
ロセッサ１０１のどれが第１のメモリ１１１への優先的
なアクセス権を持つのかを定義する作業が図２には示さ
れていないアービタに任される。同じ事情が、第２のプ
ロセッサ１０２とコプロセッサ２０６〜２０８にも当て
はまる。こうしたアービタの存在は、当業者にとっては
周知である。すなわち、例えば、当業者にとって周知の
固定式アクセス機構や優先的アクセス機構を実現してよ
い。第１のプロセッサ１０１と第２のプロセッサ１０２
が第１のメモリ１１１に対する優先的アクセス権を持
ち、これら２つのプロセッサが第１のメモリ１１１にお
いてデータの読み書きを同時に実行したいと想定しよ
う。この場合、アービタは以上２つのプロセッサのどち
らに第１のメモリ１１１への優先的アクセス権を与える
かを定義しなければならず、２つのプロセッサのうちの
１つだけが第１のメモリ１１１へのアクセス権を持つこ
とになる。これによって、結果的に反応時間が比較的長
くなる。
とも２つ又はコプロセッサ２０１〜２０５のうち少なく
とも１つと、第１のプロセッサ１０１が、第１のメモリ
１１１においてデータアイテムの読み書きを同時に実行
したい場合は、コプロセッサ２０１〜２０５と第１のプ
ロセッサ１０１のどれが第１のメモリ１１１への優先的
なアクセス権を持つのかを定義する作業が図２には示さ
れていないアービタに任される。同じ事情が、第２のプ
ロセッサ１０２とコプロセッサ２０６〜２０８にも当て
はまる。こうしたアービタの存在は、当業者にとっては
周知である。すなわち、例えば、当業者にとって周知の
固定式アクセス機構や優先的アクセス機構を実現してよ
い。第１のプロセッサ１０１と第２のプロセッサ１０２
が第１のメモリ１１１に対する優先的アクセス権を持
ち、これら２つのプロセッサが第１のメモリ１１１にお
いてデータの読み書きを同時に実行したいと想定しよ
う。この場合、アービタは以上２つのプロセッサのどち
らに第１のメモリ１１１への優先的アクセス権を与える
かを定義しなければならず、２つのプロセッサのうちの
１つだけが第１のメモリ１１１へのアクセス権を持つこ
とになる。これによって、結果的に反応時間が比較的長
くなる。
【００１３】図３は、２つのプロセッサと複数のコプロ
セッサを用いる、本発明によるデータ処理装置の構造例
を示している。こうしたデータ処理装置は、第１のプロ
セッサ１０１、第２のプロセッサ１０２、第１のメモリ
１１１、第２のメモリ１１２、第１のバス１２１、第２
のバス１２２、第１のブリッジ１３１及び、８つのコプ
ロセッサ２０１〜２０８を備えている。２つのメモリ１
１１と１１２の組み合わせは、第２のメモリシステム３
４０を構成する。図１を参照しながら説明された、第１
のメモリテーブル１４１に加えて第２のメモリテーブル
１４２は、図３には示されていない。
セッサを用いる、本発明によるデータ処理装置の構造例
を示している。こうしたデータ処理装置は、第１のプロ
セッサ１０１、第２のプロセッサ１０２、第１のメモリ
１１１、第２のメモリ１１２、第１のバス１２１、第２
のバス１２２、第１のブリッジ１３１及び、８つのコプ
ロセッサ２０１〜２０８を備えている。２つのメモリ１
１１と１１２の組み合わせは、第２のメモリシステム３
４０を構成する。図１を参照しながら説明された、第１
のメモリテーブル１４１に加えて第２のメモリテーブル
１４２は、図３には示されていない。
【００１４】第１のプロセッサ１０１とコプロセッサ２
０１〜２０５の中で第２のメモリシステム３４０に対す
る優先的アクセス権の順位に関して定義することは、図
２を参照しながら行った説明のように実行される。同じ
事情は、第２のプロセッサ１０２とコプロセッサ２０６
〜２０８にも当てはまる。コプロセッサ２０４と第２の
プロセッサ１０２にそれぞれ、第２のメモリシステム３
４０におけるデータアイテムの読み出し優先権が与えら
れていると想定してみよう。図１を参照しながらその機
能を説明した、第１のバス１２１と第２のバス１２２の
メモリテーブルが、コプロセッサ２０４によって読み出
すべきデータアイテムが第１のメモリ１１１に存在し、
第２のプロセッサ１０２によって読み出すべきデータア
イテムが第２のメモリ１１２に存在することを示してい
る場合は、第１のバス１２１と第２のバス１２２を経由
してデータを同時に読み出すことができる。第１のバス
１２１と第２のバス１２２のメモリテーブルが、コプロ
セッサ２０４によって読み出すべきデータアイテムが第
２のメモリ１１２に存在し、第２のプロセッサ１０２に
よって読み出すべきデータアイテムが第１のメモリ１１
１に存在することを示している場合は、第１のバス１２
１、第２のバス１２２及び第１のブリッジ１３１を経由
して同時にデータを読み出すことができる。しかしなが
ら、第１のバス１２１と第２のバス１２２のメモリテー
ブルが、コプロセッサ２０４と第２のプロセッサ１０２
によって読み出すべきデータアイテムが同じメモリ１１
１又は１１２に存在することを示している場合は、競合
が発生して、コプロセッサ２０４と第２のプロセッサ１
０２との間の優先的アクセス権の順位を定義する作業が
アービタに任される。なお、図２の説明で紹介されたも
のと同じアービタを用いることが有効だろう。上記のこ
とから、先行技術と比較して競合数が相当減ることが判
明するだろう。さらに、データを裁定的に異なるメモリ
に配置することが可能である。実際、第２のプロセッサ
１０２とコプロセッサ２０６〜２０８にアクセス権がま
ったくないかほとんどないデータは、都合よく第１のメ
モリ１１１に配置され、第１のプロセッサ１０１とコプ
ロセッサ２０１〜２０５にアクセス権がまったくないか
ほとんどないデータは、都合よく第２のメモリ１１２に
配置されるだろう。こうした裁定的なデータ配置は、デ
ータ処理装置によって実行されるべき様々な処理を定義
するプログラムのコンパイル時に実行できる。したがっ
て、競合数はさらに減少する。結果的に、本発明では、
この場合には２つのメモリ１１１と１１２を備える検討
中の構造例において、先行技術と比較して、係数約２で
乗算した通過帯域と、同じく係数約２で除算した反応時
間を得ることが可能になる。
０１〜２０５の中で第２のメモリシステム３４０に対す
る優先的アクセス権の順位に関して定義することは、図
２を参照しながら行った説明のように実行される。同じ
事情は、第２のプロセッサ１０２とコプロセッサ２０６
〜２０８にも当てはまる。コプロセッサ２０４と第２の
プロセッサ１０２にそれぞれ、第２のメモリシステム３
４０におけるデータアイテムの読み出し優先権が与えら
れていると想定してみよう。図１を参照しながらその機
能を説明した、第１のバス１２１と第２のバス１２２の
メモリテーブルが、コプロセッサ２０４によって読み出
すべきデータアイテムが第１のメモリ１１１に存在し、
第２のプロセッサ１０２によって読み出すべきデータア
イテムが第２のメモリ１１２に存在することを示してい
る場合は、第１のバス１２１と第２のバス１２２を経由
してデータを同時に読み出すことができる。第１のバス
１２１と第２のバス１２２のメモリテーブルが、コプロ
セッサ２０４によって読み出すべきデータアイテムが第
２のメモリ１１２に存在し、第２のプロセッサ１０２に
よって読み出すべきデータアイテムが第１のメモリ１１
１に存在することを示している場合は、第１のバス１２
１、第２のバス１２２及び第１のブリッジ１３１を経由
して同時にデータを読み出すことができる。しかしなが
ら、第１のバス１２１と第２のバス１２２のメモリテー
ブルが、コプロセッサ２０４と第２のプロセッサ１０２
によって読み出すべきデータアイテムが同じメモリ１１
１又は１１２に存在することを示している場合は、競合
が発生して、コプロセッサ２０４と第２のプロセッサ１
０２との間の優先的アクセス権の順位を定義する作業が
アービタに任される。なお、図２の説明で紹介されたも
のと同じアービタを用いることが有効だろう。上記のこ
とから、先行技術と比較して競合数が相当減ることが判
明するだろう。さらに、データを裁定的に異なるメモリ
に配置することが可能である。実際、第２のプロセッサ
１０２とコプロセッサ２０６〜２０８にアクセス権がま
ったくないかほとんどないデータは、都合よく第１のメ
モリ１１１に配置され、第１のプロセッサ１０１とコプ
ロセッサ２０１〜２０５にアクセス権がまったくないか
ほとんどないデータは、都合よく第２のメモリ１１２に
配置されるだろう。こうした裁定的なデータ配置は、デ
ータ処理装置によって実行されるべき様々な処理を定義
するプログラムのコンパイル時に実行できる。したがっ
て、競合数はさらに減少する。結果的に、本発明では、
この場合には２つのメモリ１１１と１１２を備える検討
中の構造例において、先行技術と比較して、係数約２で
乗算した通過帯域と、同じく係数約２で除算した反応時
間を得ることが可能になる。
【００１５】図４は、視聴覚データを処理するデコーダ
で本発明を用いる例を示している。そうしたデコーダに
は、これまでの一連の図を参照しながらすでに説明した
エレメントに加えて、制御プロセッサ４０１、グラフィ
ック・コプロセッサ４０２、入力コプロセッサ４０３、
暗号解読コプロセッサ４０４、プロセッサ４０５、復号
コプロセッサ４０６、フォーマット・コプロセッサ４０
７及び、出力コプロセッサ４０８が備えられている。
で本発明を用いる例を示している。そうしたデコーダに
は、これまでの一連の図を参照しながらすでに説明した
エレメントに加えて、制御プロセッサ４０１、グラフィ
ック・コプロセッサ４０２、入力コプロセッサ４０３、
暗号解読コプロセッサ４０４、プロセッサ４０５、復号
コプロセッサ４０６、フォーマット・コプロセッサ４０
７及び、出力コプロセッサ４０８が備えられている。
【００１６】制御プロセッサ４０１は特に、対話式アプ
リケーション、制御機能及び、グラフィック処理操作を
担当する。プロセッサ４０５は特に、視聴覚データの実
時間処理を担当する。プロセッサは、様々なデータ処理
操作を実行したり、そのコプロセッサの１つに特定の処
理を実行するよう要求したりできる。入力コプロセッサ
４０３は、暗号化された視聴覚データのストリームを第
２のメモリシステム３４０に記憶する作業を担当してい
る。暗号解読コプロセッサ４０４は、これらのデータを
解読して解読済みデータを第２のメモリシステム３４０
に配置する作業を担当している。グラフィック・コプロ
セッサ４０２はグラフィックデータを視聴覚データに追
加し、そうした処理操作から生成されたデータは第２の
メモリシステム３４０に記憶される。復号コプロセッサ
４０６は、視聴覚データ、例えば、ＭＰＥＧフォーマッ
トのデータの復号作業を担当している。フォーマット・
コプロセッサ４０７は、データのフォーマットを変換す
る作業を担当している。例えば、高解像度フォーマット
の視聴覚データを標準解像度フォーマットに変換するこ
とができる。出力コプロセッサ４０８は、このように処
理された視聴覚データを、例えば、テレビジョン画面の
ような別の処理装置に送信する作業を担当する。結果的
に、すべてのプロセッサとコプロセッサに、第２のメモ
リシステム３４０に対するアクセス権が必要である。視
聴覚データは、連続する複数のフレームから構成される
ことがある。これは、フィルムを成立させる一連の画像
の場合である。この場合には、処理回路で各画像を連続
的に処理しなければならない。このため、１秒間に２５
フレームを処理しなければならないと想定されるとき
は、いくつものプロセッサとコプロセッサの間で生じる
競合数がそのために増えることが自明となって、視聴覚
データの処理時間も長引く。本発明では、この競合数を
減らすことで、処理時間を短縮できる。こうしたデコー
ダは、セットトップボックスと呼ばれる、テレビジョン
用の受信機デコーダ装置の一部を構成することができ
る。
リケーション、制御機能及び、グラフィック処理操作を
担当する。プロセッサ４０５は特に、視聴覚データの実
時間処理を担当する。プロセッサは、様々なデータ処理
操作を実行したり、そのコプロセッサの１つに特定の処
理を実行するよう要求したりできる。入力コプロセッサ
４０３は、暗号化された視聴覚データのストリームを第
２のメモリシステム３４０に記憶する作業を担当してい
る。暗号解読コプロセッサ４０４は、これらのデータを
解読して解読済みデータを第２のメモリシステム３４０
に配置する作業を担当している。グラフィック・コプロ
セッサ４０２はグラフィックデータを視聴覚データに追
加し、そうした処理操作から生成されたデータは第２の
メモリシステム３４０に記憶される。復号コプロセッサ
４０６は、視聴覚データ、例えば、ＭＰＥＧフォーマッ
トのデータの復号作業を担当している。フォーマット・
コプロセッサ４０７は、データのフォーマットを変換す
る作業を担当している。例えば、高解像度フォーマット
の視聴覚データを標準解像度フォーマットに変換するこ
とができる。出力コプロセッサ４０８は、このように処
理された視聴覚データを、例えば、テレビジョン画面の
ような別の処理装置に送信する作業を担当する。結果的
に、すべてのプロセッサとコプロセッサに、第２のメモ
リシステム３４０に対するアクセス権が必要である。視
聴覚データは、連続する複数のフレームから構成される
ことがある。これは、フィルムを成立させる一連の画像
の場合である。この場合には、処理回路で各画像を連続
的に処理しなければならない。このため、１秒間に２５
フレームを処理しなければならないと想定されるとき
は、いくつものプロセッサとコプロセッサの間で生じる
競合数がそのために増えることが自明となって、視聴覚
データの処理時間も長引く。本発明では、この競合数を
減らすことで、処理時間を短縮できる。こうしたデコー
ダは、セットトップボックスと呼ばれる、テレビジョン
用の受信機デコーダ装置の一部を構成することができ
る。
【００１７】一連の図を参照しながら行ってきた上記の
説明では、本発明に制限を設けずに例証してきた。この
点から、これ以降に若干の所見を述べる。図１、３及び
４は、本発明によるデータ処理装置の構造例を示してい
る。本発明は、本発明の範囲から逸脱しない限りにおい
て異なる方法で実行に移すことが可能である。例えば、
プロセッサ、コプロセッサ、メモリ、ブリッジ、メモリ
テーブルの数については、増減して実行してよい。ま
た、本発明は、多数の電子システムに応用することがで
き、視聴覚データを処理する装置だけに限定されない。
この点で、本発明は、大きな通過帯域と相対的に短い反
応時間を要求される電子システムで有効に用いることが
できる。
説明では、本発明に制限を設けずに例証してきた。この
点から、これ以降に若干の所見を述べる。図１、３及び
４は、本発明によるデータ処理装置の構造例を示してい
る。本発明は、本発明の範囲から逸脱しない限りにおい
て異なる方法で実行に移すことが可能である。例えば、
プロセッサ、コプロセッサ、メモリ、ブリッジ、メモリ
テーブルの数については、増減して実行してよい。ま
た、本発明は、多数の電子システムに応用することがで
き、視聴覚データを処理する装置だけに限定されない。
この点で、本発明は、大きな通過帯域と相対的に短い反
応時間を要求される電子システムで有効に用いることが
できる。
【図１】本発明の特徴的機能を示している略図。
【図２】１つのメモリを備えているデータ処理装置の構
造例を示す図。
造例を示す図。
【図３】本発明に準拠した、２つのプロセッサと複数の
コプロセッサを用いたデータ処理装置の構造例を示す
図。
コプロセッサを用いたデータ処理装置の構造例を示す
図。
【図４】視聴覚データを処理する回路で本発明を利用す
る例を示す図。
る例を示す図。
１０１，１０２，１０３ プロセッサ １１１，１１２ メモリ １２１，１２２，１２３ バス １３１，１３２，１３３ ゲートウェイ １４１ メモリテーブル １５０ メモリシステム ２０１〜２０８ コプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルク、デュラントン フランス国シュレーレスンヌ、リュ、デ、 キャリエール、50、バティマン、イー Ｆターム(参考） 5B045 BB12 DD01 EE03 EE12 JJ27 5B060 KA02 KA06 KA08 MB04
Claims (2)
- 【請求項１】メモリシステムにアクセスすべき複数のプ
ロセッサを備えるデータ処理装置において、 前記メモリシステムは、少なくとも２つのメモリを備
え、 前記データ処理装置は、メモリ毎に１つのバスを備え、 前記バスは、少なくとも１つのブリッジによって相互接
続され、 プロセッサは、バスに接続され、 前記データ処理装置は、プロセッサと前記メモリシステ
ムとのデータアイテムのやり取りを実現するために用い
るメモリを指定する少なくとも１つのメモリテーブルを
備える、ことを特徴とする前記データ処理装置。 - 【請求項２】複数のプロセッサが少なくとも２つのメモ
リのうちの１つに同時にアクセスしたい場合に、前記メ
モリにアクセスする優先順位を定義することを目的とし
たアービタを備えることを特徴とする、請求項１に記載
のデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0105022A FR2823579A1 (fr) | 2001-04-12 | 2001-04-12 | Dispositif de traitement de donnees par plusieurs processeurs |
| FR0105022 | 2001-04-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002351811A true JP2002351811A (ja) | 2002-12-06 |
Family
ID=8862270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002110550A Withdrawn JP2002351811A (ja) | 2001-04-12 | 2002-04-12 | 複数のプロセッサでデータを処理する装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6901487B2 (ja) |
| EP (1) | EP1249760A1 (ja) |
| JP (1) | JP2002351811A (ja) |
| KR (1) | KR20020080261A (ja) |
| CN (1) | CN1220377C (ja) |
| FR (1) | FR2823579A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4625620B2 (ja) * | 2003-10-10 | 2011-02-02 | 株式会社日立製作所 | フェイルセイフ制御装置 |
| JP4624715B2 (ja) * | 2004-05-13 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | システムｌｓｉ |
| US20080172510A1 (en) * | 2007-01-16 | 2008-07-17 | Wei-Jen Chen | Parallel bus architecture and related method for interconnecting sub-systems utilizing a parallel bus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557538A (en) | 1994-05-18 | 1996-09-17 | Zoran Microelectronics Ltd. | MPEG decoder |
| US5878240A (en) * | 1995-05-11 | 1999-03-02 | Lucent Technologies, Inc. | System and method for providing high speed memory access in a multiprocessor, multimemory environment |
| US5682512A (en) * | 1995-06-30 | 1997-10-28 | Intel Corporation | Use of deferred bus access for address translation in a shared memory clustered computer system |
| US6005582A (en) * | 1995-08-04 | 1999-12-21 | Microsoft Corporation | Method and system for texture mapping images with anisotropic filtering |
| US5809538A (en) * | 1996-02-07 | 1998-09-15 | General Instrument Corporation | DRAM arbiter for video decoder |
| US5911149A (en) * | 1996-11-01 | 1999-06-08 | Nec Electronics Inc. | Apparatus and method for implementing a programmable shared memory with dual bus architecture |
| KR19980042023A (ko) * | 1996-11-01 | 1998-08-17 | 윌리엄비.켐플러 | 오디오 영상 시스템용 집적 회로 |
| US6052753A (en) * | 1997-01-21 | 2000-04-18 | Alliedsignal Inc. | Fault tolerant data bus |
| US6026464A (en) * | 1997-06-24 | 2000-02-15 | Cisco Technology, Inc. | Memory control system and method utilizing distributed memory controllers for multibank memory |
| US6157989A (en) * | 1998-06-03 | 2000-12-05 | Motorola, Inc. | Dynamic bus arbitration priority and task switching based on shared memory fullness in a multi-processor system |
-
2001
- 2001-04-12 FR FR0105022A patent/FR2823579A1/fr active Pending
-
2002
- 2002-04-08 EP EP02076396A patent/EP1249760A1/fr not_active Withdrawn
- 2002-04-09 CN CNB021206988A patent/CN1220377C/zh not_active Expired - Fee Related
- 2002-04-11 KR KR1020020019634A patent/KR20020080261A/ko not_active Application Discontinuation
- 2002-04-11 US US10/120,682 patent/US6901487B2/en not_active Expired - Lifetime
- 2002-04-12 JP JP2002110550A patent/JP2002351811A/ja not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| US6901487B2 (en) | 2005-05-31 |
| CN1380793A (zh) | 2002-11-20 |
| EP1249760A1 (fr) | 2002-10-16 |
| US20020166015A1 (en) | 2002-11-07 |
| CN1220377C (zh) | 2005-09-21 |
| FR2823579A1 (fr) | 2002-10-18 |
| KR20020080261A (ko) | 2002-10-23 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050411 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051215 |