KR19980042023A - 오디오 영상 시스템용 집적 회로 - Google Patents

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KR19980042023A
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쵸우벨제라드
벤바싸뜨제라드
락츠코프랭크엘.
치앙와이.폴
왈커카렌엘.
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윌리엄비.켐플러
텍사스인스트루먼츠인코포레이티드
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Abstract

이동 데이터 패킷 스트림을 수신하기 위한 이동 패킷 파싱(parsing) 회로와, 상기 집적 회로를 초기화하고 상기 데이터 패킷 스트림의 부분을 처리하기 위한 CPU 회로와, 데이터를 저장하기 위한 ROM 회로와, 데이터를 저장하기 위한 RAM 회로와, 상기 데이터 패킷 스트림의 오디오 부분을 복호화하기 위한 오디오 복호기 회로와, 상기 데이터 패킷 스트림의 비디오 부분을 복호화하기 위한 비디오 복호기 회로와, 상기 데이터 패킷 스트림의 비디오 부분을 부호화하기 위한 NTSC/PAL 부호화 회로와, 상기 데이터 패킷의 OSD 부분을 처리하기 위한 OSD 공동 처리기 회로와, 상기 집적 회로의 부분 사이에서 상기 데이터 패킷 스트림의 부분을 이동시키는 트래픽 제어기 회로와, 확장 버스 인터페이스 회로와, P1394 인터페이스 회로와, 통신 공동 처리기 회로와, 상기 회로에 접속된 어드레스 버스와, 상기 회로에 접속된 데이터 버스를 포함하는 개선된 오디오 영상 시스템이 제공된다.

Description

오디오 영상 시스템용 집적 회로
본 발명은 전반적으로 오디오-영상 시스템과 이 시스템에 사용된 집적 회로에 관한 것이며 특히, 개선된 오디오-영상 시스템과 이 시스템에 사용된 개선된 집적 회로에 관한 것이다.
전반적으로 그리고 본 발명의 한 유형에서, 이동 데이터 패킷 스트림을 수신하기 위한 이동 패킷 분석 회로, 상기 집적 회로를 초기화하고 상기 데이터 패킷 스트림의 부분을 처리하기 위한 CPU 회로, 데이터를 저장하기 위한 ROM 회로, 데이터를 저장하기 위한 RAM 회로, 상기 데이터 패킷 스트림의 오디오 부분을 복호화하기 위한 오디오 복호기 회로, 상기 데이터 패킷 스트림의 비디오 부분을 부호화하기 위한 NTSC/PAL 부호화 회로, 상기 데이터 패킷의 OSD 부분을 처리하기 위한 OSD 공동 처리기 회로, 상기 집적 회로의 부분 사이에 상기 데이터 패킷 스트림의 부분을 이동시키는 트래픽 제어기 회로, 확장 버스 인터페이스 회로, P1394 인터페이스 회로, 통신 공동 처리기 회로, 상기 회로에 접속된 어드레스 버스, 상기 회로에 접속된 데이터 버스를 포함하는 개선된 오디오-영상 회로가 제공된다.
본 발명은 단일 16 메가 비트 외부 SDRAM을 이용하여 완전한 기능 복호기를 제공한다.
본 발명은 최고 40 메가 비트/초까지의 이동 비트스트림을 받아들이는 복호기를 제공한다.
본 발명은 디스크램블링(descrambling)을 위한 온 칩(on-chip) DES 모듈을 제공한다.
본 발명은 MPEG-1 및 MPEG-2 주 프로파일과 주 레벨 비트스트림을 복호화하는 비디오 복호기를 제공한다.
본 발명은 MPEG-1 층 Ⅰ과 Ⅱ 및 MPEG-2 다중 채널 비트스트림을 복호화하는 오디오 복호기를 제공한다.
본 발명은 PCM 및 SPDIF 포맷 모두에서 오디오 출력을 제공한다.
본 발명은 메모리 블럭 이동을 가속시키는 투명 비트 BLT 하드웨어를 이용하여 OSD와 비디오 데이터의 혼합을 가능하게 하는 OSD 처리기를 제공한다.
본 발명은 셋 탑(set-top) 박스에서 또다른 CPU에 대한 필요성을 없앤 32/16 비트 ARM/섬(Thumb) 처리기를 제공한다.
본 발명은 장치의 작동을 제어하고 하드웨어 자원으로의 응용 액세스를 제공하는 펌웨어(firmware)를 제공한다.
본 발명은 폐쇄 캡션(Closed Caption)과 비디오 종횡비 식별 신호 부호화 및 앤티 테이핑(anti-taping) 보호를 위한 매크로 비젼 로직(Macro Vision logic)을 통합한 온 칩 NTST/PAL 부호기를 제공한다.
본 발명은 9비트 정밀도를 아날로그 Y, C 와 합성 비디오 출력에 제공한다.
본 발명은 내부 또는 외부에서 발생된 동기 신호를 제공한다.
본 발명은 종횡비 ID도 또한 포함하는 디지탈 비디오 성분 출력을 제공한다.
본 발명은 16, 20, 24 또는 36 메가 비트 SDRAM에 대한 온 칩 SDRAM 제어기를 제공한다.
본 발명은 다용도 16 비트 확장 버스를 제공한다.
본 발명은 외부 1394 장치로 접속할 수 있게 하는 1394 인터페이스를 제공한다.
본 발명은 두 2 와이어 UART 데이터 포트를 제공한다.
본 발명은 스마트 카드 인터페이스를 제공한다.
본 발명은 I2C 마스터/슬레이브 인터페이스를 제공한다.
본 발명은 하나의 IR, 하나의 SIRCSI, 그리고 하나의 RF 입력 데이터 포트를 제공한다.
본 발명은 두 다목적 I/O 핀을 제공한다.
본 발명은 JTAG 인터페이스를 제공한다.
본 발명은 5볼트 장치에 인터페이스하기 위하여 3.3볼트 장치에 몇 개의 5볼트 허용 핀을 제공한다.
본 발명의 목적은 단일 16 메가 비트 외부 SDRAM을 이용하여 완전 기능 복호기를 제공하는 것이다.
본 발명의 목적은 40 메가 비트/초까지의 이동 비트스트림을 받아들이는 복호기를 제공하는 것이다.
본 발명의 목적은 디스크램블링을 위한 온 칩 DES 모듈을 제공하는 것이다.
본 발명의 목적은 MPEG-1 및 MPEG-2 주 프로파일(Profile)과 주 레벨 비트스트림을 복호화하는 비디오 복호기를 제공하는 것이다.
본 발명의 목적은 MPEG-1 층 Ⅰ과 Ⅱ 및 MPEG-2 다중 채널 비트스트림을 복호화하는 오디오 복호기를 제공하는 것이다.
본 발명의 목적은 PCM 및 SPDIF 포맷 모두에서 오디오 출력을 제공하는 것이다.
본 발명의 목적은 메모리 블록 이동을 가속시키는 투명 비트 BLT 하드웨어를 이용하여 OSD와 비디오 데이터의 혼합을 가능하게 하는 OSD 처리기를 제공하는 것이다.
본 발명의 목적은 셋 탑(set-top) 박스에서 또다른 CPU에 대한 필요성을 없앤 32/16 비트 ARM/섬(Thumb) 처리기를 제공하는 것이다.
본 발명의 목적은 장치의 작동을 제어하고 하드웨어 자원으로의 응용 액세스를 제공하는 펌웨어를 제공하는 것이다.
본 발명의 목적은 폐쇄 캡션과 비디오 종횡비 식별 신호 부호화 및 앤티 테이핑 보호를 위한 매크로 비젼 로직(logic)을 통합한 온 칩 NTST/PAL 부호기를 제공하는 것이다.
본 발명의 목적은 9비트 정밀도를 아날로그 Y, C 와 합성 비디오 출력에 제공하는 것이다.
본 발명의 목적은 내부 또는 외부에서 발생된 동기 신호를 제공하는 것이다.
본 발명의 목적은 종횡비 ID도 또한 포함하는 디지탈 비디오 성분 출력을 제공하는 것이다.
본 발명의 목적은 16, 20, 24 또는 36 메가 비트 SDRAM에 대한 온 칩 SDRAM 제어기를 제공하는 것이다.
본 발명의 목적은 다용도 16 비트 확장 버스를 제공하는 것이다.
본 발명의 목적은 외부 1394 장치로 접속할 수 있게 하는 1394 인터페이스를 제공하는 것이다.
본 발명의 목적은 두 2 와이어 UART 데이터 포트를 제공하는 것이다.
본 발명의 목적은 스마트 카드 인터페이스를 제공하는 것이다.
본 발명의 목적은 I2C 마스터/슬레이브 인터페이스를 제공하는 것이다.
본 발명의 목적은 하나의 IR, 하나의 SIRCSI, 그리고 하나의 RF 입력 데이터 포트를 제공하는 것이다.
본 발명의 목적은 두 다목적 I/O 핀을 제공하는 것이다.
본 발명의 목적은 JTAG 인터페이스를 제공하는 것이다.
본 발명의 목적은 5볼트 장치에 인터페이스하기 위하여 3.3볼트 장치에 몇 개의 5볼트 허용 핀을 제공하는 것이다.
도 1은 본 발명의 오디오 영상 시스템의 일부분을 형성하는 회로에 대한 하이 레벨 기능 블록 다이어그램을 도시한 것이다.
도 2는 도 1의 일부분과 이들 부분 사이의 데이터 플로우를 도시한 것이다.
도 3은 입력 타이밍을 도시한 것이다.
도 4는 VARIS 출력의 타이밍을 도시한 것이다.
도 5는 4:2:2와 4:4:4 디지탈 비디오 출력의 타이밍을 도시한 것이다.
도 6은 LRCLK로 지정된 두 채널 사이의 PCMOUT 교체(alternates)에 대한 데이터 출력을 도시한 것이다.
도 7은 최대 클록 지터(jitter)가 200ps RMS를 초과하지 않을 회로의 일례를 도시한 것이다.
도 8(판독)과 도 9(기록)는 모두 두 프로그래머블 대기 상태를 갖춘 확장 버스(Extension Bus) 판독 및 기록 타이밍을 도시한 것이다.
도 10은 EXTWAIT 신호 온과 함께 판독의 타이밍 다이어그램을 도시한 것이다.
도 11은 회로, 외부 패키타이저(packetizer), 링크층, 물리적층 장치 사이의 접속을 도시한 것이다.
도 12는 TPP, DES, 1394 인터페이스 사이의 데이터 플로우에 대한 기능 블록 다이어그램.
도 13과 14는 1394 인터페이스에 대한 판독 및 기록 타이밍 관계를 도시한 것이다.
도 15는 ARM 처리기 코어에 대한 데이터 경로를 도시한 것이다.
도 16은 트래픽 제어기에 의해 관리되는 데이터 플로우를 도시한 것이다.
도 17은 외부 VCXO에 대한 회로의 일례를 도시한 것이다.
도 18은 OSD 모듈에 대한 블록 다이어그램을 도시한 것이다.
도 19는 이들 두 출력 채널에 대한 표시 예를 도시한 것이다.
도 20은 하드웨어 인터페이스에 대한 모델을 도시한 것이다.
도면의 주요 부분에 대한 부호의 설명
210 : 이동 패킷 파서 212 : 디스크램블러
214 : 클록 회복 회로 220 : CPU
230 : 데이터 ROM 240 : 데이터 RAM
250 : 오디오/비디오(A/V) 코어 252 : MPEG-2 비디오 복호기
254 : MPEG-2 오디오 복호기 260 : NTSC/PAL 비디오 부호기
270 : 제어기 272 : 비트blt 하드웨어(H/W) 가속기
280 : 통신 공동 처리기(CCP) 2990 : P1394 인터페이스(I/F)
300 : 외부 버스 인터페이스(I/F) 310 : 트래픽 제어기(T/C)
312 : SRAM/ARM 인터페이스(I/F) 314 : DRAM I/F
본 발명은 첨부 도면과 관련하여 알 수 있는 다음의 상세한 설명을 참조하여 이해될 것이다.
다른 도면에서의 대응하는 도면 부호와 기호는 달리 설명되지 않더라도 대응하는 부분을 지칭한다.
도 1을 참조하면, 본 발명의 오디오 영상 시스템의 일부와 오프 칩(off-chip) 장치 및/또는 회로와의 인터페이스를 형성하는 회로(200)에 대한 하이 레벨 기능 블록 다이어그램이 도시된다. 특히, 도 1의 점선 부분으로 표시된 바와 같이 가급적이면 단일 칩 위에 구현되는 것이 바람직한 온 칩(on-chip) 상호 접속부를 포함하는 회로의 전체적 기능 구조가 도시된다.
도 1의 점선의 내부에 표시된 바와 같이, 이 회로는 비트스트림 복호기 또는 디스크램블러(descrambler)(212)와 클록 회복 회로(214)를 포함하는 이동 패킷 파서(transport packet parser)(TPP) 블록(210), ARM CPU 블록(220), 데이터 ROM 블록(230), 데이터 RAM 블록(240), MPEG-2 오디오 복호기(254)와 MPEG-2 비디오 복호기(252)를 포함하는 오디오/비디오(A/V) 코어 블록(250), NTSC/PAL 비디오 부호기 블록(260), 비트blt 하드웨어(H/W) 가속기(272)를 포함하고 그래픽과 비디오를 혼합하기 위한 온 스크린(on screen) 표시기(OSD) 제어기 블록(270), 두 UART 직렬 데이터 인터페이스, 적외선(IR)과 무선 주파수(RF) 입력, SIRCS 입력과 출력, I2C 포트, 스마트 카드(Smart Card) 인터페이스를 포함하는 통신 공동 처리기(CCP) 블록(280), 외부 1394 장치와의 접속을 위한 P1394 인터페이스(I/F) 블록(2990), 추가의 RS232 포트, 표시기와 제어 패널(panels), 외부 ROM, DRAM 또는 EEPROM 메모리, 모뎀과 외부 주변 기기와 같은 주변 기기를 접속하기 위한 외부 버스 인터페이스(I/F) 블록(300), SRAM/ARM 인터페이스(I/F)(312)와 DRAM I/F(314)를 포함하는 트래픽 제어기(T/C) 블록(310)으로 구성된다. 블록을 상호 접속하는 내부 32 비트 어드레스 버스(320)와 블록을 상호 접속하는 내부 32 비트 데이터 버스(330)도 또한 도시된다. 외부 프로그램과 데이터 메모리 확장으로 회로가 오디오/비디오 시스템의 넓은 범위를 지원할 수 있으며 특히, 예를 들면 하위 단부에서 상위 단부까지의 셋 탑 박스(set-top boxes)를 지원할 수 있지만 여기에 한정되지는 않는다.
모든 이러한 기능을 다수의 입출력을 구비하는 단일 칩에 통합함으로써 이러한 기능이 여러 칩 사이에서 분배될 때 제어 및/또는 통신을 위해 필요한 추가의 회로 및/또는 로직을 없앨 수 있고, 단일 칩에 통합한 후 남는 회로를 단순화할 수 있다. 특히, 이와같이 통합한 결과, 모든 이러한 기능을 제어하거나 또는 통합 제어하기 위한 외부 CPU에 대한 필요성을 없앤다. 이 결과, 많은 상이한 칩을 결합하거나/ 많은 상이한 칩을 결합하고 특별한 칩셋(chipsets)을 이용함으로써만이 현재 이용할 수 있는 기능성을 갖춘 더 단순하고 원가 절감된 단일 칩을 구현하게 된다. 그러나 이 회로는 그 기능으로 인하여 다수의 입력과 출력을 필요로 하여, 칩용의 다수의 핀을 수반한다.
또한, 그 JTAG 블록과 상호 접속되는 표준 JTAG 인터페이스를 이용하여 이 회로의 테스팅을 허용하는 JTAG 블록이 도시된다. 본 명세서에서 차후에 완전히 설명되는 바와 같이, 이 회로는 혼합된 전압 시스템에서 이용하기 위해 5v 입력을 허용하기 위해 특정 신호 핀(도시되지 않음)에 대해 외부 풀 업(pull-up) 저항을 필요로 하는 것을 제외하면 완전히 JTAG에 응한다.
또한, 도 1은 상기 회로가 다수의 다른 외부 블록과 상호 접속되는 것은 도시한 것이다. 특히, 도 1은 한 세트의 외부 메모리 블록을 도시한다. 외부 메모리는 명백히 다른 유형의 RAM이 이용될 수도 있다고할 지라도 가급적이면 SDRAM인 것이 좋다. 외부 메모리(300)는 본 명세서에서 차후에 좀더 완전하게 설명된다. 이러한 외부 블록의 일부 또는 전부 및/또는 외부 메모리의 부분들을 칩에 통합하는 것은 본 발명의 범위에 의한 것으로 그리고 본 발명의 범위 내에 있는 것으로 고려된다.
이제 도 2를 참조하면, 회로('AV310)이 40 메가 비트/초 또는 7.5 메가 비트 /초의 최대 처리율을 갖는 순방향 에러 정정(FEC) 장치의 출력으로부터 이동 비트스트림을 받아들이는 방법을 알 수도 있다. 'AV310에서 이동 패킷 파서(TPP)는 각각의 패킷의 헤드를 처리하고 패킷이 ARM CPU에 의해 버려지는가, 더 처리되는가의 여부를 결정하거나 또는 패킷이 단지 관련 데이터를 포함하고 ARM으로부터의 간섭 없이 기억될 필요가 있는가를 결정한다. TTP는 더 처리될 필요가 있거나 또는 관련 데이터를 포함하는 모든 패킷을 트래픽 제어기(TC)를 통하여 내부 RAM에 송신한다. TTP는 또한 개별 패킷의 내용에 근거한 암호 해독 엔진(DES)을 활성화시키거나 또는 불활성화시킨다. 조건부 액세스 키는 RAM에 저장되고 ARM CPU에 의해 작동하는 특정 펌웨어에 의해 관리된다. TPP에서 SRAM으로의 데이터 이동은 트래픽 제어기(TC)에 의해 설치되는 DMA를 통하여 이루어진다.
패킷에 대한 추가의 처리는 패킷 데이터 전송후 TPP로부터의 인터럽트에 의해 활성화되는 ARM 펌웨어에 의해 이루어진다. 두가지 유형의 이동 패킷은 RAM에 저장되고 선입 선출(FIFO)로서 관리된다. 한가지 유형의 이동 패킷은 ARM으로부터의 간섭 없이 SDRAM으로 선로 설정될 순수 데이터에 대한 것이며, 다른 한가지 유형의 이동 패킷은 추가의 처리를 필요로 하는 패킷에 대한 것이다. 인터럽트 서비스 루틴 내에서 ARM은 추가의 처리를 필요로 하는 패킷에 대한 FIFO를 검사하고, 필요한 파싱(parsing)을 실행하며, 헤더 부분을 제거하며, RAM에서 SDRAM으로 페이로드(payload) 데이터를 전송하기 위한 DMA를 수립한다. 트래픽 제어기는 데이터를 다시 패킹하며, 어떠한 헤더의 제거에 의해서도 생성되는 공백을 제거한다.
ARM과 함께, TPP는 또는 외부 VCXO에 의해 시스템 클록 기준(SCR) 회복을 처리한다. TPP는 세스템 클록 정보를 포함할 수도 있는 어떠한 패킷이라도 도달하면 그 내부 시스템 클록을 래치하여 ARM에 전송한다. 패킷에 대해 더 처리하고 시스템 클록을 식별한 후, ARM은 비트스트림으로부터의 시스템 클록과 패킷이 도달할 때의 실제 시스템 클록 사이의 차를 계산한다. 그 다음, ARM은 차를 필터링(filtering)하고 이것을 TPP에서 시그마-델타 DAC를 통하여 전송하여, 외부 전압 제어형 발진기(VCXO)를 제어한다. 작업을 시작하는 동안 인입 SCR이 없을 때 ARM은 VCXO를 그 중심 주파수로 몰아넣을 것이다.
TPP는 이동 스트림으로부터 손실된 패킷을 검출할 것이다. 오디오/비디오 복호기와 DSS 비트스트림으로부터의 여유 헤더에 의한 에러 은폐로, 'AV310은 손실 데이터의 영향을 최소화한다.
정보와 관련된 패킷 헤더와 다른 시스템을 제거한 후, 오디오 및 비디오 데이터는 외부 SDRAM에 저장된다. 비디오와 오디오 복호기는 SDRAM으로부터의 비트스트림을 판독하고 ISO 표준에 따라 이를 처리한다. 칩은 비디오에 대한 메인 레벨(main level)에서 MPEG-1과 MPEG-2과, 오디오에 대한 층 Ⅰ 및 Ⅱ MPEG-1과 MPEG-2를 복호화한다. 비디오와 오디오 복호기는 송신된 표시 시간 스탬프(PTS)를 이용하여 그들의 표시를 동기화한다. 디지탈 위성 시스템(DSS)에서, PTS는 비디오 비트스트림과 오디오용 MPEG-1 시스템 패킷 비트스트림에서 화상 사용자 데이터로서 송신된다. 전용 하드웨어는 이것이 MPEG-1 시스템 패킷에 있을 경우 PTS를 복호화하고 이것을 오디오 복호기에 전송한다. 비디오 복호기는 화상 사용자 데이터로부터 PTS를 복호화한다. 비디오 및 오디오 복호기는 재구성된 데이터의 표시를 동기화하기 위하여 PTS를 국부 시스템 클록에 비교한다. 국부 시스템 클록은 ARM에 의해 동시에 갱신된다. 즉, 선택된 SCID의 시스템 클록 기준이 수신되어 처리될 때마다 ARM은 복호기 시스템 클록을 갱신할 것이다.
비디오 복호기는 1/2 또는 1/4 데시메이션/디멘션(decimation per dimension)을 이용하여 데시메이티드(decimated) 화상을 발생할 수 있으며, 결과적으로 면적을 1/4 또는 1/16으로 감소시킨다. 데시메이티드 화상을 실시간으로 볼 수 있다. 데시메이션은 프레임으로부터의 필드 데이터를 이용하여 달성되며, 라인을 건너뛰고 수직 필터링을 실행하여 데시메이티드 영상을 순조롭게 한다.
디지탈 레코더로부터 화상을 복호화할 때 복호기는 데이터가 여러 내부 조각 대신 전체 화상이어야 한다는 제한으로, 트릭(trick) 모드(I 프레임만 복호화하여 표시함)를 처리할 수 있다. 랜덤 비트는 트릭 모드 화상 사이에서 허용된다. 그러나, 랜덤 비트가 어떤 시작 코드를 에뮬레이트(emulate)할 경우, 이는 예측할 수 없는 복호 및 표시 에러를 야기시킬 것이다.
폐쇄 캡션(CC)과 확장 데이터 서비스(EDS)는 화상 층 사용자 데이터로서 송신된다. 비디오 복호기는 비디오 비트스트림으로부터 CC 및 EDS 정보를 발췌하여, 이것을 NTSC/PAL 복호기 모듈에 송신한다.
비디오 복호기는 또한 비트스트림으로부터 종횡비를 발췌하여, 이것을 비디오 종횡비 식별 신호(VARIS) 표준 EIAJ CPX-1204에 따라 데이터를 준비하는 ARM에 송신한다. ARM은 그 다음 이것을 NTSC/PAL 복호기와 OSD 모듈에 송신한다.
OSD 데이터는 비트스트림에서 사용자 데이터로부터 비롯될 수도 있거나 또는 ARM에서 실행된 응용에 의해 발생될 수도 있다. 소스와 무관하게, OSD 데이터는 SDRAM에 저장될 것이며 ARM에 의해 관리될 것이다. 그러나, OSD 용으로 SDRAM에 단지 제한된 공간만이 있다. 다량의 OSD 데이터를 필요로하는 응용은 그들을 확장 버스에 부착된 외부 메모리에 저장해야 한다. 응용으로부터의 요구에 근거하여, ARM은 OSD 기능을 턴 온할 것이며, OSD가 어떻게 그리고 어디에서 정규 비디오 시퀀스와 혼합되어 표시될 것인가를 명기한다. OSD 데이터는 다음의 유형―비트맵(bitmap), 그래픽 4:4:4 성분, CCIR 601 4:2:2 성분 또는 정확히 배경 색― 중 한 유형으로 표시될 수 있다. 특정의 전용 비트BLT 하드웨어는 상이한 OSD 사이에서 메모리 블록 이동을 촉진시킨다.
조건부 액세스는 제어 워드 패킷(CWP)의 착신에 의해 트리거(trigger)된다. ARM 펌웨어는 CWP가 수신되었음을 인식하고 ARM에 미치는 뉴스 데이터 통신(NDC) 응용인 검증기에 이를 전송한다. 검증기는 CWP를 판독하고 UART I/O 인터페이스를 통하여 외부 스마트 카드와 통신한다. 검증후, 검증기는 8 바이트 키에 대한 포인터를 펌웨어로 넘기고 펌웨어는 DES에 대한 키를 로드(load)하여 다음 패킷을 암호 해독한다. .
40.5MHz에서 작동하는 32비트 ARM 처리기와 그 관련 펌웨어는 모든 하드웨어 모듈의 초기화와 관리, 하드웨어 모듈과 I/O 포트에 의해 발생된 선택된 인터럽트에 대한 서비스, 그들 자신의 응용의 개발을 위한 사용자용 응용 프로그램 인터페이스(API)를 제공한다.
모든 펌웨어는 OSD 그래픽과 몇몇 포괄 실행 시간 지원을 제외하면, 온 칩 12K 바이트 ROM에 저장된다. 4.5K 바이트 온칩 RAM은 'AV310이 어떠한 패킷도 손실함이 없이 이동 비트스트림을 적절히 복호화하는데 필요한 공간을 제공한다. 실행 시간 지원 라이브러리(library)(RTSL)와 모든 사용자 응용 소프트웨어는 'AV310의 외부에 배치된다. 펌웨어와 RTSL에 대한 세부 사항은 보조 소프트웨어 명세서에 제공된다.
메모리와 버퍼 사이의 큰 블록 전송을 용이하게 하기 위하여 트래픽 제어기에 의해 관리되는 두 물리적 DMA 채널이 있다. 즉, 소스와 종착지에 대립이 없는 한 두 동시 DMA 전송을 가질 수 있다. DMA에 대한 상세한 설명은 트래픽 제어기 상의 섹션에 제공된다.
'AV310은 순방향 에러 정정(FEC) 유닛과 같은 정면 단부로부터 DSS 이동 패킷 데이터를 받아들인다. 데이터는 바이트 클록 DCLK를 이용하여 동시에 8비트를 입력한다. PACCLK 하이(high)는 유효 패킷 데이터를 신호로 보낸다. DERROR은 데이터 에러를 갖는 패킷을 나타내는데 이용된다. 도 3에서의 타이밍 다이어그램은 입력 타이밍을 도시한 것이다.
'AV310은 스마트 카드 액세스 제어 시스템과의 인터페이스를 포함한다. 인터페이스는 고속 UART, 뉴스 데이터 통신 명세(문서 # HU-T052, 1994년 11월자 해제 E, 1996년 1월자 해제 F) 지시 프로젝트: 디코더-스마트 카드 인터페이스 요구 사항과 부합하는 로직을 구성된다. 인터페이스를 제어하는 응용 소프트웨어 구동기는 또한 보조 소프트웨어 문서에 포함되며 이 문서에서 볼 수 있다.
'AV310은 3.3V 장치인 반면, 스마트 카드는 5V 인터페이스를 필요로 함을 알아야 한다. 'AV310은 제어 신호를 출력하여 요구된 바에 따라 카드의 VCC와 VPP를 턴 온하고 턴 오프하지만, 외부 스위칭이 필요할 것이다. 외부 레벨 시프터(shifter)는 로직 신호의 일부에서 필요할 수도 있다.
NTSC/PAL 핀은 NTSC 또는 PAL 출력 사이에서 선택한다. NTSC 모드와 PAL 모드 사이의 변경은 장치의 하드웨어 리셋(reset)을 요구한다.
'AV310은 두 분리된 채널―휘도 Y와 색도 C― 상에 아날로그 S 비디오 신호를 발생한다. 'AV310은 또한 아날로그 합성(Comp) 신호도 출력한다. 세 출력 모두는 RS170A 표준에 따른다.
'AV310은 폐쇄 캡션과 확장 데이터 서비스도 또한 지원한다. 아날로그 출력은 21번째 비디오 라인 동안 ASCII 코드로서 CC 데이터를 송신한다. NTSC/PAL 부호기 모듈은 NTSC에 대해 20번째 비디오 라인에 그리고 PAL에 대해 23번째 라인에 VARIS 코드를 삽입한다.
디지탈 출력은 4:4:4 또는 4:2:2 성분 포맷으로 비디오를 그리고 각각의 비디오 프레임의 시작에서 종횡비 VARIS 코드를 제공한다. 비디오 출력 포맷은 사용자에 의해 프로그램 작성 가능하지만 4:2:2에 대해서는 디폴트(default)이다. 비디오의 내용은 순수 비디오이거나 또는 비디오와 OSD의 혼합된 조합일 수 있다.
디지탈 비디오 출력 신호에 대한 핀 양도는 다음과 같다.
YCOUT(8) 8비트 Cb/Y/Cr/Y와 VARIS 멀티플렉스 데이터 출력
YCCLK(1) 27MHz 또는 40.5MHz 클록 출력
YCCTRL(2) Y/Cb/Cr 성분과 VARIS 코드 사이에서 구별하기 위한 2비트 제어 신호
YCCTRL의 해석은 다음의 표에서 정해진다.
디지탈 출력 제어
신호 YCCTRL[1] YCCTRL[0]
성분 Y 0 0
성분 Cb 0 1
성분 Cr 1 0
VARIS 코드 1 1
종횡비 VARIS 코드는 데이터의 14비트와 6비트 CRC를 포함하여, 총 20비트를 만든다. NTSC에서 14비트 데이터는 표 2에 도시된다.
VARIS 코드 명세
비트 번호 내용
워드0 A 1 통신 종횡비: 1=전체 모드(16:9), 0=4:3
2 화상 표시 시스템: 1=레터 박스, 0=정규
3 사용되지 않음
워드0 B 456 동시에 송신된 화상에 관련된 화상 및 다른 신호(사운드(sound) 신호)에 대한 정보를 식별
워드1 4비트 범위 워드0과 관련된 식별 코드
워드2 4비트 범위 워드0 및 다른 정보와 관련된 식별 코드
6비트 CRC는 식 G(X) = X6+ X +1에 근거하여 프리셋 값이 모두 1로 된 상태에서 계산된다.
20비트 코드는 표 X에서 설명된 다음의 포맷에 따라 3바이트로 더 패키지된다.
3바이트 VARIS 코드는 초기화 처리의 일부로서 ARM에 의해 구성된다. ARM은 두 가능한 종횡비에 대응하는 VARIS 코드를 계산한다. 적절한 코드는 비디오 복호기에 의해 발췌된 비트스트림으로부터 종횡비에 근거하여 선택된다. 사용자는 VID_EN을 세트하여, VARIS 코드를 인에이블(1) 또는 디스에이블(0) 시키도록 NTSC/PAL 부호기에 신호를 보낸다. 송신 순서는 제1 바이트가 우선이고 이것은 불활성 비디오 라인 동안 그리고 비디오 데이터의 송신 전에 송신된다.
VARIS 출력의 타이밍은 다음의 도 4에서 도시된다. 4:4:2와 4:4:4 디지탈 비디오 출력의 타이밍은 도 5에 도시된다.
'AV310으로부터의 PCM 오디오 출력은 관련 비트 및 좌측/우측 클록과의 직렬 PCM 데이터 라인이다.
PCM 데이터는 직렬 클록 ASCLK를 이용하여 PXMOUT 상에 직렬로 출력된다. ASCLK SMS 제어 레지스터에서의 PCM 선택 비트에 따라 PCM 클록 PCMCLK에서 얻어진다. PCM 클록은 비트스트림의 샘플링 주파수의 적절한 곱이어야 한다. PCMCLK는 PCM_SRC 핀의 상태에 따라 장치에 입력되거나 또는 내부적으로 18.432MHz 클록에서 얻어진다. PCMOUT의 데이터 출력은 도 6에서 도시된 바와 같이 LRCLK로 지정되었듯이, 두 채널 사이에서 교대한다. 데이터는 최상위 비트를 먼저 출력한다. 18비트 출력의 경우, PCM 워드 사이즈는 24비트이다. 처음 6비트는 0이고 다음 18비트 PCM 값이 뒤따른다.
SPDIF 출력은 디지탈 오디오 데이터의 직렬 송신에 대한 AES3의 서브셋과 합치한다. SPDIF 포맷은 AES3의 최소 구현의 서브셋이다.
PCM_SRC 핀이 로(low) 일 때 'AV310은 입력 비트스트림에 위상 고정된 오디오 데이터용의 필요한 출력 클록을 발생한다. 클록 발생기는 18.432MHz 외부 VCXO를 필요로 하며, 필요한 입력을 발생하기 위하여 외부 루프 필터와 VCXO에 인가될 수 있는 제어 전압을 출력한다. 클록 발생기는 다음의 표에 도시된 바와 같이, 오디오 제어 레지스터 비트 PCMSEL1-0의 내용에 근거하여 정확한 출력 클록을 끌어낸다.
오디오 클록 주파수
PCMSEL1-0 설명 LRCLK(KHz) ASCKL(MHz) PCMCLK(MHz)
011011 16비트 PCM, 오버샘플링 없음16비트 PCM, 256 x 오버샘플링16비트 PCM, 오버샘플링 없음16비트 PCM, 384 x 오버샘플링 48484848 1.53601.53602.3042.304 1.536012.2882.30418.432
최대 클록 지터(jitter)는 200 ps RMS를 초과하지 않을 것이다. 예시적인 회로는 도 7에 도시된다.
PCM_SRC가 하이(high)일 때 'AV310은 정확한 PCM 오버샘플링(oversampling) 클록 주파수가 PCMCLK에서 입력될 것으로 기대한다.
SDRAM은 16비트 폭 SDRAM이어야 한다. 'AV310은 최고 SDRMA까지에 대해 제어 신호를 제공한다. SDRAM이 총계가 최소한 16 메가 비트이라면 4, 8 또는 16 메가 비트 SDRAM의 어떠한 조합도 이용될 수도 있다. SDRAM은 81MHz 클록 주파수에서 작동해야 하며, 16 메가 비트 SDRAM인 TITMS626162와 동일한 타이밍 변수를 갖는다.
확장 버스 인터페이스는 바이트 액세스를 위하여 25비트 어드레스를 갖춘 16비트 양방향 데이터 버스이다. 상기 확장 버스 인터페이스는 또한 3 외부 인터럽트―각각의 인터럽트는 그 자신의 승인 신호와 대기 라인을 구비함―와 하나의 대기 라인을 제공한다. 모든 외부 메모리 또는 I/O 장치는 ARM의 32비트 어드레스 스페이스에 맵(map)된다. EEPROM 메모리, DRAM, 모뎀, 정면 패널, 정면 단부 제어기, 평행 출력 포트, 1394 링크(Link) 장치에 대해 내부적으로 발생된 7 칩 선택(CSx)이 있다. 각각의 CS는 그 자신의 한정된 메모리 스페이스와, 디폴트(default) 값 1을 갖는 프로그래머블 대기 레지스터를 구비한다. 대기 상태의 수는 레지스터의 내용에 의존하며, 최소치는 1 대기 상태이다. EXTWAIT 신호는 또한 더 느린 장치가 그 메모리 스페이스에 있을 경우 액세스 시간을 연장하는데 이용될 수도 있다.
확장 버스는 미리 정해진 칩 선택을 이용하여 7 장치의 접속을 지원한다. 추가의 장치는 어드레스 버스를 외부적으로 복호화함으로써 이용될 수도 있다. 다음의 표은 장치의 명칭, 그 칩 선택, 어드레스 범위, 프로그래머블 대기 상태를 보여주는 것이다. 모든 장치는 칩 선택을 제거한 후 1 클록 사이클 내에서 3 상태(tri-stated) 데이터 출력을 갖도록 요구된다.
확장 버스 칩 선택
칩 선택 바이트 어드레스 범위 대기 상태 장치
CS1 0200 0000_03FF FFFF 1-5 EEPROM(최고 32 메가 바이트까지)
CS2 0400 0000_05FF FFFF N/A DRAM(최고 32 메가 바이트까지)
CS3 0600 0000_07FF FFFF 1-7 모뎀
CS4 0800 0000_09FF FFFF 1-7 정면 패널
CS5 0A00 0000_0BFF FFFF 1-7 정면 단부 장치
CS6 0C00 0000_0DFF FFFF 1-7 1394 링크 장치
CS7 0E00 0000_0FFF FFFF 1-4 평행 데이터 포트
CS1은 ARM 응용 코드용으로 의도된 것이나 기록은 방해되지 않을 것이다.
CS2는 ARM에 의해 판독/기록 액세스할 수 있다. CS2는 또한 TPP와 비트BLT DMA 전송을 위해 TC에 의해 액세스될 수도 있다.
CS7은 ARM에 의해 판독되고 기록된다. CS7은 또한 TPP DMA용으로 TC에 의해 액세스되며, 기록 전용이다. 평행 포트는 1 바이트 폭이며, 최하위 비트를 통하여 액세스된다.
확장 버스는 그 16 비트 데이터와 25 비트 어드레스를 갖춘 외부 EEPROM, SRAM 또는 ROM 메모리와 DRAM에 접속되는 것을 지원한다. 확장 버스는 또한 확장 버스로 그리고 확장 버스로부터 DMA 전송을 지원한다. 확장 버스 내의 DMA 전송은 지원되지 않는다. 그러나 DMA 전송은 SRAM으로의 DMA와 이어서 확장 버스로의 DMA에 의해 달성될 수도 있다. 확장 버스 판독 및 기록 타이밍은 모두 두 프로그래머블 대기 상태로 도 8(판독)과 도 9(기록)에서 도시된다. 대기 상태의 수는 다음의 식에 의해 계산될 수 있다.
대기 상태의 # = 라운드 업[((CS_지연 + 장치_사이클_시간)/24)-1] 예를 들면, 칩 상에서의 CS_지연은 20ns이다. 80ns 판독 타이밍을 갖는 장치는 4 대기 상태를 필요로할 것이다.
'AV310에는 세 인터럽트 라인과 세 인터럽트 승인이 있다. 이러한 인터럽트와 다른 모듈로부터의 인터럽트는 중앙 인터럽트 처리기에 의해 처리된다. 인터럽트 마스크와 우선 순위는 펌웨어에 의해 관리된다. 세 확장 버스는 세 상이한 IRQ에 접속된다. ARM에서의 인터럽트 처리기가 이들 IRQ중 하나를 서비스하기 시작할 때 인터럽트 처리기는 먼저 대응 EXTACK 신호를 발생해야 한다. IRQ의 완료시에, ARM은 EXTACK 신호를 리셋해야 한다.
EXTWAIT 신호는 더 느린 장치와 통신하기 위한 ARM의 대안이다. EXTWAIT 신호는 프로그래머블 대기 상태와 함께 이용될 수 있지만 프로그래머블 대기 사이클이 끝나기 전에 액티브로 되어야 한다. 대기 상태의 전체 양은 표 5에서 허용된 최대치를 초과하지 말아야 한다. 조합된 총 대기 상태가 그 최대치를 초과할 경우, 복호기는 적절히 기능하는 것으로 간주되지 않는다. 장치가 EXTWAIT 신호를 이용할 필요가 있을 때 장치는 프로그래머블 대기 상태를 최소 2로 세트해야 한다. EXTWAIT 신호가 전체 복호 처리를 저지하는 전위를 갖기 때문에 ARM은 그 대기를 490ns로 한도를 정할 것이다. 그 후에 ARM은 EXTWAIT를 발생한 장치가 작동하지 않고 그 때부터 EXTWAIT를 무시할 것으로 간주한다. 단지 소프트웨어 또는 하드웨어 리셋만이 EXTWAIT 신호를 또다시 활성화시킬 수 있다. EXTWAIT 신호가 온인 상태의 판독 타이밍 다이어그램이 도 10에 도시된다.
확장 버스는 2 대기 상태를 갖는 70ns DRAM으로의 액세스를 지원한다. DRAM은 8비트, 9비트 또는 10비트인 열 어드레스를 가져야 한다. DRAM은 8비트 또는 16비트의 데이터 폭을 가져야 한다. 바이트 액세스는 DRAM이 16비트 데이터 폭을 가질 때 조차도 허용된다. 시스템 디폴트 DRAM은 9비트 열 어드레스와 16비트 데이터 폭으로 구성된다. 펌웨어는 시동하는 동안 DRAM의 구성을 검증할 것이다.
'AV310은 마스터(디폴트)나 또는 슬레이브로 작동할 수 있는 집적 회로간(Inter Intergrated Circuit)(I2C) 직렬 버스 인터페이스를 포함한다. 단지 '표준 모드'(100킬로 비트/초) I2C 버스 시스템이 구현되며 '고속 모드'는 지원되지 않는다. 이 인터페이스는 7비트 어드레싱을 이용한다. 슬레이브 모드에 있을 때 'AV310의 어드레스는 API에 의해 프로그램 작성된다.
이 인터페이스에 대한 타이밍은 I2C 버스의 표준 타이밍 정의에 필적한다.
'AV310은 응용 프로그램에 의해 메모리 맵되고 완전해 액세스할 수 있는 두 다목적 2 와이어 UART를 포함한다. UART는 비동기 모드에서만 작동하며 1200, 2400, 4800, 9600, 14400, 19200, 28800kbps의 보드(baud) 속도를 지원한다. UART의 출력은 디지탈이고 RS232 컴플라이언스(compliance)를 위해 외부 레벨 시프터(shifter)를 필요로 한다.
IR, RF, SIRCSI 포트는 거짓 천이이 없는 구형파 입력을 필요로 하며, 따라서 신호는 핀에 인가되기 전에 임계치로 되어야 한다. 인터페이스는 최고 1.3KHz 까지의 주파수로 IR, RF 또는 SIRCSI 데이터 스트림을 받아들일 것이다. 비록 하나 이상이 어떤 주어진 시간에도 액티브일 수 있다 할 지라도 단지 하나의 IR, RF 또는 SIRCSI 입력이 복호화될 것이다. IR, RF, SIRCSI 신호의 복호화는 하드웨어와 소프트웨어의 조합에 의해 이루어질 것이다. 더 이상의 세부 사항에 대해서는 통신 처리기 모듈을 참조하자.
SIRCSO는 SIRCSI 또는 IR 입력이나 또는 응용 발생된 SIRCSO 코드를 출력한다.
'AV310은 1394용 전용 데이터 인터페이스를 제공한다. 구현을 완료하기 위하여, 'AV310은 외부 패키타이저, 링크 층, 물리적 층 장치를 필요로 한다. 도 11은 접속을 도시한 것이다.
패키타이저 또는 링크 층 인터페이스 장치에 대한 제어/명령은 확장 버스를 통하여 송신된다. 1394 데이터는 다음의 14 신호를 구비하는 1394 인터페이스를 통하여 전송된다.
1394 인터페이스 신호
신호명 I/O 설명
PDATA(8) I/O 8비트 데이터
PWRITE(1) O PWRITE가 하이(액티브)일 경우 'AV310은 링크 장치에 기록
PPACEN(1) I/O 패킷의 시작에서 나타나고 패킷 전송 시간 동안 나타난 채로 유지
PREADREQ(1) I 링크 장치가 'AV310에 출력할 준비가 되고 표시된 시간에 도래하면 나타남(액티브 하이)
PREAD(1) O PREAD가 하이(액티브)일 경우 'AV310은 링크 장치로부터 판독
CLK40(1) O 40.5MHz 클록. 대기 상태는 데이터 전송을 늦추는데 이용될 수 있음
PERROR(1) I/O 패킷 에러를 표시함
레코딩 모드에서, 'AV310은 암호화된 패킷이나 또는 크린(clean) 패킷을 1394 인터페이스에 전송한다. 패킷은 이것이 들어올 때 전송된다. 암호 해독된 데이터를 레코딩할 때 TPP는 각각의 바이트를 1394 인터페이스에 직접 전송할 것이며 DES 모듈을 바이패스(bypass)할 것이다. 암호화된 데이터를 레코딩하는 경우, TPP는 패킷 페이로드(payload)를 DES 모듈에 전송할 것이며, 그 다음에 패킷의 블록을 1394 인터페이스에 보낼 것이다. 인터페이스는 패킷의 블록을 한 바이트씩 외부로 보낸다. 레코딩 기간 동안 암호화 비트를 적절한 상태로 세트하는 것을 제외하면 패킷에 대해서는 어떠한 처리도 실행되지 않을 것이다. 특히, TPP는 보조 패킷으로부터 CWP를 제거하지 않을 것이다. 도 12는 TPP, DES, 1394 인터페이스 사이의 데이터 플로우에 대한 기능 블록 다이어그램을 도시한 것이다. TPP로부터 비롯되는 패킷은 트래픽 제어기를 통하여 1394 인터페이스나 또는 RAM으로 가거나 또는 동시에 두 장소 모두에 갈 수 있다. 이는 트랜스폰더로부터의 1에서 모두 32까지의 가능한 서비스를 레코딩하는 동안 'AV310이 한 프로그램을 복호화할 수 있게 한다.
도 13과 14는 1394 인터페이스에서 판독 및 기록 타이밍을 도시한 것이다.
레코딩하는 동안, 정면 단부 인터페이스로부터의 DERROR 신호가 패킷의 중간에서 하이로 될 경우 DERROR 신호는 PERROR 핀으로 전송된다. DERROR이 패킷 사이에서 액티브로 될 경우, PERROR 신호는 다음 패킷의 전송 기간 동안 적어도 하나의 PDATA 사이클 동안 발생될 것이다.
재생 모드 동안, 외부 1394 장치는 PPACEN이 액티브여서 현재의 패킷에서의 에러나 또는 현재의 패킷 전의 누락 패킷의 에러를 나타낼 때 PERROR 신호를 상승시킬 수 있을 뿐이다. PERROR 신호는 적어도 두 PCLK 사이클 동안 하이에서 머물러야 한다. 패킷당 기껏해야 하나의 PERROR 신호가 있어야 한다.
'AV310은 전력을 공급할 때 하드웨어를 리셋할 것을 요구한다. 장치의 리셋은 적어도 100ns동안 클록이 실행되는 동안 RESET 핀을 로(low)로 끌어내림으로써 개시된다. 다음의 작동―모든 포트에서의 입력 데이터가 무시되고, 외부 메모리가 정지되며, 데이터 포인터가 리셋되며, 모든 모듈이 초기화되어 디폴트 상태로 세트되며, TPP 표이 초기화되고, 오디오 복호기가 256 x 오버샘플링을 갖는 16비트 출력에 대해 세트되며, OSD 배경 색이 청색으로 세트되며 비디오가 아날로그와 디지탈 출력 모두에 대해 선택되고, 매크로 비젼이 디스에이블(disable)되며, I2C 포트가 마스터 모드로 세트됨―이 발생할 것이다.
리셋 시퀀스가 종료될 때 장치는 데이터를 받아들이기 시작할 것이다. 리셋 시퀀스의 끝 이전의 모든 데이터 입력은 무시될 것이다.
JTAG 경계 스캔은 'AV310에 포함된다. (테스트 리셋을 포함한) 5 핀은 IEEE 1149.1(JTAG) 명세를 구현하는데 이용된다. 포트는 명령을 선택하는데 이용된 8비트 명령 레지스터를 포함한다. 이 레지스터는 TDI 입력을 통하여 직렬로 로드된다. 4 명령―바이패스, 엑스테스트(Extest), 인테스트(Intest), 샘플―은 지원되고 다른 모든 명령은 무시된다.
이 인터페이스에 대한 타이밍은 IEEE 1149.1 명세에 부합한다.
ARM/CPU 모듈의 특징은 40.5MHz 에서 실행하고, 바이트(8비트), 1/2 워드(16비트), 워드(32비트) 데이터 유형을 지원하며, 온 칩 ROM으로부터나 또는 확장 버스로부터 명령을 판독하며, ARM (32비트) 또는 섬(Thumb)(16비트) 명령 모드 사이에서 스위치할 수 있다는 것과, 32비트 데이터와 32비트 어드레스 라인과, 7 처리 모드와, 두 인터럽트 FIQ와 IRQ이다.
'AV310에서의 CPU는 40.5MHz의 클록 주파수에서 16비트 또는 32비트 포맷으로 명령을 실행할 능력을 갖는 32비트 RISC 처리기 즉, ARM7TDMI/섬이다. 규칙적인 ARM 명령은 정확히 1워드(32비트) 길이이며, 데이터 작동은 워드 양에 대해서 단지 실행된다. 그러나 LOAD와 STORE 명령은 바이트 또는 워드 양을 전송할 수 있다.
섬은 16비트 명령 세트를 갖는 동일한 32비트 구조를 이용한다. 즉, 섬은 32비트 성능을 보유하지만 코드 사이즈를 16비트 명령으로 감소시킨다. 16비트 명령을 이용하여, 섬은 32비트 메모리로부터의 ARM 명령을 실행할 때 ARM의 성능의 70-80%를 부여한다.
ARM은 LOAD와 STORE 구조를 이용하는데 즉, 모든 작동은 레지스터 상에서 이루어진다. ARM은 사용자 모드에서 볼 수 있는 16개의 32비트 레지스터를 이용하여 상이한 6 처리 모드를 갖는다. 섬 상태에서는 사용자 모드에서 이용할 수 있는 단지 8 레지스터만이 있다. 그러나 하이 레지스터는 특정 명령을 통하여 액세스될 수도 있다. 명령 파이프라인(pipeline)은 3 상태 즉, 페치(fetch)→복호화→실행이며, 대부분의 명령은 실행할 한 사이클을 취할 뿐이다. 도 15는 ARM 처리기 코어의 데이터 경로를 도시한 것이다.
ARM CPU는 'AV310에서 모든 하드웨어와 소프트웨어를 관리할 의무가 있다. 전력 공급시, ARM은 외부 메모리의 사이즈를 검증할 것이다. 그에 이어서, ARM은 제어 레지스터, 표, 리셋 데이터 포인터를 설치함으로써 모든 하드웨어 모듈을 초기화할 것이다. 그다음 상기 ARM은 내부 ROM으로부터 디폴트 펌웨어를 실행할 것이다. 실행 시간 라이브러리 루틴의 세트는 사용자 응용 프로그램을 위한 펌웨어와 하드웨어로의 액세스를 제공한다. 응용 프로그램은 확장 버스에 접속된 외부 메모리에 저장된다.
정규 작동 기간 동안, ARM은 프로그래머블 우선 순위에 근거하여 일정하게 응답하여, 확장 버스 상에서 하드웨어 모듈과 장치중 어느것으로부터의 요구도 방해한다. 인터럽트 서비스의 종류는 이동 패킷 파싱(parsing), 프로그램 클록 회복, 트래픽 제어기 및 OSD 서비스 요구, 확장 버스와 통신 처리기로부터의 서비스 또는 데이터 전송 요구, 오디오/비디오 복호기로부터의 서비스 요구를 포함한다.
트래픽 제어기 모듈의 특징은 인터럽트 요구를 관리하고, DMA 전송을 명령 및 관리하며, SDRAM 인터페이스를 제공하며, 확장 버스를 관리하며, 메모리 액세스 보호를 제공하며, 처리기와 메모리 사이의 데이터 플로우―내부 데이터 RAM으로와 내부 데이터 RAM으로부터의 TPP/DES, 확장 버스로와 확장 버스로부터의 데이터 RAM, OSD로의 SDRAM, 데이터 RAM으로와 데이터 RAM으로부터의 OSD, SDRAM으로와 SDRAM으로부터의 오디오/비디오 복호기, 데이터 RAM으로와 데이터 RAM으로부터의 SDRAM―를 관리하는 것이다. 상기 특징은 또한 확장 버스 상에서 모든 내부 모듈과 장치에 대한 칩 선택(CS)을 발생하고, 확장 버스 상에서 장치에 대한 프로그래머블 대기 상태를 발생하며, 3 브레이크포인트(breakpoint) 레지스터와 64개의 32비트 패치 RAM을 제공하는 것이다.
도 16은 트래픽 제어기에 의해 관리되는 데이터 플로우를 도시한 것이다.
SDRAM 인터페이스는 12ns 16비트 데이터 폭 SDRAM을 지원한다. 상기 SDRAM 인터페이스는 두 SDRAM 칩의 최대치와의 접속을 허용하는 두 칩 선택을 구비한다. 복호기에 의해 요구되는 최소 SDRAM 사이즈는 16 메가 비트이다. 다른 지원된 사이즈와 구성은 다음과 같다.
16 메가 비트→하나의 16 메가 비트 SDRAM
20 메가 비트→하나의 16 메가 비트 SDRAM과 하나의 4 메가 비트 SDRAM
24 메가 비트→하나의 16 메가 비트 SDRAM과 하나의 8 메가 비트 SDRAM
32 메가 비트→두 16 메가 비트 SDRAM
SDRAM으로의 액세스는 바이트, 1/2 워드, 단일 워드, 연속 블록, 비디오 라인 블록 또는 2D 매크로블록 단위로 이루어질 수 있다. 인터페이스는 또한 비드BLT 블록 전송을 위해 감소 모드를 지원한다.
두 칩 선택은 다음의 어드레스 범위에 대응한다.
SCS1→0xFE00 0000 - 0xFE1F FFFF
SCS2→0xFE20 0000 - 0xFE3F FFFF
복호화하는 동안 'AV310은 표 7에 따라 NTSC 모드에 대해 16 메가 비트 SDRAM을 할당한다.
16 메가 비트 SDRAM(NTSC)의 메모리 할당
시작 바이트 어드레스 종료 바이트 어드레스 용도
0x000000 0x0003FF 포인터
0x000400 0x000FFF 테이블과 FIFO
0x001000 0x009FFF 비디오 마이크로코드(36,864 바이트)
0x00A000 0x0628FF 비디오 버퍼(2,902,008 비트)*
0x062900 0x0648FF 오디오 버퍼(65,536 비트)
0x064900 0x0E31FF 제1 기준 프레임(518,400 바이트)
0x0E32900 0x161CFF 제2 기준 프레임(518,400 바이트)
0x161D00 0x1C9DFF B 프레임(426,240바이트, 0.82프레임)
0x1C9E00 0x1FFFFF OSD 또는 다른용도(222,210바이트)*
*이들 값은 현재의 DSS 명세에 대한 것이다. 최종 제안된 명세에서, VBV 버퍼 사이즈는 1,835,008 비트로 감소되어, OSD 또는 다른 용도를 위해 355,586 바이트를 부여한다.
그러나, 확장 버스(300) 상에서 선택 메모리에 VBV 버퍼를 배치하여 그에 의해 VBV 버퍼의 양 만큼 SDRAM 메모리를 해방하는 것도 또한 본 발명의 범위 내에 있다. 이것은 SDRAM이 표 7의 방식과 상이한 방식으로 할당되는데 즉, OSD 메모리 사이즈는 확장될 수도 있거나 또는 어떤 다른 블록이 확장될 수도 있다.
인터럽트 요구는 TPP, OSD, A/V 복호기와 통신 처리기, 확장 버스 상의 장치와 같은 다른 모듈로부터 발생된다. 요구중 일부는 내부 RAM으로 데이터 전송을 위한 것인 반면, 다른 요구는 ARM CPU로의 참 인터럽트이다. 트래픽 제어기는 테이터 전송을 처리하며, ARM은 참 인터럽트에 대해 서비스를 제공한다. 인터럽트는 FIQ와 IRQ로 그룹화된다. 시스템 소프트웨어는 FIQ를 이용할 것이며, 반면에 응용 소프트웨어는 IRQ를 이용할 것이다. FIQ와 IRQ에 대한 우선 순위는 펌웨어에 의해 관리된다.
SDRAM은 시스템 레벨 표, 비디오와 오디오 비트스트림, 재구성된 비디오 영상, OSD 데이터, 비디오 복호화 코드, 표, FIFO를 저장하는데 이용된다. 내부 데이터 RAM은 일시적 버퍼, OSD 윈도우 속성, 조건부 액세스를 위한 키, 펌웨어를 위한 다른 표과 버퍼를 저장한다. TC는 두 물리적 DMA 채널을 관리하지만, 그들중 단 하나 즉, 다목적 DMA는 사용자가 볼 수 있다. 사용자는 TPP에 의해 초기화된 DMA, 비디오와 오디오 복호기, OSD 모듈에 대해 알지 못한다. 다목적 DMA는 ARM 발생되고 비트BLT 발생된 DMA를 포함한다. TC는 어떠한 주어진 시간에도 최고 4개까지의 일반적인 DMA를 받아들일 수 있다. 표 8은 허용할 수 있는 다목적 DMA 전송을 설명하는 것이다.
확장 버스 메모리에서 SDRAM으로 그리고 SDRAM으로부터 확장 버스 메모리로 의 직접적인 DMA 전송은 없음을 주목하자. 그러나, 사용자는 이러한 목적의 중간 단계로서 데이터 RAM을 이용하는 비트BLT 하드웨어를 이용할 수 있다. 유일한 제한은 전송되는 블록이 32비트 워드 경계에서 시작해야 하는 것이다.
TPP 모듈의 특징은 이동 비트스트림을 파싱(parse)하고, 정면 단부 장치로부터나 또는 1394 인터페이스로부터 비트스트림을 받아들이며, 시스템 클록 기준(SCR) 회복을 실행하며, 최고 40 메가 비트/초 까지 이동 스트림을 지원하며, 8비트 평행 입력 데이터를 받아들이며, 32SCID의 저장을 지원하며, 손실 패킷 검출과, 암호화 또는 암호 해독된 패킷을 1394 인터페이스에 직접 제공하며, 하드웨어에서 구현된 데이터 암호화 표준(DES)를 갖춘 DSS용 내부 디스크램블러(descrambler)이다.
TPP는 패킷을 한 바이트씩 받아들인다. 각각의 패킷은 유일한 ID인 SCID를 포함하며, TPP는 지정된 ID 번호를 포함하는 패킷을 발췌한다. TPP는 이동 패킷의 헤더를 처리하고 페이로드 또는 보조 패킷을 DES 하드웨어와 트래픽 제어기를 통하여 내부 RAM에 전송한다. ARM에 대해 실행하는 특정 펌웨어는 DES 키 발췌를 처리하고 DES 작동을 활성화시킨다. ARM/CPU는 내부 RAM에 저장된 보조 패킷에 대해 추가의 파싱을 실행한다. ARM과 TPP는 함께 SCR 클록 회복도 실행한다. 도 17은 외부 VCXO용 회로의 일례이다. 'AV310으로부터의 출력은 256레벨을 갖는 디지탈 펄스이다.
조건부 액세스와 DES 블록은 패킷 헤더 파싱 기능의 일부이다. 헤더에서의 CF 비트는 패킷이 크린 상태인가 또는 암호화되었는가의 여부를 나타낸다. 크린 패킷은 내부 RAM에 전송될 수 있는 반면, 암호화된 패킷은 암호 해독을 위해 DES 블록을 통과할 필요가 있다. 인증 및 암호 해독 키 정보는 제어 워드 패킷(CWP)을 통하여 송신된다. 외부 스마트 카드(Smart Card)는 이 정보를 보호하고 작동할 DES에 대해 적절한 키를 제공한다.
1394 인터페이스는 TPP/DES 모듈에 직접 접속된다. 사용자 프로그램의 명령에서, TPP/DES는 크린 패킷이나 또는 암호화된 패킷을 1394 인터페이스에 송신할 수 있다. 사용자는 레코드하기 위한 최고 32 까지의 서비스를 선택할 수 있다. 재질이 암호화될 경우, 사용자는 또한 크린 비디오를 레코드할 것인가 또는 암호화된 비디오를 레코드할 것인가의 여부를 명기할 필요가 있다. 레코딩 모드에서, TPP는 암호 해독된 모드가 선택될 경우 패킷 헤더를 수정할 것이며, 암호화된 모드에서 패킷 헤더는 수정되지 않을 것이다. 재생 모드 동안, 1394 인터페이스는 이것이 TPP로 들어올 때 각각의 바이트를 전송한다. TPP는 정면 단부로부터의 데이터를 해석하는 것과 동일한 방식으로 비트 스트림을 해석한다.
비디오 복호기 모듈의 특성은 MPEG-2 메인 플로파일 메인 레벨과 MPEG-1의 실시간 비디오 부호화, 에러 검출과 은폐, 내부 90KHz/27MHz 시스템 시간 클록, 16 메가 비트/초의 일관된 입력 속도, 완전 트릭 모드 화상으로 트릭 모드를 지원하고, 1/4와 1/16으로 격감된 사이즈 화상을 제공하며, 비트스트림으로부터 폐쇄 캡션과 다른 화상 사용자 데이터를 발췌하며, NTSC 모드에서 3:2 풀다운(pulldown)하며, DSS와 MPEG 구문론에 따라 16:9 소스 재질에 대한 팬 앤드 스캔(Pan-and-scan), 하이 레벨 명령 인터페이스, 표시 시간 스탬프(PTS)를 이용한 동기화를 다위상 수평 리샘플링과 수직 색도 필터링으로 다음 표시 포맷을 지원하는 것이다.
비디오 복호기 모듈은 SDRAM으로부터 비디오 비트스트림을 수신한다. 비디오 복호기 모듈은 또한 그 작업 메모리로서 SDRAM을 이용하여 표, 버퍼, 재구성된 영상을 저장한다. 복호화 처리는 ARM으로부터 하이 레벨 명령을 받아들이는 RISC 엔진에 의해 제어된다. 그러한 형태로, ARM은 외부 호스트(host)로서 작용하여 비디오 복호기 모듈을 초기화하여 제어한다. 출력 비디오는 OSD 데이터와 더 혼합하기 위하여 OSD 모듈에 전송된다.
정규 비트스트림 복호화외에, 비디오 복호기는 또한 화상 층 사용자 데이터로부터 폐쇄된 캡션(CC), 확장 데이터 서비스(EDS), 표시 시간 스탬프(PTS)와 복호 시간 스탬프, 팬 앤드 스캔, 필드 표시 플래그(flag), 무 버스트(no_burst) 플래그를 발췌한다. 이러한 데이터 필드는 DSS에 의해 명기된다. CC와 DSS는 NTSC/PAL 부호기 모듈에 전송되고, PTS는 표시 동기화를 위해 이용된다. 다른 데이터 필드는 정규 MPEG 비트스트림에 대해 DSS 특정 제한을 형성하고, 비트스트림으로부터 얻어진 정보를 갱신하는데 이용된다.
PTS와 SCR(시스템 클록 기준)이 공차 내에 부합하지 않을 때 비디오 복호기는 프레임을 다시 표시하거나 또는 건너뛸 것이다. 그 때, CC/EDS는 다음과 같이―프레임을 다시 표시할 경우 제2 표시는 CC/EDS를 포함하지 않을 것이며, 프레임을 건너뛸 경우 대응하는 CC/EDS도 또한 건너뛰어질 것임―처리될 것이다. 트릭 모드 복호화 기간 동안 비디오 복호기는 다음의 단계―I 화상이 뒤따르는 시퀀스 헤더에 대해 조사하고, 비디오 버퍼 언더플로우 에러를 무시하며, 복호화된 I 프레임을 연속하여 표시함―를 반복한다.
트릭 모드 I 프레임 데이터가 단지 여러 내부 슬라이스 대신 전체 플레임을 포함해야 한다.
비디오 복호기는 표 10에서 상세히 명기된 하이 레벨 명령을 받아들인다.
비디오 복호기 명령
표시 정규 복호화동결 정규 복호화하나, 최종 화상을 계속 표시함정지 복호화 처리를 정지. 표시는 최종 화상으로 계속됨스캔 제1 I 화상에 대해 조사하고, 이것을 복호화하며, 이것을 계속 표시하고, 버퍼를 플러시(flush)함새로운 채널 태널 변경을 위해. 정지 명령은 이 명령을 앞서야 한다.리셋 현재의 명령의 실행을 정지. 비트스트림 버퍼는 플러시되고 비디오 복호기는 내부 리셋을 실행함1/2로 축소 정규 복호화와 1/2x1/2로 축소된 화상(OSD API에 의해 이용 됨)의 표시를 계속함1/4로 축소 정규 복호화와 1/4x1/4로 축소된 화상(OSD API에 의해 이용 됨)의 표시를 계속함
다음의 표은 지원된 종횡비 변환을 도시한 것이다.
팬 스캔 방법은 4:3 장치에 16:9 소스 비디오를 표시할 때 응용된다. 팬 스캔 장소는 소스 비디오가 전체 사이즈 720/704x408을 가질 경우 1, 1/2 또는 1/4로 명기한다. 샘플 사이즈가 전체 사이즈보다 작을 경우 팬 스캔 장소는 단지 정확한 정수 샘플로 명기할 뿐이다. 'AV310으로부터의 디폴트 표시 포맷 출력은 4:3임을 주목하자. 16:9 비디오를 출력하는 것은 단지 영상 사이즈가 720/704x480일 때 이용할 수 있을 뿐이다. 리셋은 4:3 표시 장치와 16:9 표시 장치 사이에서 스위칭할 때에만 요구된다.
1/2와 1/4 데이메이션은 각각의 디멘션에서 4:3 포맷 또는 16:9 포맷으로 여러 사이즈 영상을 위해 지원된다. 다음의 표은 명세를 제공한다.
오디오 복호기 모드의 특징은 MPEG 오디오 층 1과 2를 복호화하고, 1/2 주파수를 제외하면 모든 MPEG-1과 MPEG-1 데이터 속도와 샘플링 주파수를 지원하며, 자동 오디오 동기화를 제공하며, 16 비트 및 18 비트 PCM 데이터를 지원하며, PCM 포맷과 SPDIF 포맷 모두로 출력하며, PCM 클록을 발생하거나 또는 외부 소스를 받아들이며, 동기화 또는 비트 에러를 위하여 에러 은폐(묵음화함으로써)를 제공하며, 프레임대 프레임 상태 정보를 제공하는 것이다.
오디오 모듈은 트래픽 제어기로부터 MPEG 압축된 오디오 데이터를 수신하고, 이를 복호화하며, 오디오 샘플을 PCM 포맷으로 출력한다. ARM PCM은 제어 레지스터를 통하여 오디오 복호기를 초기화하고 제어하며, 복호기의 상태 레지스터로부터 상태 정보를 판독할 수 있다.
오디오 프레임 데이터와 PTS 정보는 패킷 포맷으로 SDRAM에 저장된다. 오디오 모듈은 패킷을 복호화하여 PTS 및 오디오 데이터를 발췌한다.
ARM은 32비트 제어 레지스터를 통하여 오디오 모듈의 작동을 제어할 수 있다. ARM은 오디오 복호기를 리셋하거나 또는 묵음화하고, 출력 정확도 및 오버샘플링 비율을 선택하며, 이중 채널 모드에 대해 출력 포맷을 선택할 수도 있다. ARM은 또한 오디오 모듈로부터 상태 정보를 판독할 수 있을 것이다. 한(32비트) 레지스터는 MPEG 헤더 정보와, 동기, CRC, PCM 상태를 제공한다.
오디오 모듈은 두 레지스터 즉, 판독/기록 제어 레지스터와 판독 전용 상태 레지스터를 구비한다. 레지스터는 아래에 규정된다.
오디오 모듈 레지스터
레지스터 # 장소 설명
0(제어레지스터R/W) 31:6 수신됨(0으로 세트)
5:4 PCM 선택00=16 비트, 오버샘플링이 없음01=16비트, 256x오버샘플링10=18비트, 오버샘플링이 없음11=18비트, 384x오버샘플링
3:2 이중 채널 모드 출력 모드 선택00=좌측에 채널0, 우측에 채널 101=좌측과 우측 모두에 채널 010=좌측과 우측 모두에 채널 111=수신됨
1 묵음화0=정규 작동1=오디오 출력을 묵음화
0 리셋0=정규 작동1=오디오 모듈을 리셋
1(상태레지스터R 전용) 31 스테레오 모드0=다른 모든 것1=이중 모드
30:29 샘플링 주파수00=44.1KHz01=48KHz10=32KHz11=수신됨
28:27 디 엠퍼사이즈 모드00=없음01=50/15 마이크로초10=수신됨11=CCIT J.17
26 동기화 모드0=정규 작동1=동기 회복 모드
25 CRC 에러0=CRC 에러가 없거나 또는 CRC가 비트스트림에서 인에이블됨1=CRC 에러가 발견됨
24 PCM 언더플로우0=정규 작동1=PCM 출력이 언더플로우됨
23:4 MPEG 헤더의 비트 19-0
3:0 오디오 복호기의 버전 번호
OSD 모듈의 특징은 최고 8개까지의 하드웨어 윈도우를 지원하고, 상기 윈도우중 하나는 커서용으로 이용될 수 있으며, 오버랩되지 않은 모든 윈도우는 동시에 표시될 수 있으며, 오버랩된 윈도우는 상단부에 최고 우선 순위 윈도우를 이용하여 방해 되게 표시되며, 프로그래머블 사이즈와 블링킹(blinking) 주파수를 하드웨어 윈도우 기초 직사각형 커서에 제공하며, 청색으로 디폴트하는 프로그래머블 배경 색을 제공하며, 4 윈도우 포맷(데시메이티드(decimated) 비디오, 비트맵, YCrCb 4:4:4 그래픽 성분, YCrCb 4:2:2 CCIR 601 성분에 대한 엠티(empty) 윈도우)을 지원하며, 이동 비디오와 엠티 윈도우와 비트맵, YCrCb 4:4:4 또는 YCrCb 4:2:2의 혼합을 지원하며, 윈도우 모드와 색 모드 혼합을 지원하며, 프로그래머블 256 엔트리 색 표시 표을 제공하며, 프로그래머블 422 또는 444 디지탈 성분 포맷으로 이동 비디오 또는 OSD와의 혼합을 출력하며, 이동 비디오 또는 OSD와의 혼합을 온 칩 NTSC/PAL 부호화기에 제공하고 각각의 하드웨어 윈도우가 다음의 속성―윈도우 부분(스크린 상의 모든 우수 픽셀 수평 위치, 데시메이티드 비디오를 구비한 윈도우가 우수 비디오 라인을부터 시작해야함), 2에서 720까지의 픽셀 폭(우수 값만)과 1 내지 576라인의 윈도우 사이즈, 윈도우 기초 어드레스, 데이터 포맷(비트맵, YCrCb 4:4:4, YCrCb 4:2:2, 엠티), 비트맵 해상동(1, 2, 4, 8비트/픽셀), 비트맵과 YCrCb 4:4:4 윈도우에 대한 전체 또는 1/2 해상도, 비트맵 색 팔레트(palett) 기초 어드레스, 혼합 인에이블 플래그, 4 또는 16 레벨의 혼합, YCrCb 4:4:4와 YCrCb 4:2:2에 대한 투명 인에이블 플래그, 출력 채널 제어―을 갖는 비트BLT 하드웨어에 그래픽 가속 능력을 제공한다.
OSD 모듈은 상이한 OSD 윈도우로부터 OSD 데이터를 관리하고 그들을 비디오와 혼합해야 한다. OSD 모듈은 비디오 복호기로부터 비디오를 받아들이고 SDRAM으로부터 OSD 데이터를 판독하며, 한 세트의 비디오 출력을 온 칩 NTSC/PAL 부호기에 발생하고 다른 세트를 칩을 오프시키는 디지탈 출력에 발생한다. OSD 모듈은 대기 모드로 디폴트하고 여기서 OSD 모듈은 단순히 비디오 복호기로부터 두 출력으로 비디오를 전송한다. ARM CPU에 의해 활성화된 후 윈도우 속성을 따르는 OSD 모듈은 ARM에 의해 설치되고, OSD 데이터를 판독하며, 이를 비디오 출력과 혼합한다. ARM CPU는 OSD 작동을 턴 온하고 턴 오프해야 한다. OSD 모듈에 부착된 비트BLT 하드웨어는 메모리 블록 이동과 그래픽 작동에 대한 가속화를 제공한다. 도 18은 OSD 모듈에 대한 블록 다이어그램을 도시한 것이다. OSD의 여러 기능은 다음의 서브섹션에서 설명된다.
OSD 데이터는 가변 사이즈를 갖는다. 비트맵 모드에서 각각의 픽셀은 1, 2, 4 또는 8비트 폭일 수 있다. 그래픽 YCrCb 4:4:4 도는 CCIR 601 YCrCb 4:2:2 모드에서, 매 성분당 8비트가 소요되며, 성분은 4:4:4 (Cb/Y/Cr/Cb/Y/Cr) 또는 4:2:2 (Cb/Y/Cr/Y) 포맷에 따라 배열된다. RGB 그래픽 데이터가 OSD로서 이용될 필요가 있는 경우, 응용은 이것을 저장하기 전에 소프트 웨어를 Y/Cr/Cb로 변환하는 것을 실행해야 한다. OSD 데이터는 항상 32비트 워드로 패킹되며, 정당화된 채로 유지된다. OSD 윈도우의 상단 좌측 코너에서 시작하여 모든 데이터는 인접 32비트 워드로 패킹될 것이다. 전용 비트BLT 하드웨어는 ARM에 대한 OSD 데이터의 패킹과 언패킹이 개별 픽셀에 액세스할 것을 촉구하며, OSD 모듈은 픽셀 액세스를 제공하는 내부 시프터를 구비한다.
NTSC 모드에서, 이용할 수 있는 SDRAM은 DSS에 대한 현재의 VBV 버퍼 사이즈와 제안된 VBV 버퍼 사이즈와 함께, 사이즈가 표 14에서 리스트 작성된 다음의 OSD 윈도우중 한 윈도우를 저장할 수 있다.
SDRAM OSD 윈도우 사이즈
비트/픽셀 720x480 프레임
현재 제안
24842 0.210.641.292.58 0.341.032.064.12
OSD 윈도우는 그 속성에 의해 규정된다. 윈도우용 OSD 데이터를 SDRAM에 저장하는 것 외에, 응용 프로그램은 윈도우 속성과, 다음의 서브섹션에서 설명되는 바와 같은 OSD 모듈에서 설치된 다른 속성도 갱신할 필요가 있다.
CAM 메모리는 각각의 윈도우의 상단 좌측 및 하단 우측 코너의 X 및 Y 장소를 포함한다. 응용 프로그램은 CAM을 설치하고 선택된 OSD 윈도우를 인에이블시킬 필요가 있다. 각각의 윈도우의 우선 순위는 CAM에서의 그 장소에 의해 결정된다. 즉, 하단 어드레서 윈도우는 항상 더 높은 우선 순위를 갖는다. 윈도우의 우선 순위를 교환하기 위하여 ARM은 CAM 내에서 장소를 교환해야 한다.
OSD 모듈은 윈도우 속성의 국부적 복사를 유지한다. 이들 속성은 OSD 모듈이 OSD 데이터에 대한 어드레스를 계산할 수 있게 하고, 적절한 사이즈의 픽셀을 발췌하며, 혼합 계수를 제어하며, 출력 채널을 선택한다.
비트맵 OSD를 이용하기 전에 응용 프로그램은 256 엔트리 색 조사 표(CLUT)을 초기화해야 한다. CLUT는 주로 비트맵 데이터를 Y/Cr/Cb 성분으로 변환하는데 이용된다. 비트맵 픽셀이 1, 2, 4 또는 8 비트를 갖기 때문에 전체 CLUT는 16개의 분리된 16 엔트리 CLUT와 같은 더 작은 사이즈 표을 세그먼트를 포함하도록 프로그램 작성될 수도 있다.
두 혼합 모드가 있다. 윈도우 모드 혼합은 유형 비트맵, YCrCb 4:4:4, YCrCb 4:2:2의 OSD 윈도우에 적용한다. 혼합은 언제나 OSD 윈도우를 실시간 이동 비디오와 혼합한다. 즉, 데시메이티드 이동 비디오를 포함하는 엠티 윈도우를 제외하면 OSD 윈도우 가운데 혼합이 없다. OSD 윈도우를 오버랩하는 경우, 혼합은 단지 상단부 OSD 윈도우와 비디오 사이에서만 발생한다. 혼합은 윈도우 속성―Blend_En (2비트), 혼합 레벨 (4비트), Trans_En (1비트)―에 의해 제어된다. Blend_En은 표 15에 도시된 바와 같이 혼합을 활성화한다. 윈도우 모드에서, 모든 픽셀은 속성인 혼합 레벨에 의해 규정된 레벨에 근거하여 비디오 데이터와 혼합된다. 색 모드에서, 혼합 레벨은 CLUT에서 제공된다. 즉, 최하위 비트 Cb와 Cr은 4 레벨 혼합을 제공하는 반면, Cb와 Cr로부터의 두 비트는 16레벨 혼합을 제공한다. OSD가 아니라 비디오의 투과 레벨은 Trans_En 비트를 온 한 상태와 OSD 픽셀이 모두 0을 포함하는 상태에서 달성된다.
OSD 혼합 제어
Blend_En 혼합 모드
0 디스에이블 혼합
1 4레벨 색 혼합
10 16레벨 색 혼합
11 윈도우 모드 혼합
직사각형 블링킹(blinking) 커서는 하드웨어 윈도우 0을 이용하여 제공된다. 윈도우 0의 경우, 커서는 항상 다른 OSD 윈도우의 상단부 상에 나타난다. 사용자는 윈도우 속성을 통하여 커서의 사이즈를 명기할 수 있다. 커서, 그 색, 블링킹 주파수의 활성화는 제어 레지스터를 통하여 프로그램 작성할 수 있다. 하드웨어 윈도우 0이 커서로서 지정될 때 단지 7 윈도우가 응용을 위해 이용할 수 있다. 하드웨어 커서가 이용되지 않을 경우, 응용은 규칙적인 하드웨어 윈도우로서 윈도우 0을 이용할 수 있다.
OSD 윈도우가 활성화된 후 그들 각각은 그 윈도우의 위치가 현재 표시될 때 두 출력 채널(아날로그 및 디지탈 비디오 출력)의 내용을 규정하는 속성―Disp_Ch_Cntl[1,0]―을 갖는다. 다음의 표은 출력 채널을 제어하는 방법을 보여준다.
OSD 모듈 출력 채널 제어
Disp_Ch_Cntl[1] Disp_Ch_Cntl[1] 채널 1 디지탈비디오 출력 NTSC/PAL부호기로의 채널 0
0 0 MPEG 비디오 MPEG 비디오
0 1 MPEG 비디오 혼합된 OSD_윈도우
1 0 혼합된 OSD_윈도우 MPEG 비디오
1 1 혼합된 OSD_윈도우 혼합된 OSD_윈도우
이들 두 출력 채널의 예시적 표시는 도 19에 도시된다.
비트BLT 하드웨어는 한 스페이스에서 다른 스페이스로 메모리 블록을 이동시키는 더 빠른 방법을 제공한다. 비트BLT 하드웨어는 소스 장소로부터 데이터를 판독하고, 데이터에 대해 시프트/마스크/합병(merge)/확장 작동을 실행하며, 최종적으로 이것을 데시메이션 장소에 기록한다. 이 하드웨어는 다음의 그래픽 기능―픽셀을 세트/얻기, 수평/수직 라인 그리기, 블록 채우기, 정면 비트BLT, 비트맵/그래픽 비트BLT, 투명도―을 인에이블한다.
비트BLT에 대한 허용할 수 있는 소스와 종착 메모리는 표 17에서 규정된다.
비트BLT에 대한 소스와 종착 메모리
소스 메모리 종착 메모리
SDRAM 확장 버스 메모리
SDRAM 예 예
확장 버스 메모리 예 예
비트BLT에 의해 지원되는 소스와 종착 OSD 윈도우의 유형은 다음 표(1/2 해상도에 대한 HR 표준)에서 주어진다.
허용할 수 있는 비트BLT 윈도우 포맷
소스 OSD 윈도우 종착 OSD 윈도우
YCrCb 4:4:4 YCrCb4:4:4_HR YCrCb4:4:2 비트맵 비트맵_HR
YCrCb 4:4:4 예 예 아니오 아니오 아니오
YCrCb 4:4:4_HR 예 예 아니오 아니오 아니오
YCrCb 4:4:2 아니오 아니오 예 아니오 아니오
비트맵 예 예 아니오 예 예
비트맵_HR 예 예 아니오 예 예
비트맵이 1, 2, 4 또는 8 비트/픽셀의 해상도를 허용하기 때문에 비트BLT는 상이한 해상도의 윈도우 사이에서 교환할 때 MSB 비트를 누락하거나 또는 이것을 0으로 메울 것이다. 1/2 해상도 OSD에 대하여, 수평 픽셀 데시메이션은 우수이어야 한다. YCrCb 4:2:2 데이터의 경우, 그리기 작동은 항상 32 비트 워드 상에서 워드 경계와 정렬하는 두 인접 픽셀이다.
블록 이동 작동에서, 데이터의 블록은 항상 투명하여, 검사 또는 그래픽 오버레이를 허용한다. 소스 데이터의 픽셀은 종착 데이터의 픽셀과 결합될 것이다. 투명도가 턴 온되고 소스 픽셀의 값이 0이 아닐 때 픽셀은 데시메이션으로 기록될 것이다. 픽셀의 값이 0일 때 데시메이션 픽셀은 불변 상태로 유지할 것이다. 투명도는 단지 비트맵에서 비트맵까지 그리고 비트맵에서 YCrCb 4:4:4까지 허용된다.
NTSC/PAL 부호기 모듈의 특징은 NTSC와 PAL B, D, G/H, I 표시 포맷을 지원하고, 9비트 DAC를 갖춘 Y, C, 합성 비디오 성분을 출력하며, RS170A에 부합하며, 매크로비젼 앤티테이핑(MacroVision Anti-taping) 기능을 지원하며, 폐쇄 캡션, 확장된 데이터 서비스, 종횡비 VARIS 복호화를 제공하며, 동기 신호에 선택을 제공하여 외부 동기 신호를 받아들이는 것이다.
이 모듈은 OSD 모듈로부터 OSD 데이터와 혼합될 수도 있는 비디오 데이터를 받아들이고 이것을 Y, C, 합성 아날로그 출력으로 변환한다. 폐쇄 캡션 및 확장된 데이터 서비스는 직렬 인터페이스 라인을 통하여 비디오 복호기에 의해 제공된다. 이러한 데이터는 대응 레지스터에 래치된다. CC 부호기는 비디오 라인 21에서 폐쇄 캡션 데이터를 전송하고 비디오 라인 284에서 확장된 데이터 서비스를 전송한다. ARM은 초기화되고 ARM 인터페이스 블록을 통하여 이 모듈을 제어한다. ARM은 또한 VARIS 코드를 비디오 라인 20으로 부호화되는 지정된 레지스터에 전송한다. ARM은 또한 ARM 인터페이스 블록을 통하여 매크로비젼을 턴 온 시키고 턴 오프 시킨다. 매크로비젼의 디폴트 상태는 오프이다.
통신 처리기 모듈의 특징은 두 프로그래머블 타이머를 제공하고, 3 UART―하나는 스마트 카드용이고 둘은 다용도임―를 제공하며, IR, SIRCSI, RF 신호를 제공하며, SIRCSO 출력을 제공하며, 두 다목적 I/O를 제공하며, I2C와 JTAG 인터페이스를 관리하는 것이다.
이 모듈은 버퍼와, 제어 레지스터와, UART, IR/RF, JTAG와 같은 여러 인터페이스용 제어 로직의 집합을 포함한다. 모든 버퍼와 레지스터는 메모리 맵화되며 ARM CPU에 의해 개별적으로 관리된다. 인터럽트는 이러한 인터페이스 모듈과 ARM CPU 사이에서 통신하는데 이용된다.
'AV310은 사용자가 프로그램 작성할 수 있는 두 다목적 타이머를 갖는다. 두 타이머는 16비트 프리스케일러(pre-scaler)를 갖춘 16비트 카운터을 포함하여, 25ns 내지 106초의 타이밍 간격을 허용한다. 각각의 타이머―타이머 0과 타이머 1―는 제어 및 상태 레지스터의 관련된 세트를 갖는다. 이러한 레지스터는 표 19에서 규정된다.
타이머 제어 및 상태 레지스터
레지스터 명칭 판독/기록 설명
tcrx R/W 타이머 제어 레지스터
31-6 수신됨(0으로 세트)6 엷은 색 마스크0 = 인에이블 인터럽트1 = 마스크 인터럽트4 예약됨(1로 세트)3 예약됨2 소스트-소프트 정지0 = 0에서 카운터를 다시 로드1 1 = 0에서 타이머를 정지tss-타이머 정지0 = 시작0 1 = 정지tss-타이머 다시 로드0 = 다시 로드하지 않음1 = 타이머를 다시 로드(0을 판독함)
tddrx W 타이머를 아래로 구동(15-0). 프리 스케일러(pre-scalar에 대한 값을 제한하여 프리 스케일러 롤오버(rollover) 동안 psc를 프리로드(preload). (주해: 이 레지스터를 판독하는 것은 prld 레지스터를 판독하는 것과 같음)
prdc W 타이머 주기 레지스터(15-0). 시간에 대한 값을 제한하여 시간 롤오버 동안 프리로드함. (주해: 이 레지스터를 판독하는 것은 시간 32 레지스터를 판독하는 것과 같음)
preldx R 프리로드 값
31-16 prd의 값16-0 tddr의 값
tim32x R 실제 시간 값(31-0)
31-16 tim의 값16-0 psc의 값
주해 : x는 타이머 번호 0 또는 1을 나타냄
타이머는 2 카운터―tddr로부터 프리로드되고(pre-loaded) 모든 sys_클록을 카운트 다운하는 타이머 프리스케일러(pre-scaler) psc와 타이머 카운터 tim(prd 로부터 프리로드됨)―로 구성된 카운트 다운 타이머이다. psc = 0일 때, 그 자신을 프리로드하고 tim을 1만큼 감소시킨다. 이것은 다음의 값에 의해 sys_클록을 구동한다.
tddr과 prd가 모두 0이 아닐 경우, (tddr + 1) * (prd + 1) 또는, tddr과 prd가 모두 0일 경우, 2
tim = 0이고 psc = 0일 때 타이머는 대응 엷은 색 마스크가 세트되지 않을 경우 인터럽트를 발생할 것이다. 소프트 = 0일 경우 두 카운터는 모두 프리 로드 된다. 소프트가 1일 경우 타이머는 카운팅을 정지한다.
타이머 제어 레지스터(tcr)는 정규 타이머 작동을 오버라이드할 수 있다. 타이머 재로드(reload) 비트 trb는 두 카운터를 모두 프리 로드되게 하는 반면, 타이머 정지 비트 tss는 카운터를 모두 정지되게 한다.
두 다목적 2 와이어 UART는 비동기 모드, 이중 통신 방식이며, 최고 28.8kbps에서 작동하는 8바이트 FIFO UART에 의해 이중 버퍼된다. 두 다목적 2 와이어 UART는 1 시작 비트, 7 또는 8 데이터 비트, 선택 패리티, 1 또는 2 정지 비트를 송수신한다.
UART는 API에 완전히 액세스할 수 있고 데이터가 수신되거나 또는 송신 버퍼가 엠티일 때 인터럽트를 발생할 수 있다. ARM은 또한 데이터 오버턴(overturn)과 같은 에러와 프레이밍 에러에 대해 플래그를 포함하는 각각의 UART에 대해 상태 레지스터에 대한 액세스를 갖는다.
IR/RF 원격 제어 인터페이스는 사용자 명령을 셋 탑 박스에 송신하는 수단이다. 이 인터페이스는 비트 프레임 기초 통신 프로토콜을 구현하는 주문형 하드웨어 수신기로 구성된다. 단일 비트 프레임은 사용자 명령을 나타낸다.
비트 프레임은 12, 15 또는 20 비트의 세가지 가능한 길이로 규정된다. 프레임에서 비트의 온/오프 값은 두가지 상이한 길이의 펄스 폭으로 표시된다. 1은 1.2ms의 펄스 폭으로 표시되고, 0은 0.6ms 펄스 폭으로 표시된다. 도 20에서의 예는 IR 입력 비트스트림을 도시한 것이다. 비트스트림은 어떤 캐리어(전형적으로 36-48KHz)로부터도 자유로운 것으로 간주되며 순수 디지탈 비트스트림을 턴 투 지로(turn-to-zero) 포맷으로 나타낸다. 이 인터페이스의 하드웨어 부분은 비트 스트림을 컴퓨터 기계어로 변환시키고 변환된 값을 소프트웨어 인터페이스용 판독 레지스터에 배치하여 액세스시키면서, 비트 값을 결정해야 한다. 판독 레지스터에 배치된 각각의 값은 인터럽트 요구를 발생할 것이다.
각각의 사용자 명령은 단일 비트 프레임으로서 송신되며 각각의 프레임은 최소 3회 송신된다. 하드웨어 인터페이스는 프레임을 인식하고 원하지 않는 프레임을 여과해 내야 한다. 하드웨어 인터페이스에 의해 인식될 프레임의 경우, 다음의 단계―먼저, 예상된 프레임 사이즈 12, 15 또는 20 비트와 부합해야 하고, 그 다음 수신된 최소 3 프레임중 2 프레임이 값에 있어서 부합해야 함―를 통과해야 한다. 프레임은 하드웨어 인터페이스에 의해 검출될 때 단지 하나의 인터럽트 요구를 발생할 것이다.
IR/RF 프로토콜은 하나의 수신 프로토콜을 갖지만, 두 상이한 조건을 나타내도록 발생된다. 두 상이한 조건은 사용자 명령의 시작과 완료이다. 제1 유형의 수신 인터럽트(시작)는 하드웨어 인터페이스가 새로운 프레임을 검출할 때 발생된다(3 프레임중 2 프레임이 부합해야함을 기억하자). 제2 유형의 인터럽트는 하드웨어 시간 종료 주기(사용자 명령 시간 종료)의 길이 동안 신호가 검출되지 않을 때 발생된다. 각각의 프레임은 송신될 때 연속이거나 또는 반복되는 것으로 간주된다. 따라서 비록 사용자 명령에 대해 3 프레임 최소치가 있다고 할 지라도, 프로토콜은 시작 인터럽트가 수신될 때 인터페이스는 완료(시간 종료) 인터럽트가 발생될 때까지 동일 프레임이 수신되는 것으로 추정하는 것이다.
수신 시퀀스의 전형적인 예는 인터페이스가 휴지 상태에 있었고 하드웨어 인터페이스가 프레임으로 인식된 신호를 검출하는 것으로 간주하는 것이다. 이것은 사용자 명령의 시작으로 간주되며, 시작 인터럽트는 하드웨어 인터페이스에 의해 발생된다. 사용자 명령의 완료는 약 100ms의 시간 종료 주기 동안 하드웨어 인터페이스에 의해 검출된 신호가 없는 것으로 간주된다. 이 완료는 하드웨어 인터페이스로부터의 인터럽트에 의해 표시될 것이다.
수신 시퀀스 동안, 완료 인터럽트를 수신하기 전에 여러 시작 인터럽트를 수신할 수 있다. 여러 시작 인터럽트는 아마도 시간 종료 주기가 끝나기 전에 사용자가 입력하는 여러 명령에 의한 것이다. 사용자에 의해 입력된 이들 명령 각각은 상이한 명령일 것이다. 새로운 사용자 명령은 여러 명령이 종료되기 전에 받아들여질 수 있다.
IR, SIRCSI, RF 입력은 공통 복호화 로직을 공유한다. 도 21은 하드웨어 인터페이스의 이론적 모델을 도시한 것이다. 세 가능한 입력 SERCSE, IR, RF와 하나의 출력 SIRCSO이 있다. IR 수신기는 원격 제어 송신기로부터 그 입력을 수신하는 반면, SIRCSI는 다른 장치의 SIRCSO로부터 그 입력을 수신한다. 또다시, 도 21은 정규 작동이 SIRCSO와 복호기에 접속된 IR을 가질 것임을 도시한다. SIRCSI 신호는 IR에 우선하는 우선 순위를 가지며, 진행신에 어떠한 IR 신호도 오버라이드할 것이다. SIRCSI 신호가 검출될 경우, 하드웨어 인터페이스는 IR에서 SIRCSI로 입력 스트림을 스위치할 것이며, SIRCSI는 복호기와 SIRCSO로 경로 지정될 것이다.
IF 프레임 유형에 대한 두 가능한 입력과 RF 프레임 유형에 대한 하나의 입력이 있다. 선택은 수신된 프레임 유형이 IR 또는 RF로 될 경우 사용자에 의해 이루어져야 한다. IR/RF 인터페이스는 두 32비트 데이터 레지스터를 포함하는데, 한 레지스터는 수신된 데이터용이며(IRRF 데이터 복호화 레지스터), 다른 레지스터는 기록될 데이터용이다(IRRF 부호화 데이터 레지스터). 두 레지스터에서, 비트 31-20은 이용되지 않으며 0으로 세트된다.
'AV310은 사용자가 구성할 수 있는 두 다목적 I/O 핀(IO1과 IO2)을 갖는다. 각각의 I/O 포트는 그 자신의 32비트 제어/상태 레지스터 iocsr1 또는 iocsr2를 갖는다.
I/O가 입력으로 구성되고 델타 인터럽트 마스크가 클리어될 경우 ARM 인터럽트는 입력이 상태를 변경할 때마다 발생된다. 델타 인터럽트 마스크가 세트될 경우, ARM에 대한 인터럽트는 디스에이블된다. I/O가 입력으로 구성되는 동안 어떤 다른 장치도 I/O 핀을 구동하지 않을 경우 이는 내부 풀 업 레지스터에 의해 하이로 보유될 것이다.
I/O가 출력으로 구성될 경우(대응 제어/상태 레지스터에서 cio 비트를 세팅함으로써), 제어/상태 레지스터의 io_out 비트에 포함된 값이 출력된다. 인터럽트 발생은 I/O가 출력으로 구성될 때 디스에이블된다.
제어/상태 레지스터의 정의는 표 20에서 주어진다.
I/O 제어/상태 레지스터
비트 번호 명칭 설명
31-43210 수신됨io_indimcioio_out 0으로 세트(판독 전용)입력 샘플 값(판독 전용)델타 인터럽트 마스크0 = 인터럽트 발생1 = 인터럽트를 마스크구성 i/o0 = 입력1 = 출력cio가 1일 경우 출력값
'AV310은 마스터 또는 슬레이브로 작동할 수 있는 I2C 직렬 버스 인터페이스를 포함한다. (마스터 모드는 디폴트이다). 마스터 모드에서, 'AV310은 전송을 개시하고 종료하며, 클록 신호를 발생한다.
장치를 슬레이브 모드로 하면, ARM은 블록으로 제어 레지스터에 기록해야 한다. API는 'AV310에 대해 슬레이브 모드 선택과 7 비트 어드레스를 세트해야 한다. API는 또한 소프트웨어 리셋을 I2C로 전송하여 슬레이브 모드로의 천이를 완료해햐 한다.
슬레이브 모드에서, 프로그래머블 어드레스 비트가 적용된 어드레스에 부합할 때 'AV310은 따라서 응답할 것이다. 'AV310은 또한 스레이브 어드레스의 프로그래머블 부분을 변경하는 어드레스 0(다목적 호출 어드레스)으로 발생된 일반적인 호출 명령에 응답할 것이다. 이들 명령은 0x04와 0x06이다. 다른 일반적인 호출 명령은 승인되지 않을 것이며, 어떠한 작동도 취하지 않을 것이다.
회로는 현재 되도록 240 핀 PQFP에 패키지되는 것이 좋다. 표 21a에서 21d는 핀 신호 명칭과 그 설명에 대한 리스트이다. 다른 핀 아웃(outs)은 에뮬레이션, 시뮬레이션 및/또는 이 회로를 이용하는 소스트웨어 디버깅 플랫폼(debugging platforms)의 디자인을 단순화하도록 이용될 수 있다.
신호명 # I/O 설명
이동 파서DATAIN[7:0]*DCLK*PACCLK*BYTE_STRT*DERROR* 81111 IIIII 데이터 입력. 비트 7은 이동 스트림에서의 제1 비트임데이터 클록. 최대 주파수는 7.5MHz임패킷 클록. DATAIN에 유효 패킷 데이터를 표시바이트 시작. DVB에 대한 이동 패킷의 제1 바이트를 표시데이터 에러, 하이를 활성화. 입력 데이터에서 에러를 표시함. 만약 사용되지 않을 경우 로 상태로 둠
CLK27*VCXO_CTRL*CLK_SEL 111 IOI 외부 VCXO로부터의 27MHz 클록 입력VCXO 제어. 외부 VCXO에 대한 디지탈 펄스 출력클록 선택. CLK_SEL 로는 27MHz 입력을 선택함하이일 때 81MHz 입력 클록을 선택함
통신 처리기IR*RF*SIRCSI*SIRCSO*UARTDI1*UARTDO1*UARTDI2*UARTDO2*PDATAPWRITEPREADPPACENPREADREQPERRORIIC_SDA*IIC_SCL*IO1*IO2* 111111118111111111 IIIOIOIOI/OOOI/OII/OI/OI/OI/OI/O 적외선 센서 입력RF 센서 입력SIRCS 제어 입력SIRCS 제어 출력UART 데이터 입력 포트 1UART 데이터 출력 포트 1UART 데이터 입력 포트 2UART 데이터 출력 포트 21394 인터페이스 데이터 버스1394 인터페이스 기록 신호1394 인터페이스 판독 신호1394 인터페이스 패킷 데이터 인에이블1394 인터페이스 판독 데이터 요구1394 인터페이스 에러 플래그I2C 인터페이스 직렬 데이터I2C 인터페이스 직렬 클록다목적 I/O다목적 I/O
확장 버스EXTR/WEXTWAITEXTADDR[24:0]EXTDATA[15:0]EXTINT[2:0] 1125163 OIOI/OI 확장 버스 판독/기록. 하이일 때 판독을 로일 때 기록을 선택확장 버스 대기 요구, 액티브 로, 개방 드레인확장 어드레스 버스: 바이트 어드레스확장 데이터 버스외부 인터럽트 요구(3)
신호명ESTACK[2:0]CLK40CS1CS2CS3CS4CS5CS6CS7RASUCASLCASSMIOSMCLKSMCLK2SMDETECTSMRSTSMVPPENSMVCCDETECT*SMVCCEN #31111111111111111111 I/OOOOOOOOOOOOOI/OOIIOOIO 설명외부 인터럽트 승인(3)확장버스와 1394인터페이스에대한 40.5MHz 클록 입력칩 선택 1. EEPROM, 32M 바이트 최대 사이즈 선택칩 선택 2. 외부 DRAM 선택칩 선택 3. 모뎀 선택칩 선택 4. 정면 패널 선택칩 선택 5. 정면 단부 제어 선택칩 선택 6. 1395 인터페이스 선택칩 선택 7. 평행 데이터 포트 선택DRAM 행 어드레스 스트로브상위 바이트에 대한 DRAM 열 어드레스 스트로브하위 바이트에 대한 DRAM 열 어드레스 스트로브스마트 카드 입력/출력스마트 카드 출력 클록스마트 카드 입력 클록 36.8MHz스마트 카드 검출, 액티브 로스마트 카드 리셋스마트 카드 Vpp 인에이블스마트 카드 Vcc 검출. 스마트 카드 Vcc가 온인가의 여부를 신호스마트 카드 Vcc 인에이블
오디오인터페이스AUD_PLLI*AUD_PLLOPCM_SRCPCMDATA*LRCLK*PCMCLK*ASCLK*SPDIF* 11111111 IOIOOI또는OOO 오디오 PLL에 대한 입력 클록오디오 PLL의 외부 필터에 대한 제어 전압PCM 클록 소스 선택. PCM 클록이 'AV310에 입력 되는가 또는 'AV310에 의해 발생되는가의 여부 표시PCM 데이터 오디오 출력출력 PCM 오디오 데이터에 대한 좌측/우측 클록PCM 클록오디오 직렬 데이터 클록SPDIF 오디오 출력
디지탈 비디오 인터페이스YCOUT[7:0]YCCLKYCCTRL[1:0] 812 OOO 4:2:2 또는 4:4;4 디지탈 비디오 출력27 또는 40.5 MHz 디지탈 비디오 출력 클록디지탈 비디오 출력 제어 신호
NTSC/PAL 부호기 인터페이스NTSC/PALSYNCSELVSYNC 111 III또는O NTST/PAL 선택. 하이일때 NTSC 로일때 PAL선택동기 신호 선택. 로일 때 내부 동기 발생. 하이일 때 VSYNC와 HSYNC가 입력됨수직 동기화 신호
신호명HSYNCYOUTBIASYCOUTBAIASCCOMPOUTBIASCOMPIREFCOMPVREF #1111111111 I/OI또는OOIOIOIIII 설명수평 동기화 신호Y 신호 출력Y D/A 바이어스 커패시터 터미널C 신호 출력C D/A 바이어스 커패시터 터미널합성 신호 출력합성 바이어스 커패시터 터미널기준 전류 입력보상 커패시터 터미널전압 기준
SDRAM 인터페이스SDATA[15:0]SADDR[11:0]SRASSCASSDOMUSDOMLSCLKSCKESCS1SCS2 1612111111111 I/OOOOOOOOOOO SDRAM 데이터 버스SDRAM 어드레스 버스SDRAM 행 어드레스 스트로브SDRAM 열 어드레스 스트로브SDRAM 기록 인에이블SDRAM 데이터 마스크 인에이블, 상위 바이트SDRAM 데이터 마스크 인에이블, 하위 바이트SDRAM 클록SDRAM 클록 인에이블SDRAM 칩 선택 1SDRAM 칩 선택 2
장치 제어RESET*TDI*TCK*TMSTRST*TDO*예약됨VDD/GNDVCC/GND 11111131044 IIIIIO 리셋, 액티브 로JTAG 데이터 입력. 하이로 묶거나 플로우팅 상태로 남아 있을 수 있음JTAG 테스트 모드 선택. 하이로 묶이거나 플로우팅 상태로 남아 있을 수 있음JTAG 클록. 정규 작동에 대해 로로 묶여야 함JTAG 테스트 리셋, 액티브 로. 정규 작동에 대해 로로 묶여야 하거나 또는 RESET에 접속됨JTAG 데이터 출력테스트를 위해 예약됨아날로그 공급디지탈 공급
* 5볼트 공차 핀을 표시함
본 발명은 그 장점이 상세히 설명되었지만 여러 변경, 대체, 수정이 첨부된 청구 범위에 의해 규정된 바와 같이 본 발명의 정신과 범위에서 벗어남이 없이 본 명세서에서 이루어질 수 있음을 이해해야 한다.

Claims (1)

  1. 집적 회로에 있어서,
    이동 데이터 패킷 스트림을 수신하기 위한 이동 패킷 파싱(parsing) 회로와,
    상기 집적 회로를 초기화하고 상기 데이터 패킷 스트림의 부분을 처리하기 위한 CPU 회로와,
    데이터를 저장하기 위한 ROM 회로와,
    데이터를 저장하기 위한 RAM 회로와,
    상기 데이터 패킷 스트림의 오디오 부분을 복호화하기 위한 오디오 복호기 회로와,
    상기 데이터 패킷 스트림의 비디오 부분을 복호화하기 위한 비디오 복호기 회로와,
    상기 데이터 패킷 스트림의 비디오 부분을 부호화하기 위한 NTSC/PAL 부호화 회로와,
    상기 데이터 패킷의 OSD 부분을 처리하기 위한 OSD 공동 처리기 회로와,
    상기 집적 회로의 부분들 사이에서 상기 데이터 패킷 스트림의 부분을 이동시키는 트래픽 제어기 회로와,
    확장 버스 인터페이스 회로와,
    P1394 인터페이스 회로와,
    통신 공동 처리기 회로와,
    상기 회로들에 접속된 어드레스 버스와,
    상기 회로들에 접속된 데이터 버스
    를 포함하는 집적 회로.
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