JP2002132573A - データ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 クロック同期型メモリをアクセス制御するに
最適なデータプロセッサを提供する。 【構成】 クロック信号ＣＬＫに同期してアクセス可能
なシンクロナスＤＲＡＭ２２にインタフェースされるバ
ス制御手段１４、上記バス制御手段に結合され上記メモ
リをアクセスするためのデータ及びアドレスを生成する
複数個のデータ処理モジュール１２，１３、及びデータ
処理モジュールに夫々固有の動作クロック信号を供給す
ると共にそれによって動作されるデータ処理モジュール
の動作に同期して上記メモリをアクセスするためのクロ
ック信号を外部に供給するためのクロックドライバ１６
とを備えてデータプロセッサを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやワークステーションなどの情報端末機器分野におけ
る、メモリ上に割り付けられた画像データなどを加工す
るデータ処理システム、更には画像処理システムに係
り、特にクロックに同期して高速にメモリをアクセスす
る高速画像処理システムに適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】画像処理システムにおいて、描画表示処
理プロセッサは、ＣＰＵから転送される描画コマンドや
パラメータに従いフレームバッファに描画処理を実行す
る。この描画表示処理プロセッサは、フレームバッファ
あるいは専用のローカルメモリに予じめ配置された描画
コマンド及びパラメータに従い描画処理を実行する場合
もある。描画表示処理プロセッサはまた、モニタの水
平、垂直同期タイミングならびにドットレートに合わ
せ、必要な表示データをフレームバッファから読出し、
ドットシフタを介してモニタに表示する。クロック発生
部は水晶発振子の基準周波数を基に基本クロック、ドッ
トクロックを作成し、描画表示処理プロセッサ及びドッ
トシフタに供給する。このような画像処理システムのフ
レームバッファとしては、表示データをビットマップ配
置したりする必要性から記憶容量の大きなＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ)やマルチポ
ートＤＲＡＭを採用することができる。

【０００３】また、従来ファクシミリやプリンタ，グラ
フィックス装置で用いられている画像処理システムは、
特開昭６１−２６１９６９号で記載されているように周
辺画素を参照する局所的な処理用として高速のＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）、符号
データやフォントデータ格納用の大容量メモリとしてＤ
ＲＡＭを使用している。

【０００４】

【発明が解決しようとする課題】近年のビジネス用パー
ソナルコンピュータやワークステーションなどの情報端
末機器分野の画像処理システムの動向としては、高画質
化、高速処理、大容量化が進み、フレームバッファとし
て標準的なＤＲＡＭで構成する場合データバス幅を大き
くした構成が多くなっており、またマルチポートＤＲＡ
Ｍで構成することにより描画処理効率を向上させた構成
も採用されている。これに伴い、装置コストが上昇する
という問題点があった。

【０００５】一方、高速で、大容量のメモリとしてシン
クロナスＤＲＡＭが注目され始めている。このシンクロ
ナスＤＲＡＭは、従来のＤＲＡＭに比べ、クロックに同
期してデータ、アドレス、及び制御信号を入出力できる
ため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）に匹敵する高
速動作が可能に実現でき、従来のＤＲＡＭ以上の高速ア
クセスと大容量を低価格で実現可能となるメモリであ
る。このシンクロナスＤＲＡＭは、選択された１本のワ
ード線に対して幾つのデータをアクセスするかを例えば
バーストレングスによって指定できるようになってお
り、バーストレングスがＮである場合には内蔵カラムア
ドレスカウンタによってカラム系の選択状態を順次切換
えていってＮ個のデータを連続的にリード又はライトで
きるようになっている。尚、シンクロナスＤＲＡＭをメ
インメモリやグラフィックスに応用することについて記
載された文献の例としては電子技術（１９９３−１０）
の第２４頁〜２８頁に記載の「高速ＤＲＡＭのメインメ
モリ、グラフィックスなどへの応用」がある。

【０００６】本発明者は、高速処理用メモリと大容量メ
モリを統合し、低コストに大容量、且つ高速のメモリの
アクセスを実現する画像処理システムを提供することに
ついて検討した。具体的にはクロックに同期してアドレ
ス、データおよび制御信号をラッチする機能を有するメ
モリとしてシンクロナスＤＲＡＭを用いてシステムを構
成する場合について検討し、代表的に以下の点が明らか
にされた。

【０００７】第１に、クロックに同期してデータ、アド
レス、制御信号を入出力するシンクロナスＤＲＡＭの性
質上、アクセス動作の信頼性を保ち且つ高速アクセスを
実現するには、回路モジュールが出力するデータ、アド
レス、制御信号とクロック信号とのスキューを小さくし
なければならない。

【０００８】第２に、任意方向への直線描画ではメモリ
アドレスが同じロウアドレス内で連続しない描画処理に
なり、バーストレングスは１が望ましく、それに対しメ
モリクリヤなどの矩形の塗りつぶし描画ではメモリアド
レスが同じロウアドレス内で連続する描画処理になるた
め、バーストレングスはＮ（Ｎ＞１）が望ましく、描画
処理内容に応じてバーストレングスを変更する処理を表
示制御システム側で行うことが望ましい。

【０００９】第３に、シンクロナスＤＲＡＭ（シンクロ
ナスＤＲＡＭ）を用いてシステムを構成した場合を検討
している。シンクロナスＤＲＡＭを利用することで、ア
クセスしたいアドレスを発行してから、例えばリードデ
ータが出力されるクロックタイミングを指定できるた
め、リード処理を完結する前に、次のアドレスを発行す
ることが可能になるが、続けてアドレスを発行する場合
は同じロウアドレス内に限られており、同じバンクで異
なるロウアドレスにアクセスするためには、プリチャー
ジ処理などのミスヒット処理が必要となる。

【００１０】本発明の目的は、シンクロナスＤＲＡＭの
ような高速動作と大容量を兼ね備えたクロック同期型の
メモリを画像処理システムなどに適用する際に発生する
上記諸問題を解決し、低価格で高性能な画像処理システ
ムさらにはデータ処理システムならびにそのためのデー
タプロセッサを実現するための技術を提供することにあ
る。

【００１１】さらに詳しくは、本発明はシンクロナスＤ
ＲＡＭを用いてメモリを統合したシステムを構成する上
で課題となる、処理内容に応じてバーストレングスを変
更する処理を実現することを目的とする。また、バース
トレングスに合わせてメモリのバススループットを低コ
ストに向上させることを目的とする。さらに、ミスヒッ
ト処理を低コストに且つ高速に実現することを目的とす
る。そして、シンクロナスＤＲＡＭのような高速動作と
大容量を兼ね備えたクロック同期型のメモリをアクセス
制御するに最適なデータプロセッサを提供することを目
的とする。

【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。すなわち、本願発明は、シンクロナスＤ
ＲＡＭのようなメモリに対するクロック信号の供給、そ
の動作モードが指定されるためのモードレジスタの設
定、及びミスヒットに関する処理に大別される。

【００１４】《クロックの供給》外部から供給されるク
ロック信号（ＣＬＫ）に同期してアドレス入力、データ
入出力及び制御信号入力が可能にされるシンクロナスＤ
ＲＡＭのようなメモリ（２２）にインタフェースされる
バス制御手段（１４）と、上記バス制御手段に結合さ
れ、上記メモリをアクセスするためのデータ及びアドレ
スを夫々が生成する複数個のデータ処理モジュール（１
２，１３）と、上記データ処理モジュールに夫々固有の
動作クロック信号を供給すると共に、それによって動作
されるデータ処理モジュールの動作に同期して上記メモ
リをアクセスするためのクロック信号を外部に供給する
ためのクロック供給手段と、を備えてデータプロセッサ
を構成する。

【００１５】複数個のデータ処理モジュールの動作速度
が相違される場合にも容易に対処できるようにするに
は、上記クロック供給手段は、上記複数個のデータ処理
モジュールの動作速度毎に設けられた複数個のクロック
ドライバ（１６ｃ，１６ｓ）と、夫々のクロックドライ
バの出力の中から、アクセス主体とされるデータ処理モ
ジュールに対応されるものを選択して外部に供給するク
ロックセレクタ（２５）と、から構成できる。

【００１６】複数個のデータプロセッサがメモリを共有
する場合においてクロック信号の競合を回避するには、
上記クロック供給手段からのクロック信号を外部に出力
すると共に選択的に高出力インピーダンス状態に制御可
能なクロックバッファ（１６０）を採用することができ
る。

【００１７】データ処理のためのパラメータなどを格納
したＲＯＭなどを上記メモリのバスに共通接続して利用
可能にするには、上記バス制御手段は、それに結合され
る上記メモリよりもアクセス速度の遅いＲＯＭのような
別のメモリに対するアクセスをそのアクセスアドレスか
ら判定して上記メモリに比べてメモリサイクルを引き延
ばすものとされる。

【００１８】上記バス制御手段は上記データ処理モジュ
ールから上記メモリに対するアクセスの指示を受けて当
該メモリの動作モードを決定するためのコマンドを制御
信号として出力する手段（１４３，１４４，１４９５
ｃ）を備えることができる。

【００１９】上記データプロセッサは１個の半導体基板
に形成することができる。また、上記データプロセッサ
は、クロック信号に同期してアドレス入力、データ入出
力及び制御信号入力が可能にされ上記データプロセッサ
のバスインタフェース手段に結合されたメモリと、上記
データプロセッサのクロック供給手段に結合されたクロ
ック発生手段と、共にデータ処理システムを構成するこ
とができる。

【００２０】《モードレジスタ設定》クロック信号（Ｃ
ＬＫ）に同期してアドレス入力、データ入出力及び制御
信号入力が可能であると共に内蔵アドレスカウンタ（２
０７）にプリセットされたアドレスをモードレジスタ
（３０）の設定値に応じた回数更新してデータのリード
・ライトが可能にされた書換え可能なメモリと、上記メ
モリをアクセスするためのデータ及びアドレスを生成す
ると共に当該メモリを少なくともフレームバッファに利
用して画像用データ処理を行い、そのデータ処理条件に
応じて上記モードレジスタを設定するためのコマンドと
レジスタ設定値とを発行するデータプロセッサ（１１）
と、を備えてデータ処理システムを構成することができ
る。

【００２１】このシステムにおいて上記データプロセッ
サ（１１）には、上記モードレジスタを設定するための
コマンド発行タイミングを規定するための外部信号（１
３５）の入力端子を設けることができる。また、上記モ
ードレジスタを設定するためのコマンドの発行に割り当
てられた命令を実行可能な命令制御手段（５１〜５７）
を採用できる。さらにまた、上記モードレジスタを設定
するためのコマンドの発行に割り当てられたアドレスに
対する内部アクセスを検出するアドレスデコーダ（１４
８１）と、このアドレスデコーダによる検出結果に従っ
て上記モードレジスタ設定用コマンドを発行させ、且つ
当該内部アクセスの対象とされるデータをコマンドレジ
スタに対する設定値として外部に出力させるシーケンサ
（１４３）と、を備えた構成を採用できる。

【００２２】メモリアクセスを伴うデータ処理のスルー
プットを向上されると言う点に着目したデータ処理シス
テムは、メモリ（（２２）と、このメモリをアクセスし
て画像用データ処理を行うデータプロセッサ（１１）と
を供え、上記メモリは、複数個のメモリバンク（２００
Ａ，２００Ｂ）を備え、クロック信号（ＣＬＫ）に同期
してアドレス入力、データ入出力及び制御信号入力が可
能にされると共に、内蔵アドレスカウンタ（２０７）に
プリセットされたアドレスを更新しながらアクセスされ
るバーストモードを有し、バーストモードで動作中のメ
モリバンクの動作に並行して別のメモリバンクにそのア
クセスアドレスを設定するアドレスアクティブコマンド
を受け付け可能にされて成り、上記データプロセッサ
は、上記メモリをアクセスするためのデータ及びアドレ
スを生成すると共に当該メモリを少なくともフレームバ
ッファに利用して画像用データ処理を行うためのデータ
処理モジュール（１２，１３）と、バーストモードにて
アクセス動作中のメモリバンクとは異なるメモリバンク
に対するデータ処理モジュールからのアクセスの指示に
対しては当該メモリバンクのために上記アクティブアド
レスコマンドを発行してそのアクセスアドレスを予じめ
設定可能にするバス制御手段（１４）とを備えて成る。

【００２３】《ミスヒットの処理》複数個のメモリを並
列的にリード・ライトしながらパイプライン的にデータ
処理を行うシステムは、ロウアドレスをラッチし、一旦
ラッチされたロウアドレスと同一ロウアドレスのアクセ
スはカラムアドレスの更新によって連続的にアクセス可
能にされると共に、クロック信号に同期してアドレス入
力、データ入出力及び制御信号入力が可能にされる第１
及び第２のメモリ（８２ａ，８２ｂ）と、第１及び第２
のメモリに個別的に割り当てられたメモリバス（８２１
ａ，８２２ａ、８２１ｂ，８２２ｂ、）と、上記メモリ
バスに各別に割り当てられたバス制御手段（７４ａ，７
４ｂ）と、上記夫々のバス制御手段に結合され、上記第
１及び第２のメモリをアクセスするためのデータ及びア
ドレスを生成するものであって、第１のメモリから読み
出したデータに対してデータ処理を行いそのデータ処理
結果を第２のメモリに格納するための当該第１及び第２
のメモリのアクセスアドレスを並列的に生成して出力可
能にされたデータ処理モジュール（７１）と、データ処
理モジュールから出力される第２のメモリのためのアク
セスアドレスを上記データ処理の時間に相当する遅延時
間を以て第２のメモリに伝達するための遅延手段（７３
１，７３２）とから成る。要するに第１及び第２のメモ
リの夫々に個別化されたメモリバスを介して並列的に情
報をやりとりするようにし、そのための双方のメモリに
対するアクセスアドレスはデータ処理モジュールが並列
的に出力し、並列的に出力された双方のアクセスアドレ
スが対応メモリへ入力されるタイミングは遅延手段で一
義的に決定されるようになっている。

【００２４】このシステムにおいてパイプライン的なデ
ータ処理の乱れを防止するために、上記データ処理モジ
ュールから第１及び第２のメモリに向けて並列的に出力
される夫々のアクセスアドレスのロウアドレスにつき前
回供給されたロウアドレスと不一致であるか否かを実質
的に同じタイミングを以て検出するミスヒット検出手段
と、上記ミスヒット検出手段にて上記ロウアドレスの不
一致が検出されたとき当該ミスヒットに係るロウアドレ
スの更新期間中にデータ処理モジュールの動作を停止さ
せる手段とを採用することができる。さらに詳述するな
らば、複数個のメモリを並列的にリード・ライトして実
現されるパイプラインの乱れ防止に着目したデータ処理
システムは、ロウアドレスをラッチし、一旦ラッチされ
たロウアドレスと同一ロウアドレスのアクセスはカラム
アドレスの更新によって連続的にアクセス可能にされる
と共に、クロック信号に同期してアドレス入力、データ
入出力及び制御信号入力が可能にされる第１及び第２の
メモリ（８２ａ，８２ｂ）と、第１及び第２のメモリに
個別的に割り当てられたメモリバス（８２１ａ，８２２
ａ、８２１ｂ，８２２ｂ、）と、上記メモリバスに各別
に割り当てられたバス制御手段（７４ａ，７４ｂ）と、
上記夫々のバス制御手段に結合され、上記第１及び第２
のメモリをアクセスするためのデータ及びアドレスを生
成するものであって、第１のメモリから読み出したデー
タに対してデータ処理を行いそのデータ処理結果を第２
のメモリに格納するための当該第１及び第２のメモリの
アクセスアドレスを並列的に生成して出力可能にされた
データ処理モジュール（７１）と、データ処理モジュー
ルから出力される第２のメモリのためのアクセスアドレ
スを上記データ処理の時間に相当する遅延時間を以て第
２のメモリに伝達するための遅延手段（７３１，７３
２）と、上記データ処理モジュールから第１のメモリに
向けて出力されるロウアドレスが前回供給されたロウア
ドレスと不一致であるか否かを検出するために設けられ
た第１のミスヒット検出手段（７２ｂ）と、上記データ
処理モジュールから第２のメモリに向けて出力されるロ
ウアドレスが前回供給されたロウアドレスと不一致であ
るか否かを検出するために設けられ、その検出タイミン
グが第１のミスヒット検出手段による検出タイミングと
実質的に同時とされる第２のミスヒット検出手段（７２
ａ）と、上記第１及び第２のミスヒット検出手段のうち
の何れかで不一致が検出されたとき当該ミスヒットに係
るロウアドレスの更新期間中にデータ処理モジュールの
動作を停止させる手段（７６）と、を備えて構成され
る。

【００２５】メモリアクセス主体の変更に伴うミスヒッ
ト時の処理の信頼性を向上させる点に着目したデータ処
理システムは、ロウアドレスをラッチし、一旦ラッチさ
れたロウアドレスと同一ロウアドレスのアクセスはカラ
ムアドレスの更新によって連続的にアクセス可能にされ
ると共に、クロック信号に同期してアドレス入力、デー
タ入出力及び制御信号入力が可能にされるメモリ（１８
２ａ）と、上記メモリをアクセスするためのデータ及び
アドレスを生成する複数個のデータ処理モジュール（７
１，７５）と、上記夫々のデータ処理モジュールからメ
モリに向けて出力されるロウアドレスが前回供給された
ロウアドレスと不一致であるか否かを検出するために設
けられたミスヒット検出手段（７２ａ）と、上記メモリ
をアクセスするデータ処理モジュールの変更を検出する
手段（７２５）と、上記ミスヒット検出手段による不一
致の検出と上記検出手段によるアクセス主体変更の検出
との何れの場合においても当該アクセスのためのロウア
ドレスの更新処理を上記メモリに対して指示するバス制
御手段（７４ａ）と、を備えて構成される。

【００２６】

【作用】上記した手段によれば、上記メモリ例えばシン
クロナスＤＲＡＭには、クロックに同期してデータ、ア
ドレス、制御信号を入出力する必要があるため、シンク
ロナスＤＲＡＭにアクセスするデータプロセッサと同一
クロック、逓倍クロック、あるいは分周クロックを供給
する必要がある。しかし、クロック発生器の出力を、デ
ータプロセッサとシンクロナスＤＲＡＭに並列に供給し
た場合、クロックのスキューやプロセッサの内部遅延に
より、クロックに対してのデータ、アドレス、制御信号
のセットアップ、ホールドタイムなどのマージンが取れ
なくなってしまう。この点を解決するため、データプロ
セッサから、シンクロナスＤＲＡＭに同期クロック信号
を供給する。これによって、シンクロナスＤＲＡＭに供
給するクロックとデータ、アドレス、制御信号のディレ
ーを合わせ込むことが可能となり、マージンのある設計
が可能となる。

【００２７】上記データプロセッサの内部に異なる周波
数で動作するデータ処理モジュールが存在する場合、バ
スマスターになるデータ処理モジュールのクロックをデ
ータプロセッサの内部で選択し、シンクロナスＤＲＡＭ
にクロックを供給する構成を採用する。これにより、シ
ンクロナスＤＲＡＭに供給するクロックとデータ、アド
レス、制御信号のディレーをバスマスターになるデータ
処理モジュール単位で合わせ込むことが可能となり、マ
ージンのある設計が可能となる。

【００２８】外部システムに対しシンクロナスＤＲＡＭ
を解放する方式としてデータプロセッサのシンクロナス
ＤＲＡＭに対するデータ、アドレス、制御信号並びに供
給するクロック端子をハイインピーダンスにする制御す
る。このため外部システムがシンクロナスＤＲＡＭを直
接アクセスする場合にマージンのある設計が可能とな
る。

【００２９】シンクロナスＤＲＡＭに内蔵されているモ
ードレジスタは、シンクロナスＤＲＡＭの動作モードを
指定するためのレジスタである。プロセッサの内部アー
キテクチャおよび処理内容に応じたモードレジスタの設
定方式を採用して、最適なモードレジスタの設定が可能
になる。例えば任意方向への直線描画ではメモリアドレ
スが同じロウアドレス内で連続しない描画処理になり、
モードレジスタに設定するバーストレングスは１が望ま
しく、それに対しメモリクリヤなどの矩形の塗りつぶし
描画ではメモリアドレスが同じロウアドレス内で連続す
る描画処理になり、バーストレングスはＮ（Ｎ＞１）が
望ましく、描画処理内容に応じてバーストレングスを変
更する処理が必要となる。このため本発明では、多様な
処理内容に応じてモードレジスタをダイナミックに変更
する処理を行う。バーストレングスに合わせてメモリの
バススループットが低コストに向上される。

【００３０】高速転送が可能な条件は、同一ロウアドレ
ス内に限られ、異なるロウアドレスに移動する場合に
は、プリチャージコマンド、ロウアドレスの活性化コマ
ンドを発行する必要がある。このため本発明では物理的
なメモリアドレスと論理的な座標のマッピングとして、
例えばＸ方向の同一ロウアドレスのとなり合うアドレス
として必ず異なるバンクアドレス配置した。バーストレ
ングスをＮ（Ｎ＞１）として設定した場合、シンクロナ
スＤＲＡＭに対し現在データをアクセス中に上記アクセ
ス中のバンクとは異なるバンクに対し、プリチャージコ
マンドおよびアクティブコマンドを発生することが可能
となり、バススループットを向上させる。描画処理モジ
ュール、表示処理モジュールまたはバス制御部内にあら
かじめアドレスを演算する手段とロウアドレスの切り換
えを判定する手段を設け、ロウアドレスの変化を検出す
るとバス制御部内のシーケンサにて、プリチャージコマ
ンド、ロウアドレスの活性化コマンドを発行し、続いて
列アドレスを発行する。これによって、リード・ライト
動作の高速化を実現する。

【００３１】シンクロナスＤＲＡＭのうちラインメモリ
として利用しているアドレス範囲を高速に参照し、画像
処理した結果を、シンクロナスＤＲＡＭのうちページバ
ッファとして利用しているアドレス範囲に書き込む際、
読み出し・書き込みで独立してミスヒットが発生すると
画像処理部内のパイプラインが崩れ、処理が連続しなく
なる。そこで、読み出し時と書き込み時の何れにおいて
もミスヒットが発生すれば両方のミスヒットが起こった
ものとして扱うことでパイプラインにおけるメモリリー
ドとライトの同期化を実現する。そのために、書き込み
側のミスヒットを読み出し側のミスヒットと実質的に同
じタイミングを以て検出可能な書き込みアドレスのミス
ヒットの検出手段が採用されている。

【００３２】メモリに対するアクセス主体変更時におい
て強制的にミスヒットを生じさせることは、メモリアク
セス主体の変更に伴って動作が停止されたデータ処理モ
ジュールの動作再開時点などにおけるミスヒット判定の
不確定性に対処することができ、ミスヒット時の処理の
信頼性を向上させる。

【００３３】

【実施例】《シンクロナスＤＲＡＭ》図２にはシンクロ
ナスＤＲＡＭの一例ブロック図が示される。同図に示さ
れるシンクロナスＤＲＡＭ２２は特に制限されないが、
公知の半導体集積回路製造技術によって単結晶シリコン
などの一つの半導体基板に形成される。このシンクロナ
スＤＲＡＭ２２は、メモリバンクＡ（ＢＡＮＫＡ）を構
成するメモリアレイ２００ＡとメモリバンクＢ（ＢＡＮ
ＫＢ）を構成するメモリアレイ２００Ｂを備える。夫々
のメモリアレイ２００Ａ，２００Ｂは、マトリクス配置
されたダイナミック型のメモリセルを備え、図にしたが
えば、同一列に配置されたメモリセルの選択端子は列毎
に対応ワード線（図示せず）に結合され、同一行に配置
されたメモリセルのデータ入出力端子は行毎に対応相補
データ線（図示せず）に結合される。

【００３４】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。メ
モリアレイ２００Ｂ側にも同様にロウデコーダ２０１
Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カラム
デコーダ２０３Ｂが設けられる。上記相補共通データ線
２０４は入力バッファ２１０の出力端子及び出力バッフ
ァ２１１の入力端子に接続される。入力バッファ２１０
の入力端子及び出力バッファ２１１の出力端子は１６ビ
ットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続さ
れる。尚、ロウアドレス信号の所定の１ビットはメモリ
バンク２００Ａ，２００Ｂの何れかを選択する信号とさ
れる。

【００３５】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０５とロウアドレスバッファ２０６にア
ドレスマルチプレクス形式で取り込まれる。供給された
アドレス信号はそれぞれのバッファが保持する。ロウア
ドレスバッファ２０６はリフレッシュ動作モードにおい
てはリフレッシュカウンタ２０８から出力されるリフレ
ッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００３６】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はこれが付され
た信号がローイネーブルの信号であることを意味す
る）、カラムアドレスストローブ信号ＣＡＳ＊、ロウア
ドレスストローブ信号ＲＡＳ＊、及びライトイネーブル
信号ＷＥ＊などの外部制御信号と、アドレス入力端子Ａ
０〜Ａ９からの制御データとが供給され、それら信号の
レベルや変化のタイミングなどに基づいてシンクロナス
ＤＲＡＭの動作モード及び上記回路ブロックの動作を制
御するための内部タイミング信号を形成するもので、そ
のためのコントロールロジック（図示せず）とモードレ
ジスタ３０を備える。

【００３７】クロック信号ＣＬＫはシンクロナスＤＲＡ
Ｍのマスタクロックとされ、その他の外部入力信号は当
該クロック信号ＣＬＫの立ち上がりエッジに同期して有
意とされる。チップセレクト信号ＣＳ＊はそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号ＣＳ＊がハイレベルのとき（チップ非
選択状態）その他の入力は意味を持たない。但し、後述
するメモリバンクの選択状態やバースト動作などの内部
動作はチップ非選択状態への変化によって影響されな
い。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は通常のＤＲ
ＡＭにおける対応信号とは機能が相違され、後述するコ
マンドサイクルを定義するときに有意の信号とされる。

【００３８】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。更に、図示はしないがリードモードにおいて出
力バッファ２１１に対するアウトプットイネーブルの制
御を行う外部制御信号もコントローラ３０に供給され、
その信号が例えばハイレベルのときは出力バッファ２１
１は高出力インピーダンスイ状態にされる。

【００３９】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。

【００４０】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてメ
モリバンクの選択信号とみなされる。即ち、Ａ９の入力
がローレベルの時はメモリバンク２００Ａが選択され、
ハイレベルの時はメモリバンク２００Ｂが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００４１】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンク２００Ａ，２００Ｂである
ことを指示し、そのローレベルは、Ａ９で指示されてい
る一方のメモリバンクがプリチャージ対象であることを
指示する。

【００４２】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（後述のカラムアドレス・リードコマンド、カ
ラムアドレス・ライトコマンド）サイクルにおけるＡ０
〜Ａ７のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００４３】次にコマンドによって指示されるシンクロ
ナスＤＲＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、ＣＳ＊，ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊＝ローレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシー、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページ（２５６）
とされ、設定可能なＣＡＳレイテンシーは１，２，３と
され、設定可能なライトモードは、バーストライトとシ
ングルライトとされる。上記ＣＡＳレイテンシーは、後
述のカラムアドレス・リードコマンドによって指示され
るリード動作においてＣＡＳ＊の立ち下がりから出力バ
ッファ２１１の出力動作までにクロック信号ＣＬＫの何
サイクル分を費やすかを指定するものである。読出しデ
ータが確定するまでにはデータ読出しのための内部動作
時間が必要とされ、それをクロック信号ＣＬＫの使用周
波数に応じて設定するためのものである。換言すれば、
周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡ
Ｓレイテンシーを相対的に大きな値に設定し、周波数の
低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテ
ンシーを相対的に小さな値に設定する。

【００４４】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、ＣＳ
＊，ＲＡＳ＊＝ローレベル、ＣＡＳ＊，ＷＥ＊＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のようにクロック信号ＣＬＫの立ち
上がりエッジに同期して行われる。例えば、当該コマン
ドが指定されると、それによって指定されるメモリバン
クにおけるワード線が選択され、当該ワード線に接続さ
れたメモリセルが夫々対応する相補データ線に導通され
る。

【００４５】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、ＣＳ＊，ＣＡＳ＊，
＝ロウレベル、ＲＡＳ＊，ＷＥ＊＝ハイレベルによって
指示され、このときＡ０〜Ａ７に供給されるアドレスが
カラムアドレス信号として取り込まれる。これによって
取り込まれたカラムアドレス信号はバーストスタートア
ドレスとしてカラムアドレスカウンタ２０７に供給され
る。これによって指示されたバーストリード動作におい
ては、その前にロウアドレスストローブ・バンクアクテ
ィブコマンドサイクルでメモリバンクとそれにおけるワ
ード線の選択が行われており、当該選択ワード線のメモ
リセルは、クロック信号ＣＬＫに同期してカラムアドレ
スカウンタ２０７から出力されるアドレス信号に従って
順次選択されて連続的に読出される。連続的に読出され
るデータ数は上記バーストレングスによって指定された
個数とされる。また、出力バッファ２１１からのデータ
読出し開始は上記ＣＡＳレイテンシーで規定されるクロ
ック信号ＣＬＫのサイクル数を待って行われる。

【００４６】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、ＣＳ
＊，ＣＡＳ＊，ＷＥ＊，＝ロウレベル、ＲＡＳ＊＝ハイ
レベルによって指示され、このときＡ０〜Ａ７に供給さ
れるアドレスがカラムアドレス信号として取り込まれ
る。これによって取り込まれたカラムアドレス信号はバ
ーストライトにおいてはバーストスタートアドレスとし
てカラムアドレスカウンタ２０７に供給される。これに
よって指示されたバーストライト動作の手順もバースト
リード動作と同様に行われる。但し、ライト動作にはＣ
ＡＳレイテンシーはなく、ライトデータの取り込は当該
カラムアドレス・ライトコマンドサイクルから開始され
る。

【００４７】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、ＣＳ
＊，ＲＡＳ＊，ＷＥ＊，＝ロウレベル、ＣＡＳ＊＝ハイ
レベルによって指示される。

【００４８】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、ＣＳ＊，ＲＡＳ＊，ＣＡＳ
＊＝ロウレベル、ＷＥ＊，ＣＫＥ＝ハイレベルによって
指示される。

【００４９】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、ＣＡＳ＊，ＷＥ＊＝ローレベル、ＲＡＳ＊，ＣＡ
Ｓ＊＝ハイレベルによって指示される。

【００５０】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないことを指示するコマンド
であり、ＣＳ＊＝ローレベル、ＲＡＳ＊，ＣＡＳ＊，Ｗ
Ｅ＊＝ハイレベルによって指示される。

【００５１】シンクロナスＤＲＡＭにおいては、一方の
メモリバンクでバースト動作が行われているとき、その
途中で別のメモリバンクを指定して、ロウアドレススト
ローブ・バンクアクティブコマンドが供給されると、当
該実行中の一方のメモリバンクでの動作には何等影響を
与えることなく、当該別のメモリバンクにおけるロウア
ドレス系の動作が可能にされる。例えば、シンクロナス
ＤＲＡＭは外部から供給されるデータ、アドレス、及び
制御信号を内部に保持する手段を有し、その保持内容、
特にアドレス及び制御信号は、特に制限されないが、メ
モリバンク毎に保持されるようになっている。或は、ロ
ウアドレスストローブ・バンクアクティブコマンドサイ
クルによって選択されたメモリブロックにおけるワード
線１本分のデータがカラム系動作の前に予じめ読み出し
のために図示しないラッチ回路にラッチされるようなっ
ている。したがって、データ入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ１５においてデータが衝突しない限り、処理が終了し
ていないコマンドの実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
じめ開始させることが可能である。

【００５２】以上により、シンクロナスＤＲＡＭ２２は
クロック信号ＣＬＫに同期してデータ、アドレス、制御
信号を入出力できるため、ＤＲＡＭと同様の大容量メモ
リをＳＲＡＭに匹敵する高速動作させることが可能であ
り、また、選択された１本のワード線に対して幾つのデ
ータをアクセスするかをバーストレングスによって指定
することによって、内蔵カラムアドレスカウンタ２０７
で順次カラム系の選択状態を切換えていって複数個のデ
ータを連続的にリード又はライトできることが理解され
よう。

【００５３】《描画表示処理プロセッサ》図１には本発
明の一実施例に係る描画表示処理プロセッサ１１とそれ
を適用した画像処理システムのブロック図が示される。
同図に示される画像処理システムは、全体の制御を司る
ＣＰＵ（中央処理装置）１５、ＣＰＵ１５のワーク領域
やデータに一時記憶領域などに利用されるシステムメモ
リ１５１、描画表示処理プロセッサ（データプロセッ
サ）１１、クロック発生部１８、描画表示処理プロセッ
サ１１によってアクセス制御される上記シンクロナスＤ
ＲＡＭ２２、及び描画表示処理プロセッサ１１によって
表示制御されるモニタ２０によって構成される。

【００５４】特に制限されないが、図１のシステムにお
いてＳＤＡＲＭ２２は、描画処理モジュール１２や表示
処理モジュール１３のためのコマンドやパラメータの格
納領域とされる。それらは、特に制限されないが、予じ
めＣＰＵ１５から転送される。さらにシンクロナスＤＲ
ＡＭ２２はフレームバッファや描画処理のためのデータ
一時記憶領域もしくは作業領域としても利用される。

【００５５】上記描画表示処理プロセッサ１１における
描画処理モジュール１２は、シンクロナスＤＲＡＭ２２
から、上記コマンドやパラメータをバス制御部１４を介
して読出し、コマンドの指示に従いシンクロナスＤＲＡ
Ｍ２２に描画処理を実行する。描画表示処理プロセッサ
１１における表示処理モジュール１３は、内部の水平、
垂直アドレスカウンタを、モニタ２０の水平、垂直同期
タイミングに合わせて更新し、バス制御部１４を介して
必要な表示データをシンクロナスＤＲＡＭ２２から読出
し、モニタ２０の表示速度すなわちドットレートに合わ
せて出力する。モニタ２０は表示処理モジュール１３か
ら出力される上記表示データを垂直、水平の各同期信号
に同期して表示する。

【００５６】クロックドライバ１６はクロック発生部１
８からの基本クロック１８１を受け、描画処理モジュー
ル１２、表示処理モジュール１３、バス制御部１４に供
給すると共に、外部のシンクロナスＤＲＡＭ２２に対し
てもクロック信号を供給する。クロックドライバ１６か
らシンクロナスＤＲＡＭ２２に供給されるクロック信号
は図２で説明したクロック信号ＣＬＫとされる。

【００５７】本実施例の描画表示処理プロセッサ１１は
シンクロナスＤＲＡＭ２２に対するアクセス制御の点に
おいて、（１）クロック供給、（２）モードレジスタの
設定、（３）データアクセスのパイプライン化、（４）
複数モジュールからのバス競合対策などの点をそれぞれ
考慮して構成されている。次に夫々の内容を順次説明す
る。

【００５８】《シンクロナスＤＲＡＭへのクロック供
給》描画表示処理プロセッサ１１は、クロック信号ＣＬ
Ｋに同期動作されるシンクロナスＤＲＡＭ２２をアクセ
スするときに当該シンクロナスＤＲＡＭ２２に対し、ク
ロック信号ＣＬＫに同期するタイミングを以てデータ、
アドレス、及び制御信号を入出力する必要がある。した
がってシンクロナスＤＲＡＭ２２にアクセス制御する描
画表示処理プロセッサ１１と同一クロック、逓倍クロッ
ク、あるいは分周クロックが当該シンクロナスＤＲＡＭ
２２に供給される必要がある。このとき、水晶発振子１
７などの発振子を用いるクロック発生器１８で生成され
たクロック信号１８１を、その実装ボード上で描画表示
処理プロセッサ１１とシンクロナスＤＲＡＭ２２に並列
に供給した場合には、クロック配線の負荷や遅延成分の
偏りなどによってクロックのスキューが生じたり、プロ
セッサ１１の内部で動作遅延を生じたりすると、クロッ
ク信号のサイクルに対してデータ、アドレス、及び制御
信号のセットアップ、ホールドタイムなどの所要の動作
マージンを保証できなくなる虞がある。この点を解決す
るため、シンクロナスＤＲＡＭ２２に対するアクセス主
体である描画表示処理プロセッサ１１がシンクロナスＤ
ＲＡＭ２２にクロック信号を供給する構成を採用してい
る。このためシンクロナスＤＲＡＭ２２に供給すべきク
ロック信号ＣＬＫとデータ、アドレス、及び制御信号と
のディレーを当該描画表示処理プロセッサの設計段階で
合わせ込むことが可能となり、ＰＬＬ回路などを用いて
対策する場合に比べて低コストで、しかも充分なマージ
ンの確保が容易になる。

【００５９】また、図２１に代表的に示されるように、
描画表示処理プロセッサ１１ｃの内部に異なる周波数で
動作するモジュール例えば描画処理モジュール１２ｃと
表示処理モジュール１３ｃが存在する場合、それぞれバ
スマスターとされるモジュール１２ｃ，１３ｃのクロッ
ク信号を個別化し、シンクロナスＤＲＡＭ２２へのクロ
ック信号もそのアクセス主体に応じて描画表示処理プロ
セッサ１１ｃのバス制御部１４ｃがクロックセレクタ２
５で選択し、アクセス主体の動作とシンクロナスＤＲＡ
Ｍ２２の動作が上記同様に完全同期可能に構成すること
ができる。このためシンクロナスＤＲＡＭ２２に供給す
るクロック信号とデータ、アドレス、及び制御信号との
ディレーをバスマスターになるモジュール単位で合わせ
込むことが可能となり、そのような場合にも充分な動作
マージンの確保が容易になる。

【００６０】図２１の構成をさらに説明すれば、複数の
周波数のクロック発生部１８ｃ，１８ｓと、クロックド
ライバ１６ｃ，１６ｓと、上記周波数に応じて動作する
複数のモジュール１２ｃ，１３ｃと、上記複数のモジュ
ールの上記メモリに対するアクセスを調停するバス制御
部１４ｃと、調停信号２５１に応じて上記メモリへのク
ロックを選択するクロックセレクタ２５とを有し、シン
クロナスＤＲＡＭ２２に対し描画表示処理プロセッサ１
１から直接複数の周波数のクロックＣＬＫを供給する画
像処理システム構成を示している。尚、図２１において
ＣＰＵインタフェースは図示されていない。例えばある
一定の表示を繰り返し行う場合には当該描画表示処理プ
ロセッサ１１ｃはスタンドアロンで動作され、ＣＰＵイ
ンタフェースを必要としない。図１と同様にＣＰＵイン
タフェースを設けて構成することも当然可能である。

【００６１】図２２に示される構成はシンクロナスＤＲ
ＡＭ２２に対するクロックセレクタ２５ｄが描画表示処
理プロセッサ１１ｄの外部に配置される点が図２１の構
成と相違される。すなわち、クロック発生部１８ｄ，１
８ｔから描画表示処理プロセッサ１１ｄに供給されるク
ロック信号とは別系統を介して夫々からクロックセレク
タ２５ｄにクロック信号が供給され、シンクロナスＤＲ
ＡＭ２２のアクセス主体が描画処理モジュール１２ｄか
表示処理モジュール１３ｄかに従ってバス制御部１４ｄ
がクロックセレクタ２５ｄに出力クロック信号周波数を
選択させる。そのための制御信号は２５２として図示さ
れている。１６ｄ，１６ｔはクロックドライバ、２５ｔ
はクロックセレクタである。

【００６２】尚、図２３に示されるようにプロセッサ１
１ｉ内部のモジュールが単一モジュール１３ｉ（表示処
理モジュール）であってもプロセッサ１１ｉからシンク
ロナスＤＲＡＭ２２にクロック信号ＣＬＫを供給する構
成が適用可能である。図２２において、１４ｉはバス制
御部、１６ｉはクロックドライバ、１８ｉはクロック発
生部である。さらに、図２４に示されるように、単一モ
ジュール（表示処理モジュール）１３ｋで複数の周波数
のクロック信号を選択するクロックセレクタ２５kを内
蔵する形式のプロセッサにおいても当該プロセッサ１１
ｋが直接シンクロナスＤＲＡＭ２２にクロック信号を供
給することができる。１８ｋ，１８Ｌはクロック発生
部、１６ｋはクロックドライバ、１４ｋはバス制御部で
ある。

【００６３】《複数モジュールからのバス競合対策》図
３２には複数個例えば２個の描画表示処理プロセッサ１
１−１，１１−２がシンクロナスＤＲＡＭ２２を共有す
る場合の一例システムが示される。このシステムにおい
て、シンクロナスＤＲＡＭ２２へクロック信号ＣＬＫを
供給するための夫々の描画表示処理プロセッサに内蔵さ
れたクロックドライバ１６の出力はクロックバッファ１
６０を介してワイヤードオア結合されてシンクロナスＤ
ＲＡＭ２２のクロック入力端子に結合される。このと
き、相互に一方の描画表示処理プロセッサが他方の描画
表示処理プロセッサのためにシンクロナスＤＲＡＭ２２
を解放する方式として、シンクロナスＤＲＡＭ２２に対
するデータ、アドレス、制御信号はもとよりクロック信
号ＣＬＫを供給する端子をもハイインピーダンスに制御
する。本実施例に従えば、クロックドライバ１６の出力
すなわちクロックバッファ１６０がハイインピーダンス
状態に制御される。これにより、他の描画表示処理プロ
セッサがシンクロナスＤＲＡＭ２２を直接アクセスする
場合にも、当該他の描画表示処理プロセッサは同様に充
分な動作マージンを確保して、換言すれば、当該他の描
画表示処理プロセッサの動作速度に応じてシンクロナス
ＤＲＡＭ２２をアクセス制御することができる。

【００６４】図１８及び図１９には上述の複数モジュー
ルからのバス競合対策のための一例回路が示される。図
１８に示される例は、描画処理プロセッサ１１の内部レ
ジスタにスリーステートコントロールビット１４９を備
え、その値は例えばＣＰＵ１５から設定される。このス
リーステートコントロールビット１４９の出力１４９１
により、バス制御部１４におけるアドレス、データ、及
び制御信号のためのバスバッファ１４９５Ａ，１４９５
Ｄ，１４９５Ｃ及びクロック端子がハイインピーダンス
にされる。クロック端子のハイインピーダンスはクロッ
クドライバ１６０にて実現される。図１９に示される例
は、描画表示処理プロセッサ１１の外部端子からの供給
される制御信号１０５のレベルもしくは変化タイミング
によって、アドレス、データ、制御信号のためのバスバ
ッファ１４９５ａ，１４９５Ｄ，１４９５Ｃ及びクロッ
クドライバ１６のクロック端子（クロックバッファ１６
０の出力端子）をハイインピーダンスにする構成とされ
る。

【００６５】《モードレジスタの設定》シンクロナスＤ
ＲＡＭ２２に内蔵されているモードレジスタ３０は、シ
ンクロナスＤＲＡＭ２２の動作モードを指定するための
レジスタである。既存の標準的なメモリは、モードレジ
スタ３０の様にスタティック動作モードを指定するため
のレジスタは無く、それに対応するアクセス主体はメモ
リの読出し、書込み、リフレッシュのアクセスサイクル
以外に特別なコマンドを発行する必要はなかった。本発
明では、描画表示処理プロセッサ１１はその内部アーキ
テクチャ及び処理内容に応じてモードレジスタ３０を設
定するようになっている。モードレジスタの設定方式に
ついては以下に説明する各種方式を適宜採用可能であ
る。

【００６６】図３には上記バス制御部１４の一例ブロッ
ク図が示される。アービタ１４１は各モジュール１２，
１３におけるコマンド実行結果として当該モジュールか
ら出力されるシンクロナスＤＲＡＭ２２へのバス要求信
号１４１１を受け付けてバス権の調停を行い、一つのモ
ジュールに対してバスアクノリッジ信号１４１２にて動
作許可を行う。また、同時にセレクタ１４２にモジュー
ルのセレクト信号１４１３を与える。セレクタ１４２
は、上記セレクト信号１４１３により各モジュールから
の制御情報１４２１をセレクトし、シーケンサ１４３に
与える。シンクロナスＤＲＡＭ２２に対する制御情報１
４２１は、例えばデータ読み出し、データ書込み、リフ
レッシュ、モードレジスタ３０の設定などを指示するた
めの制御コードとされる。この制御コードは当該モジュ
ールが外部からフェッチしたコマンドを実行した結果出
力することになる。ミスヒット検出部１４７は、アドレ
スバス１４８のロウアドレスが現在アクティブになって
いるロウアドレスと一致しているかを比較し、ミスヒッ
ト情報１４７１をシーケンサ１４３に与える。シーケン
サ１４３は、制御情報１４２１及びミスヒット情報１４
７１に従って後述する図４の状態遷移図に基づいて当該
制御情報１４２１で指定されるバス制御処理を実行する
ための一連の情報をデコーダ１４４に与える。デコーダ
１４４はシーケンサ１４３から与えられる各種情報をデ
コードし、シンクロナスＤＲＡＭ２２へのコマンド１４
４１、バスバッファ１４９５Ｄの制御信号１４４２、ア
ービタ１４１への制御信号１４４３等を出力する。シン
クロナスＤＲＡＭ２２へ発行されるコマンド１４４１が
上記モードレジスタ３０を設定するコマンド（モードレ
ジスタセットコマンドＭｏ）である場合、当該モードレ
ジスタ３０に設定すべき値は、特に制限されないが、リ
テラル発生部１４６がデコーダ１４４の出力１４４５に
従って選択して出力する。シンクロナスＤＲＡＭ２２の
コマンドレジスタ値はアドレスバスを介して供給される
ので、そのとき、デコーダ１４４が出力する制御信号１
４４４にてアドレスセレクタ１４５がリテラル発生部１
４６の出力を選択し、それによってコマンドレジスタ３
０への設定値はバスバッファ１４９５Ａからアドレスバ
スを経由してシンクロナスＤＲＡＭ２２に供給される。
尚、リテラル発生部１４６はデコーダ１４４の出力１４
４５に従って所定の値を出力する論理回路又は記憶回路
によって構成することができる。

【００６７】モードレジスタセットコマンドＭｏの発行
タイミングについては外部信号に同期させることができ
る。例えば図２６に示されるように、表示ブランキング
情報１３５を外部端子により入力する。例えば表示ブラ
ンキング情報とは垂直同期信号における垂直帰線期間で
あり、表示処理モジュール１３は、このタイミングによ
り、次の表示データをシンクロナスＤＲＡＭ２２から取
り込むために、モードレジスタセットコマンドをバス制
御部１４から発行させて、例えばバーストレングスを変
更する。

【００６８】モードレジスタ３０に対する設定値はコマ
ンドそれ自体もしくはコマンドのパラメータに含めてお
くことができる。その様なコマンドは、上述の各種描画
処理モジュール１２や表示処理モジュール１３が実行す
るコマンドの一つとされる。図２７にはそのような処理
モジュールによるコマンド実行フローが概略的に示され
る。すなわち、コマンドフェッチ（Ｍ１）が行われて、
そのコマンドが解釈（Ｍ２）され、解釈の結果がモード
レジスタ３０の設定コマンドであるかが判定され（Ｍ
３）、モードレジスタセットコマンドである場合には当
該コマンドが実行され（Ｍ１）、それ以外のコマンドに
対してはそのコマンドで指示される処理が実行され（Ｍ
４）、さらに次のコマンドフェッチが行われて（Ｍ６）
上記同様の処理が繰り返される。同図におけるＭ５は次
のコマンドフェッチサイクルにおけるＭ１と等価なステ
ップである。図２８にはそのような各種コマンドのフォ
ーマット例が示される。図２８の（Ａ）は一つのコマン
ドがコマンド指定フィールドＣＯＭＣと属性コードフィ
ールドＣＯＭＤとから成るコマンドフォーマットの場合
を示し、その場合にモードレジスタセットコマンドにお
けるモードレジスタ３０の設定値は属性コードフィール
ドＣＯＭＤに配置される。図２８の（Ｂ）は一つのコマ
ンドがコマンド指定フィールドＣＯＭＣから成り、これ
に続くパラメータＰＡＲに各種属性が含まれるフォーマ
ットを示し、その場合にモードレジスタセットコマンド
におけるモードレジスタ３０の設定値はパラメータＰＡ
Ｒに配置することができる。

【００６９】図２９に示される構成はモードレジスタ３
０に対する設定値をモジュール１２，１３が実行すべき
コマンドに付随させる場合のバス制御部の構成例であ
る。図３のリテラル発生部１４６に代えてデータバスの
値をアドレスセレクタ１４５の一方の入力に結合した点
が相違される。アドレスセレクタ１４５の選択制御は図
３の場合と同様と理解されたい。アドレスセレクタ１４
５の入力としてデータバスを選択することができるの
で、シンクロナスＤＲＡＭ２２のアドレス入力端子に供
給すべきモードレジスタ３０の設定値を、描画処理モジ
ュール１２や表示処理モジュールが結合される内部デー
タバスから直接指定できる。例えば描画処理モジュール
１２又は表示処理モジュール１３は、図２８のようなコ
マンドフォーマットのコマンドによってモードレジスタ
３０の設定処理を認識すると、その処理のための制御情
報１４２１をバス制御部１４に供給すると共に、モード
レジスタ３０の設定値を上記内部データバスに出力す
る。これによって、シンクロナスＤＲＡＭ２２に対する
モードレジスタの設定が行われる。

【００７０】また、モードレジスタ３０の設定処理はＩ
／Ｏマッピングの手法によって実現することも可能であ
る。その一例を示す図３０の場合、描画処理モジュール
１２及び表示処理モジュール１３がアクセス可能な内部
Ｉ／Ｏ空間に特定のレジスタ１４８２をマッピングす
る。すなわち、アドレスデコーダ１４８１は当該レジス
タ１４８２のアクセスを内部アドレスバス情報から検出
してそれを制御信号１４８３でレジスタ１４８２及びシ
ーケンサ１４３に通知する。これによってレジスタ１４
８２はそのときデータバスに供給されてくるモードレジ
スタ設定値をラッチし、且つ、シーケンサ１４３はその
通知をコマンドレジスタ設定のための指示として認識す
る。シーケンサ１４３はバスバッファ１４９５Ｃを介し
てシンクロナスＤＲＡＭ２２にモードレジスタセットコ
マンドを発行すると共に、レジスタ１４８２にラッチさ
れている設定値をアドレスセレクタ１４５にて選択させ
てバスバッファ１４９５ＡからシンクロナスＤＲＡＭ２
２に供給する。また、特に図示はしないが、Ｉ／Ｏマッ
ピング方式においては、物理的なレジスタを省くことが
でき、上記特定のアドレスだけを確保して当該アドレス
に対するアクセスをデコーダ１４８１で検出可能に構成
できる。

【００７１】図３１には表示処理モジュールなどの内蔵
モジュール１３がマイクロプログラム制御を利用する場
合における制御系のブロック図が示される。マクロＲＯ
Ｍ５１は所定のマイクロプログラムが記述されている。
それに対するアクセスアドレスはマイクロアドレスレジ
スタ５６が保有し、マイクロＲＯＭ５１から読出された
マイクロインストラクションはマクロインストラクショ
ンレジスタ５２に保持され、その出力がマイクロインス
トラクションデコーダ５４で解読されることによって当
該マイクロインストラクションを実行するための制御信
号がエグゼキューションユニット５８に供給される。マ
イクロ命令にはネクストアドレス情報が含まれ、それが
マイクロアドレスコントローラ５５に供給されることに
よりマイクロアドレスレジスタ５６の値が順次更新され
ていく。マイクロ命令系列の先頭マイクロアドレスはマ
イクロレジスタ５７にフェッチされたコマンドによって
与えられる。これにフェッチされたコマンドが描画処理
モジュール１２や表示処理モジュール１３の動作を基本
的に決定する。マイクロアドレスコントローラ５５はマ
イクロ分岐のためのマイクロアドレスも制御する。例え
ばモードレジスタ３０を設定するためのコマンドがマイ
クロレジスタ５７にフェッチされると、マイクロインス
トラクションレジスタ５２にはメモリコントロールイン
フォメーション５３として代表的に示されたマイクロ命
令がラッチされることになる。このマイクロ命令がデコ
ードされることにより、例えば上記図３、図２６、図２
９、及び図３０の態様でのモードレジスタ３０を設定す
るための制御動作が開始される。

【００７２】《モードレジスタのダイナミックな設定》
本実施例の描画表示処理プロセッサ１１は上述の各種方
式で設定可能にされるモードレジスタ３０を処理内容に
応じてダイナミックに設定できるようになっている。例
えば任意方向への直線描画ではメモリアドレスが同じロ
ウアドレス内で連続しない描画処理になり、モードレジ
スタ３０に設定するバーストレングスは１が望ましく、
それに対しメモリクリヤなどの矩形の塗りつぶし描画で
はメモリアドレスが同じロウアドレス内で連続する描画
処理になり、バーストレングスはＮ（Ｎ＞１）が望まし
く、描画処理内容に応じてバーストレングスを変更する
処理が必要となる。このため本発明では、多様な処理内
容に応じてモードレジスタ３０をダイナミックに変更す
る処理を行って、バーストレングスに合わせてシンクロ
ナスＤＲＡＭ２２のバススループットを低コストに向上
させることができるようになっている。

【００７３】図４は図３におけるバス制御部１４のシー
ケンサ１４３の状態遷移を示したものである。電源投入
時にはシンクロナスＤＲＡＭ２２を初期化するため、ア
イドルＳ１からプリチャージＳ３、モードレジスタ設定
Ｓ７、ＮＯＰ（ノンオペレーション）Ｓ２が実行され、
これに加えてダミーサイクルとしてリフレッシュシーケ
ンスＳ８が２回繰り返される。リフレッシュ処理は、ア
イドルＳ１からプリチャージＳ３、リフレッシュＳ８、
ＮＯＰＳ２の処理によって構成される。直線描画のよう
にバーストレングスが１の場合のデータの読み出しは、
アイドルＳ１からプリチャージＳ３、ロウアドレス活性
化（ロウアドレスストローブ・バンクアクティブコマン
ドにて指示）Ｓ４、読み出し（カラムアドレス・リード
コマンドにて指示）Ｓ６によって実行される。これに引
き続き同じロウアドレスであれば、読み出しＳ６を継続
して発行することで、次々にデータ読み出しが実行され
る（バーストリード動作）。データの書き込みは、アイ
ドルＳ１からプリチャージＳ３、ロウアドレス活性化Ｓ
４、書き込み（カラムアドレス・ライトコマンドにて指
示）Ｓ５によって実行される。これに引き続き同じロウ
アドレスであれば、書き込みＳ５を継続して発行するこ
とで、次々にデータ書き込みが実行される（バーストラ
イト動作）。連続読出し、又は連続書き込み中に、ロウ
アドレスが変化したら、ＮＯＰＳ２、プリチャージＳ
３、ロウアドレス活性化Ｓ４のステートを経て再び読出
し、書き込みが行われる。リードモディファイライトは
ＣＡＳレイテンシーが１の場合、上記読出しＳ６からＮ
ＯＰＳ２、書き込みＳ５を１つのサイクルとみなして実
行することもできる。表示処理モジュール１３からアー
ビタ１４１に対しバス要求があった場合、バスアクノリ
ッジ１４２１が返されると表示処理モジュール１３はモ
ードレジスタ３０を設定するための制御情報をシーケン
サ１４３に与え、これによってプリチャージＳ３、モー
ドレジスタ設定（モードレジスタセットコマンドにて指
示）Ｓ７、ＮＯＰＳ２が実行されてバーストレングが８
に設定される。その後、８ワード毎に読み出しＳ６が発
行される。その期間中に、現在アクセスしていないバン
クに対しプリチャージＳ３、予め求められている隣り合
う次のロウアドレス活性化Ｓ４を実行することができ
る。表示処理モジュール１３は、必要な表示データを読
み出した時点で、モードレジスタ３０の設定指示をシー
ケンサ１４３に与え、これによって、プリチャージＳ
３、モードレジスタ設定Ｓ７、ＮＯＰＳ２が実行されて
バーストレングスが１に設定される。その後にバス要求
信号がネゲートされてバスが開放される。

【００７４】図５乃至図１３にはシンクロナスＤＲＡＭ
２２に対する表示、描画サイクルでのアクセスタイミン
グの一例が示されている。ここで、読出されたデータは
所定のクロック経過（レイテンシー）後、データバスに
出力される。このレイテンシーは可変でありシンクロナ
スＤＲＡＭ２２のモードレジスタ３０にセットされる。
図５乃至図１３の例ではこのレイテンシーは全て１にさ
れているが特に限定されるものではない。

【００７５】図５には、描画処理における１ドットリー
ドモディファイライトの例が示されている。この例はラ
ンダムな画素似たいして１ドットづつ描画する場合であ
る。Ｔ１では、モードレジスタ３０にバーストレングス
を１として設定している（Ｍｏ）。Ｔ３に描画処理モジ
ュール１２は、１ドットリードモディファイライトのた
めの制御情報１４２１を発行する。ミスヒット検出部１
４７は、そのときのアクセスアドレスが前回のロウアド
レスと同位置でないことを検出する。これによってシー
ケンサ１４３はプリチャージＳ３（Ｔ３のＰｒ−ａ
ｂ）、ロウアドレス活性化Ｓ４（Ｔ４のＡｃ−ａ）、読
出しＳ６（Ｔ５のＲｅ−ａ）、ＮＯＰＳ２（Ｔ６のＮｏ
ｐ）、書き込みＳ５（Ｔ７のＷｒ−ａ）のためのコマン
ドをクロック信号ＣＬＫに同期してシンクロナスＤＲＡ
Ｍ２２に供給する。リード時におけるＣＡＳレイテンシ
ーは１とされるのでＴ６にデータが読出され、データの
書込みはＴ７に行われる。それに続く次の１ドット描画
はメモリバンクＢとされる。Ｔ８において、そのための
制御情報１４２１が発行され、プリチャージＳ３（Ｔ８
のＰｒ−ｂ）、ロウアドレス活性化Ｓ４（Ｔ９のＡｃ−
ｂ）、読出しＳ６（Ｔ１０のＲｅ−ｂ）、ＮＯＰＳ２
（Ｔ１１のＮｏｐ）、書き込みＳ５（Ｔ１２のＷｒ−
ｂ）のための各コマンドがクロック信号ＣＬＫに同期し
てシンクロナスＤＲＡＭ２２に供給される。

【００７６】図６及び図７は、表示処理モジュール１３
からの割込み処理を示すタイミングチャートである。同
図においてシンクロナスＤＲＡＭ２２はＴ１０までの間
はランダムなカラムアドレスに対して１ドットリード、
１ドットライトが行われて描画対象とされている。この
とき、表示処理モジュール１３からバス要求の割り込み
があるとする。図７にはそのようなバス要求によって表
示データとして一括して１６ワード読み出す例が示され
ている。表示処理モジュール１３からバス要求がある
と、アービタ１４１はバス調停を行い、表示処理モジュ
ール１３にバスを開放する。表示処理モジュール１３は
そのような１６ワード読み出しのための制御情報１４２
１をシーケンサ１４３に供給する。これにより、モード
レジスタ３０のバーストレングスが８に設定される（Ｔ
１１のＭｏ）。読み出しコマンドは８ワードごとに発行
される（Ｔ１５のＲｅ−ａ，Ｔ２３のＲｅ−ｂ）。Ｔ１
５のリードコマンド発行前にはプリチャージＳ３（Ｔ１
３のＰｒ−ａｂ）、ロウアドレス（ロウアドレス）活性
化Ｓ４（Ｔ１４のＡｃ−ａ）の各コマンドがシンクロナ
スＤＲＡＭ２２に発行される。最初の１ワードの読み出
しはＴ１６に同期して開始される。その期間中に、現在
アクセスされていないバンクに対しプリチャージＳ３
（Ｔ２１のＰｒ−ｂ）、予め求められている隣り合う次
のロウアドレス活性化Ｓ４（Ｔ２２のＡｃ−ｂ）のコマ
ンドがシンクロナスＤＲＡＭ２２に発行されて予じめそ
の処理がメモリバンクＢ（ｂ）側で行われる。これによ
り、データ処理をパイプライン化することができ、バス
スループットを向上させることができる。換言すれば、
アクセス対象メモリバンクの切り替わり目においても間
断なくデータの読み出しが可能にされる。表示処理モジ
ュール１３は、必要な表示データを読み出した時点で、
モードレジスタ３０の設定指示を与え、プリチャージＳ
３（Ｔ３２のＰｒ−ａｂ）、モードレジスタ設定Ｓ７
（Ｔ３３のＭｏ）、ＮＯＰＳ２（Ｔ３４のＮｏｐ）を実
行してバーストレングスを１に設定後、バス要求信号を
ネゲートし、バスを開放することになる。

【００７７】図８及び図９は表示データのバーストリー
ド動作例を示す。シンクロナスＤＲＡＭ２２の表示アク
セスサイクルの割合を短くするためには、できるだけ多
くの表示データを連続して読み出すのがよき、そのため
バーストレングスをフルページに設定して連続して読み
出す用にすることが望ましい。但し、表示処理モジュー
ル１３内に、あらかじめ読出した表示データを一旦蓄積
するためのＦＩＦＯあるいはＲＡＭ等が必要で、そのよ
うなＦＩＦＯなどの記憶容量との関係によって連続読み
出し語数を決定することになる。バーストストップコマ
ンド（Ｓｔｏｐ）は、特に限定はされないが、表示処理
モジュール１３内の読み出し語数のカウンタ出力値と読
み出しすべきデータ語数との比較結果の一致を以てその
発生タイミングを制御できる。図８においてＴ１でバー
スレングスをフルページとするようにコマンドレジスタ
３０が設定され（Ｍｏ）、Ｔ３でプリチャージ（Ｐｒ−
ａｂ）、Ｔ４でロウアドレス活性化（Ａｃ−ａ）、Ｔ５
で読み出し（Ｒｅ−ａ）の各コマンドが発行され、Ｔ６
に同期してデータが順次読出される。

【００７８】図１０及び図１１は、描画処理におけるＢ
ｉｔＢＬＴ（ビットブロック転送）の一例を示す。この
場合もバーストレングスをフルページに設定して連続し
て読出し、書き込みを実行している。このときのアクセ
スアドレスは同一ロウアドレスとされている。この例に
従えば、リード、ライトのデータ個数はそれぞれ１２個
とされ、バーストストップコマンド（Ｔ１７，Ｔ３０の
Ｓｔｏｐ）によってバーストリード、バーストライトを
終了している。表示処理モジュール１３はＢｉｔＢＬＴ
における転送元データとされる読み出しデータを内部に
蓄積するための手段を有している。

【００７９】図１２及び図１３は、表示処理モジュール
１３がシンクロナスＤＲＡＭ２２からの表示データを一
時的に蓄積するための手段を持たない場合の動作例であ
る。このときには表示処理と描画処理とをインタリーブ
する方式を採用する。この場合には、表示データをドッ
トレートに合わせて決められたサイクルで読み出す必要
があり、ここではクロック信号ＣＬＫの４サイクルに１
回の例を示している。クロック信号ＣＬＫの４サイクル
に１回の割合で読み出しを可能にするために、表示領域
と描画領域のメモリバンクを分けて、モニタ２０のフレ
ームの切り換えタイミングで表示領域と描画領域のメモ
リバンクを切り換え、また、表示のロウアドレスが切り
替わるタイミングでは、プリチャージＳ３と次のロウア
ドレス活性化Ｓ４を描画処理に優先して実行させる。図
１２及び１３の例ではメモリマットＡ（ａ）が表示領
域、メモリマットＢ（ｂ）が描画領域とされている。メ
モリ間ｔｔＡ（ａ）に対するプリチャージはＴ３（Ｐｒ
−ａｂ）で行われ、Ｔ４（Ａｃ−ａ）においてロウアド
レスが指定される。同図に示される表示のためのリード
動作はＴ４で指定された同一ロウアドレスに対して行わ
れる。このとき、メモリバンクＢ（ｂ）に対する描画
は、Ｔ１４（Ｐｒ−ｂ）、Ｔ１５（Ａｃ−ｂ）で選択さ
れたロウアドレスがＴ２４（Ｐｒ−ｂ）、Ｔ２６（Ａｃ
−ｂ）で変更され、ランダムに行われている。

【００８０】図１４は、ＢｉｔＢＬＴ（ビットブロック
転送）の描画処理方式の１実施例を示している。描画処
理モジュール１２は、特に限定はされないが、描画アル
ゴリズムに従いアドレスやデータの転送語数を演算する
ブロックと１ドットの色演算を行なうブロック等から構
成される。ＢｉｔＢＬＴ（ビットブロック転送）の描画
処理は、Ｘ方向の１ライン分の演算をＹ方向に繰り返し
処理することで実現することができる。Ｘ方向の１ライ
ン分の演算では、まず最初にアドレスカウンタ１２１を
リセットし、転送元の転送語数を転送語数レジスタ１２
２に設定する。バーストレングスはフルページに設定さ
れ、描画処理モジュール１２がバス制御部１４に転送元
開始アドレスを出力して、連続読み出しを開始する。バ
ス制御部１４からのアクノリッジ信号１４１２によりア
ドレスカウンタ１２１はインクリメントされ、転送元デ
ータをソースＲＡＭ１２４に一旦蓄積する。アドレスカ
ウンタ１２１の値と転送語数レジスタ１２２の値は比較
器１２３で比較され、一致したら停止信号１２３１によ
り描画処理モジュール１２からバス制御部１４に対し、
バーストストップの制御情報を発行する。ＢｉｔＢＬＴ
（ビットブロック転送）の描画処理で下地データとのと
演算を要する場合、下地データは予じめ転送元データと
同様にデスティネーションＲＡＭ１２６に一旦蓄積され
る。最後に転送元データがシフタ１２５で位置合わせさ
れ、これが演算器１２７で下地データと演算され、その
演算結果データが再びシンクロナスＤＲＡＭ２２に連続
的に書き込まれる。

【００８１】《ＲＯＭアクセスへの切換え》図２０及び
図２５に示されるようにバス制御部１４ａはシンクロナ
スＤＲＡＭ２２と共に、それよりも低速なメモリとして
ＲＯＭ２６をアクセス可能に構成することができる。図
２０に従えば、シンクロナスＤＲＡＭ２２と同一のバス
にＲＯＭ２６が接続される。ＲＯＭ２６のアドレス空間
はフレームバッファアドレス空間にマッピッングされ、
換言すれば、それを選択するための信号を形成するアド
レスデコーダは描画表示処理プロセッサ１１が有する。
描画処理モジュール１２ａが当該アドレスデコーダを有
する場合、ＲＯＭ２６のアドレス空間へのアクセスは、
制御情報１４２１によりバス制御部１４に通知される。
シーケンサ１４３は、アイドルＳ１から読み出しＳ６を
実行し、ＲＯＭ２６からのデータが確定するまでＮＯＰ
Ｓ２を実行する。ＮＯＰＳ２の実行回数は、ＲＯＭ２６
の動作速度に従って予じめ決定された値に固定すること
もできるが、採用可能なＲＯＭ２６の選択の余地を広げ
られると言う意味においては専用のレジスタに指定でき
るようにすることが望ましい。また、図３０のアドレス
デコーダ１４８１のようにバス制御部１４にアドレスデ
コーダが配置される場合、当該デコーダの出力が直接シ
ーケンサ１４３に入力されてＲＯＭ２６がアクセス制御
されることになる。このときのＮＯＰＳ２の挿入回数も
上記専用レジスタで指定することが可能である。

【００８２】図２５の例はモジュール１２，１３とバス
制御部１４との接続が専用バスを利用する点で図２０の
例と相違される。ＲＯＭ２６を持たない実施例において
もそのような専用バスによる接続を採用することができ
る。

【００８３】《データアクセスのパイプライン化》シン
クロナスＤＲＡＭ２２を用いることにより、いつでも従
来のＳＲＡＭに匹敵する高速転送が実現できるとは限ら
ない。つまり、高速転送が可能な条件は、同一ロウアド
レス内に限られ、異なるロウアドレスに移動する場合
（ミスヒット）には、プリチャージコマンド、ロウアド
レスの活性化コマンド（ロウアドレスストローブ・バン
クアクティブコマンド）を発行したりするミスヒット処
理の必要がある。このためフレームバッファの論理的な
画素座標に対する物理的なメモリアドレスのマッピング
として、例えば同一ロウアドレスの領域に隣り合う別の
領域にマッピングされた別のロウアドレスは必ず異なる
メモリバンクのロウアドレスとするような配置を採用す
る。これによりバーストレングスをＮ（Ｎ＞１）として
設定した場合、上述の図７から図１３のタイミングチャ
ートの説明からも明らかなように、シンクロナスＤＲＡ
Ｍ２２に対し現在データをアクセス中に上記アクセス中
のメモリバンクとは異なるメモリバンクに対し、プリチ
ャージコマンドおよびロウアドレスストローブ・バンク
アクティブコマンドを発行することが可能となり、バス
スループットを向上させることができる。描画処理モジ
ュール１２、表示処理モジュール１３またはバス制御部
１４内に予じめアドレスを演算する手段とロウアドレス
の切り換えを判定する手段（ミスヒット検出部１４７）
が設けられ、ロウアドレスの変化が検出されるとバス制
御部１４内のシーケンサ１４３にて、プリチャージコマ
ンド、ロウアドレスの活性化コマンドを発行し、続いて
列アドレスを発行するようにされている。これによっ
て、例えば最高１０ナノ秒ごとにデータを読出すこと、
および書き込むことも可能となる。

【００８４】図１５乃至図１７は、本実施例システムに
おけるシンクロナスＤＲＡＭ２２の物理的なメモリアド
レスと論理的な座標のマッピング（表示フェレーム上に
おけるマッピング）の例を示している。換言すれば、フ
レームバッファのビットマップ座標領域におけるシンク
ロナスＤＡＲＭ２２のロウアドレス毎のデータ配置が示
される。本実施例においてシンクロナスＤＲＡＭ２２に
おける同一のロウアドレスは２５６ドット分のピクセル
データに相当する。各図において縦×横＝１６ドット×
１６ドットの領域、縦×横＝１ドット×２５６ドットの
領域は一つのロウアドレスに相当する画素データの領域
である。図１５はロウアドレス同一の１６ドット×１６
ドットの矩形領域は図の横方向に隣り合うもの同士メモ
リバンクが相違するようにマッピングされる。図１６は
１ドット×２５６ドットの矩形領域が図の縦方向に隣り
合うもの同士メモリバンクが相違するようにマッピング
される。図１７はロウアドレス同一の１６ドット×１６
ドットの矩形領域は図の縦及び横の双方で隣り合うもの
同士メモリバンクが相違するようにマッピングされる。
図１５のマッピングは、ビットマップ座標上で横方向及
び斜め方向に進められる描画処理においてもアクセス対
象メモリバンクを交互に切り換えることができるように
なるので、一方のメモリバンクに対する読み出し又は書
込み中に他方のメモリバンクに対してプリチャージなど
の処理を予じめ行って処理のスループットを向上させる
ことができる。図１７のマッピングは特にフレームバッ
ファに対するアクセスが縦及び横方向に集中する場合に
最適なマッピングを想定したものである。図１６のマッ
ピングは描画又は表示がビットマップ座標上で横方向に
進められる処理においてアクセス対象メモリバンクが交
互に切り換えられることになるので、一方のメモリバン
クに対する読み出し又は書込み中に他方のメモリバンク
に対してプリチャージなどの処理を予じめ行って処理の
スループットを向上させることができる。図１６のマッ
ピングは矩形領域のクリアなどのようにスキャンアドレ
スを一方向に変化させて不都合がないような場合であ
る。

【００８５】例えば図１５、図１７のマッピングにおい
て、フレームバッファ配置の横方向にメモリアクセスが
行われる場合、メモリバンクＡとＢとの境界部分でのア
クセス態様は図７のＴ２４におけるアクセス態様とされ
る。また、図１６において横２５６ドット分のメモリア
クセスの態様は図８、図９のアクセスタイミングに対応
される。

【００８６】《ミスヒット処理に伴うパイプラインの乱
れ防止》シンクロナスＤＲＡＭをアクセスして行われる
データ処理のスループットをさらに向上させるためのミ
スヒット処理について別の実施例を参照しながら説明す
る。以下の実施例説明では、本発明の別の実施例に係る
データプロセッサとそれを適用したファクシミリ用画像
処理システムを一例として説明する。

【００８７】図３３には本発明の別の実施例に係るデー
タプロセッサ７０を備えた画像処理システムの一例ブロ
ック図が示される。同図においてセンサ８０は原稿の光
学的濃淡情報を読み取り、これを光電変換して画像デー
タを出力する。センサ８０は現在のファクシミリではＣ
ＣＤラインセンサが用いられることが多いが、密着セン
サも使われ始めており、エリアセンサなども今後適用さ
れていく。画像処理部７１では、画像データに含まれる
歪みを除去し、画質向上、さらには符号化等も実行す
る。本実施例では２個のシンクロナスＤＲＡＭ８２ａ，
８２ｂが設けられている。これらは、注目画素と周辺画
素を演算するために、高速にデータの読み出し及び書き
込みが行われるラインメモリとして、且つ画像処理，符
号化されたデータを通信処理部７９を介して送信するた
めに記憶する符号ページバッファとして利用される。２
個のシンクロナスＤＲＡＭ８２ａ，８２ｂはそれぞれ固
有のバス制御部７４ａ，７４ｂとインタフェースされ、
並列的にアクセス可能にされている。ＣＰＵ７５はシス
テム全体の制御を司り、また、画像処理，符号化したデ
ータをシンクロナスＤＲＡＭ８２ａ，８２ｂの上記ペー
ジバッファ領域に格納させて、通信処理部７９を介し
て、送信制御する。通信処理部７９は、受信側のファク
シミリとの接続，通信プロトコル手順を実行し、ＣＰＵ
７５からのデータを通信路で電送するための変換を行
う。クロック発生部７８は水晶発振子７７の基準周波数
を基に基本クロック７８１を作成し、画像処理部７１，
ＣＰＵ７５，通信処理部７９に供給する。受信時は通信
処理部７９，ＣＰＵ７５，画像処理部７１と、送信時の
逆をたどり、記録部８１で記録する。記録部８１は、感
熱ヘッドやインクジェット，電子写真技術を用いたレー
ザープリンタなどが実用化されている。

【００８８】シンクロナスＤＲＡＭ８２ａ，８２ｂは、
従来のＤＲＡＭに比べ、クロックに同期してデータ，ア
ドレス，制御信号を入出力できるため、従来のＳＲＡＭ
に匹敵する高速転送が実現でき、かつ従来のＤＲＡＭ以
上の大容量を低価格で実現可能となるメモリである。す
なわち、シンクロナスＤＲＡＭを用いることでメモリの
バス速度を向上させることができ、画像処理用ＳＲＡＭ
とページバッファ用ＤＲＡＭを統合することができる。
ここでシンクロナスＤＲＡＭ８２ａ，８２ｂは上記図２
で説明した回路構成と同様の回路構成を有するものと理
解されたい。そしてシンクロナスＤＲＡＭ８２ａ，８２
ｂに対するクロック信号ＣＬＫも上記実施例と同様にデ
ータプロセッサ７０から出力される。

【００８９】図３３において画像処理部７１はセンサ８
０から読み込んだ画像データに対して歪み補正処理、高
画質化処理、符号化処理などを実行する。これらの処理
は読み出しアドレスＲＤＡＤＲを用いてバス制御部７４
ａにシンクロナスＤＲＡＭ８２ａをリード動作させてデ
ータ８２１ａを出力させ、それによって得られたデータ
７５１ａを画像処理部７１が取り込み、画像処理部７１
は取り込んだデータ７５１ａを画像処理し、画像処理後
のデータ７５１ｂを書き込みアドレスＷＲＡＤＲを用い
てシンクロナスＤＲＡＭ８２ｂに書き込むことで実現し
ている。

【００９０】ここで、上記シンクロナスＤＲＡＭ８２ａ
からデータを読み出し、これを画像処理部７１で補正な
どの処理を行い、その結果をシンクロナスＤＲＡＭ８２
ｂに書き込むという処理は表示データ全体に対し、且つ
画像処理部７１の動作クロックに同期して順次複数の処
理ステップを一単位として繰り返し行われる。画像処理
のパイプラインとは、そのような複数処理ステップから
なる単位画像処理を複数並列的に且つ夫々の処理ステッ
プをずらしながら行い、例えば一単位の画像処理が見か
け上１処理ステップのサイクルタイムで行われるような
処理方式とされる。本実施例に従えば、画像処理部７１
はあるデータに対するリードアドレスＲＤＡＤＲと当該
リードデータに対してデータ処理を施したデータの書込
みアドレスＷＲＡＤＲとを並列的に出力する。このと
き、読み出しデータにデータ処理を施して書き込み可能
にされるまでのデータ処理時間は、図３３において２段
のラッチ７３１，７３２によるアドレス伝達遅延時間に
よって確保される。したがって、リードアドレスＲＤＡ
ＤＲとライトアドレスＷＲＡＤＲが並列的に画像処理部
７１から出力されたとき、当該リードアドレスＲＤＡＤ
Ｒによって読出されたデータがデータ処理されて書き込
まれるのは、ライトアドレスＷＲＡＤＲがラッチ回路７
３１，７３２を通過する遅延時間を待って有効とされる
アドレス信号ＷＲＡＤＲ３にて行われることになる。

【００９１】画像処理部７１の構成がパイプライン処理
可能にされているとき、読み出したデータを取り込んで
から、処理後のデータを書き込むまでの時間は一定でな
ければ、部分的にクロックを停止させて待ち合わせるこ
とになり、待ち合わせにはタイミング上複雑な処理を要
する。例えば、シンクロナスＤＲＡＭ８２ａから連続的
にデータを読み出し、それに対するデータ処理の結果を
シンクロナスＤＲＡＭ８２ｂに連続的に書き込みを行う
ようにして画像処理のパイプラインを実現するとき、シ
ンクロナスＤＲＡＭに対する読み出し又は書込みの何れ
かにおいてミスヒットが生ずると、パイプラインが崩
れ、部分的にデーター破壊が発生する。このため、ミス
ヒットが発生すると画像処理演算を一時的に停止し、パ
イプライン内のデータを止めておくことでデーターを保
持しなければならない。また、読み出し側、書き込み側
のいずれでミスヒットが起こっても止める必要があるた
め、書込み側と読み出し側のミスヒット判定を同時に行
う。本実施例に従えば、シンクロナスＤＲＡＭ８２ａに
対して読み出しアドレスを発行し、データを読み出し、
それに対してデータ処理を施し、書込みアドレスをシン
クロナスＤＲＡＭ８２ｂに発行して当該データをシンク
ロナスＤＲＡＭ８２ｂに書き込むという一連の処理の流
れにおいて、その最終段階のデータ書き込みを行う時点
で初めて当該書込みロウアドレスのミスヒットが判明す
るならば、そのときには最早次のデータ処理のためのデ
ータがシンクロナスＤＲＡＭ８２ａから次々と読出され
ているので、その段階で書き込みミスヒット処理を挿入
すると、パイプラインが乱れ、それを修復するには複雑
な処理を要することになる。

【００９２】そこで図３３の実施例においては画像処理
部７１が出力するリードアドレスＲＤＡＤＲとライトア
ドレスＷＲＡＤＲに対してミスヒット検出を行うように
されている。リードアドレスＲＤＡＤＲのミスヒット検
出部７２ｂはバス制御部７４ａに配置されるが、ライト
アドレスＷＲＡＤＲのミスヒット検出部７２ａはラッチ
回路７３１の前段に配置され、書き込みアドレスＷＲＡ
ＤＲ３がミスヒットするかどうかは読み出しアドレスＲ
ＤＡＤＲの発行時点で検出するようになっている。すな
わち、上記書き込みアドレスＷＲＡＤＲはミスヒット検
出部７２ａ、ラッチ７３１、７３２を経由して内部アド
レスＷＲＡＤＲ３とされてバス制御部７４ｂに接続され
ている。ラッチ７３１，７３２は、読み出しアドレスＲ
ＤＡＤＲによって読出されたデータを処理、加工して、
書き込みデータを作成するまでの処理遅延時間を保証し
ている。バス制御部７４ａ，７４ｂはそれぞれ独立した
アドレスバス、データバス、及びコントロールバスを介
してシンクロナスＤＲＡＭ８２ａ，８２ｂに接続されて
いる。基本的に各バス制御部７４ａ，７４ｂは独立に動
作するが、本実施例では、書き込みアドレスで発生する
ミスヒット情報を前もって読み出しアドレスのミスヒッ
ト処理時に参照することで反映している。換言すれば、
書き込みアドレスＷＲＡＤＲ３でミスヒットする状態
を、読み出しアドレスＲＤＡＤＲ発行時点における書き
込みアドレスＷＲＡＤＲで検出しておき、書込みアドレ
スＷＲＡＤＲ３でのミスヒットを読み出しアドレスＲＤ
ＡＤＲがミスヒットしたと同じように扱う。本実施例に
従えば、ミスヒット検出部７２ａで検出されたミスヒッ
ト信号ＷＲＭＨＴをバス制御部７４ａに与え、これを受
けるバス制御部７４ａはミスヒット信号ＲＤＭＨＴをク
ロックドライバ７６に供給して画像処理部７１に対する
クロック信号７６０の供給を一定期間停止させる。停止
期間はミスヒットに応ずるシンクロナスＤＲＡＭに対す
るプリチャージ及びロウドレス活性化のための処理期間
とされる。リードアドレスＲＤＡＤＲによってミスヒッ
トが検出される場合には直接ミスヒット信号ＲＤＭＴＨ
がクロックドライバ７６に供給されて同様に作用され
る。このようなミスヒットの同期化により、ミスヒット
に伴う無効データの処理を統一化でき、画像処理のパイ
プラインの簡素化を行なうことができる。すなわち、画
像処理のパイプラインの乱れを極力防止することができ
る。尚、ここでは簡単のためクロックドライバ７６から
画像処理部７１へのクロック信号７６０を全て停止する
ように図示されているが、画像処理部７１のパイプライ
ン保持に関するものに限定してもよいし、またノンオー
バーラップ多相クロックを用いるクロック体系であれば
何れかの相に限定して停止させてもよい。

【００９３】図３５には図３３のシステムでパイプライ
ン処理途上において読み出し時にミスヒットが発生した
場合の一例動作タイミングチャートが示される。画像処
理部７１からＴ１で発行されたリードアドレスＲＤＡＤ
Ｒはバス制御部７４ａに送られ、Ｔ２においてバス制御
部７４ａは、それに含まれるシーケンサのステータスＲ
ＤＢＳＴを第１データ読み込みＲ１に変更する。これに
よりＴ３においてシンクロナスＤＲＡＭ８２ａからデー
タＤＲ１が出力される。データＤＲ１は画像処理部７１
で加工処理されて書き込みデータＤＷ１とされる。書き
込みアドレスＷＲＡＤＲは、遅延手段としてのラッチ回
路７３１，７３２などで遅延されて内部ライトアドレス
ＷＲＡＤＲ３とされ、Ｔ４においてバス制御部７４ｂの
シーケンサのステータスＷＲＢＳＴが第１データ書込み
Ｗ１に変更され、当該データＤＷ１がシンクロナスＤＲ
ＡＭ８２ｂに書き込まれる。このとき、次に読み出し対
象とされる読み出しアドレスＲＤＡＤＲのロウアドレス
がＲ１の時のロウアドレスと異なっていた場合、再度ロ
ウアドレスのプリチャージ及びロウアドレスの活性化処
理を行なうミスヒット処理が必要とされる。Ｔ２におい
て画像処理部７１からリードアドレスＲＤＡＤＲとして
Ｒ２が発行されると、バス制御部内７４ａのミスヒット
検出部７２ｂにて、Ｒ１のロウアドレスと比較処理が行
なわれ、異なることが判明するとミスヒット信号ＲＤＭ
ＴＨが発行される。これにより、クロックドライバ７６
はクロック信号７６０の供給を停止して画像処理部７１
の動作を停止させ、Ｔ４〜Ｔ６の期間においてアドレス
ＲＤＡＤＲ，ＷＲＡＤＲ３，ＷＲＡＤＲの更新が停止さ
れて停止前のアドレスをその期間保持する。この間にバ
ス制御部７４ａはシンクロナスＤＲＡＭ８２ａにプリチ
ャージ（Ｐｒｅ）及びＲ２に対応されるロウアドレス活
性化（Ａｃｔ）の各コマンドを発行してミスヒット処理
を行う。ミスヒット処理が行われている期間は新たなデ
ータの読み出しが行われず、これに呼応して有効な書き
込みデータも途切れるため、書き込みバス制御部７４ｂ
はミスヒット信号ＲＤＭＴＨを受けてＴ５〜Ｔ７の期間
アイドル状態とされる。

【００９４】図３６は書き込み時にミスヒットが発生し
た場合の一例タイミングチャートが示される。画像処理
部７１からＴ２で発行された書き込みアドレスＷＲＡＤ
Ｒがミスヒットする場合を想定する。仮に、書き込みア
ドレスＷＲＡＤＲ３のミスヒットをバス制御部７４ｂ内
で検知したとすると、ミスヒットが判明するのはＴ４ス
テートであり、Ｔ５ステートからアドレスの更新などを
停止しても、それまでの間には別のリードアドレスに対
応するデータや書込みアドレスが既に発行されているた
め、ミスヒット処理期間中にそれらの情報は消失してし
まう。本実施例においては読み出しアドレスＲＤＡＤＲ
と同じタイミングで書き込みアドレスＷＲＡＤＲのミス
ヒット検出を行い、書込みミスヒットを検出すると、読
み出し時点から画像処理及びアドレス更新をアイドルさ
せることで書き込みミスヒットの処理期間にデータやア
ドレスが消失する事態が阻止される。

【００９５】図３６においてライトアドレスＷ２でミス
ヒットが生じた場合のパイプラインの流れと、図３５に
おいてリードアドレスＲ２でミスヒットは生じた場合の
パイプラインの流れとは相互に等しくされている。さら
に詳述すれば、、図３５と図３６の双方において代表的
に示されたステートＴ１からＴ１０において、画像処理
部７１が出力するリードアドレスＲＤＡＤＲとライトア
ドレスＷＲＡＤＲとの出力状態は途中で書き込みミスヒ
ットが生じても読み出しミスヒットが生じても乱れるこ
となく一定の順番を保つことができる。すなわち、シン
クロナスＤＲＡＭ８２ａ，８２ｂに対するリード・ライ
ト時にミスヒット処理が介在されることになっても１ス
テート１サイクルでの画像処理のパイプラインの乱れを
完全に防止することができる。

【００９６】《ミスヒット処理と割り込み処理との競
合》シンクロナスＤＲＡＭ８２ａ，８２ｂは、画像処理
部７１からのアクセスのみならず、ＣＰＵ７５ からの
アクセスも可能である。シンクロナスＤＲＡＭ８２ａ，
８２ｂには画像処理部７１のコマンドやパラメータも格
納されるからである。ＣＰＵ７５がシンクロナスＤＲＡ
Ｍ８２ａ，８２ｂをアクセスするときは当該ＣＰＵ７５
はミスヒットの場合と同様に画像処理部７１の処理を中
断させ且つミスヒット処理を実行させるため、割り込み
要求信号ＳＤＣＡＣＫをクロックドライバ７６とバス制
御部７４ａへ発行する。特に制限されないが、割り込み
要求信号ＳＤＣＡＣＫは割り込み期間においてローレベ
ルのようなアクティブレベルに維持されるものとする。
クロックドライバ７６はその割り込み信号ＳＤＣＡＣＫ
を受けると、画像処理部７１へのクロック信号７６０の
供給を停止させる。このときのクロック信号７６０の供
給停止期間は当該割り込み信号ＳＤＣＡＣＫがハイレベ
ルのようなインアクティブレベルにネゲートされるまで
の任意期間とすることができる。また、割り込み時点に
おけるミスヒット処理はシンクロナスＤＲＡＭ８２ａ，
８２ｂに対するアクセス主体がＣＰＵ７５に変更される
ことを以て一義的に行われるようにするものであり、割
り込み信号ＳＤＣＡＣＫのアクティブレベルへのレベル
変化を検出して１ショットパルスを発生する回路の出力
によって強制的にミスヒットを発生される。ＣＰＵ７５
の割り込みが終了すると、再度画像処理部７１が動作を
再開するが、ミスヒット検出部７２ａで検出したミスヒ
ット信号は画像処理部７１が停止している期間では、正
しい動作を保証できない。したがって、ＣＰＵ７５の割
り込みが終了されて再び画像処理部７１が動作されたと
きには、上記同様に割り込み信号ＳＤＣＡＣＫのインア
クティブレベルへのレベル変化を検出して１ショットパ
ルスを発生する回路の出力によって強制的にミスヒット
を発生される。

【００９７】《内部回路の詳細例》図３９には画像処理
部７１の一例ブロック図が示される。グラフィックパイ
プラインマネージャＧＰＭはシンクロナスＤＲＡＭ８２
ａからコマンドを読み出し、読み出しアドレス発生部３
０１、書き込みアドレス発生部３０２、データ生成部３
０３にパラメータを設定し起動をかける。読み出しアド
レス発生部３０１、書き込みアドレス発生部３０２、デ
ータ生成部３０３は内部にシーケンサＳＥＱを持ちそれ
ぞれリードアドレスＤＲＡＤＲ，ライトアドレスＷＲＡ
ＤＲ，データＧＤＡＴを発生する。入力データ７５１ａ
は、データ生成部３０３で作成したデータＧＤＡＴと算
術論理演算器などの演算器３０８で合成され、タイミン
グ調整ラッチ３０９を経由し出力データ７５１ｂに加工
される。クロックドライバ７６から供給されるクロック
信号７６０はクロックドライバ３１１で内部回路の各部
に分配され、各内部回路は分配されたクロック信号に同
期動作される。したがって、クロック信号７６０の供給
が停止されると画像処理部７１の動作は停止される。

【００９８】図４０にはクロックドライバ７６の一例が
示される。クロック発生部７８から入力されたクロック
信号７８１はドライバ（ＤＲＶ）７６１を駆動し、さら
にドライバ（ＤＲＶ）７６２，７６３，７６４分配され
る。ドライバ７６２の出力はシンクロナスＤＲＡＭ８２
ａ，８２ｂへのクロック信号ＣＬＫとされる。論理和ゲ
ート（ＯＲ）７６７はそれぞれローイネーブル信号とさ
れる上記割り込み信号ＳＤＣＡＣＫ及びミスヒット信号
ＲＤＭＴＨの論理和信号ＭＴＨを出力する。論理積ゲー
ト（ＡＮＤ）７６６は上記ドライバ７６１の出力クロッ
ク信号と論理和ゲート７６７の出力を受け、双方の論理
積信号をドライバ（ＤＲＶ）７６５に供給して上記クロ
ック信号７６０を生成する。したがって、ミスヒット又
はＣＰＵ割り込みによって論理積ゲート７６６の出力は
ローレベルに固定され、画像処理部７１へのクロック信
号７６０の供給が停止される。クロック信号Ｃｂ，Ｃｃ
はバス制御部７４ａ，７４ｂに供給される動作基準クロ
ック信号である。

【００９９】図４１にはバス制御部７４ａの一例ブロッ
ク図が示される。画像処理部７１からの読み出しアドレ
スＲＤＡＤＲとＣＰＵ７５からのアドレス７５２はセレ
クタ９００で選択され、ミスヒット検出部７２ｂとマル
チプレクサ９０３に供給される。ミスヒット検出部７２
ｂでは、分離回路７２２にてロウアドレスの抽出が行わ
れる。アドレスバスのうちどのビットがロウアドレスに
相当するかは、その時のモードに依存するため、ＣＰＵ
７５から供給されるモード指定情報７４９により判定す
る。抽出されたロウアドレスはラッチ７２１に格納さ
れ、今回アクセスされるロウアドレス（分離回路７２２
の出力）と前回アクセスされたロウアドレス（ラッチ７
２１の出力）が比較器７２３にて比較される。特に制限
されないが比較結果の一致出力はハイレベルとされる。
比較器の７２３の出力は２入力型の論理和ゲート７２４
の一方の入力に結合される。他方の入力には１ショット
パルス発生回路７２５の出力が供給される。１ショット
パルス発生回路７２５は割り込み信号ＳＤＣＡＣＫのア
クティブからインアクティブへのレベル変化及びその逆
の変化を検出して所定期間ハイレベルとされる１ショッ
トパルスを出力する。したがって、割り込み要求が有っ
たと、割り込み要求が解除されたとき何れの場合にもミ
スヒット検出と同様の状態が強制的に作り出される。論
理和ゲート７２４の出力信号９０８は論理和ゲート（Ｏ
Ｒ）９０７及びシーケンサ９０５に供給される。論理和
ゲート９０７の他方の入力にはミスヒット検出回路７２
ａからのミスヒット信号ＷＲＭＴＨが供給される。した
がって、ミスヒット検出回路７２ａと７２ｂの何れかに
おいてミスヒットが検出されれば論理和ゲート９０７か
ら出力されるミスヒット信号ＲＤＭＴＨがアクティブに
される。シーケンサ９０５は内部信号９０８にて比較結
果の不一致が通知されると、ミスヒット処理を実行す
る。シーケンサ１４４の出力はラッチ９０６を経由し、
シンクロナスＤＲＡＭ８２ａへのアドレスを選択するマ
ルチプレクサ９０３のセレクト端子に接続され、またラ
ッチ９０４の入力にも接続され、当該ラッチ９０４を介
してシーケンサ９０５に現在のステータスを与えること
ができるようになっている。マルチプレクサ９０３はそ
れに供給されるどのアドレスビットをシンクロナスＤＲ
ＡＭに供給するかをラッチ９０６の出力に従って選択す
る。マルチプレクサ９０３の出力はシンクロナスＤＲＡ
Ｍ８２ａへのアドレスバスに接続される。ＣＰＵ７５の
データバス７５１と画像処理部７１へのデータバス７５
１ａはセレクタ９０５で選択可能にされてバスバッファ
９０２を経由しシンクロナスＤＲＡＭ８２ａのデータバ
スに接続される。セレクタ９００，９０１は指示信号Ｓ
ＥＬにより制御される。指示信号ＳＥＬは遅延回路９２
０から出力される。遅延回路９２０は、割り込み信号Ｓ
ＤＣＡＣＫが変化されたときその変化がクロックドライ
バ７６のクロック信号７６０に反映されるタイミングを
以て変化された指示信号ＳＥＬ（割り込み信号ＳＤＣＡ
ＣＫの遅延信号）を出力する。指示信号ＳＥＬがローレ
ベルのとき、すなわちＣＰＵ割り込みがアクティブにさ
れているときにセレクタ９００，９０１はＣＰＵ７５側
との接続を選択する。バスバッファ９０２はシーケンサ
９０５の出力により制御される。尚、バス制御部７４ｂ
は図４１のバス制御部７４ａに対してミスヒット検出の
ための回路構成が省かれた構成を有するものと理解され
たい。また、ミスヒット検出部７２ａは図４１のミスヒ
ット検出部７２ｂに対して入出力信号が相違される点を
除いて同様の構成を有するものと理解されたい。

【０１００】《リード・ライト時分割による画像処理シ
ステム》図３４には一つのシンクロナスＤＲＡＭ８２を
時分割的にリードライトして上述の画像処理を行う場合
の実施例が示される。センサ８０から画像データを読み
込み画像処理部７１にて、歪み補正処理、高画質化処
理、符号化処理などを実行する。これらの処理は読み出
しアドレスＲＤＡＤＲを用いてバス制御部７４に入力
し、シンクロナスＤＲＡＭ８２からデータをバス７５１
を用いて読み出し、画像処理後のデータを同じバス７５
１を用いて書き込みアドレスＷＲＡＤＲで書き込むこと
で実現している。８２１，８２２はシンクロナスＤＲＡ
Ｍ８２とバス制御部７４とを結合するデータバス，アド
レスバスである。

【０１０１】図４２にはバス制御部７４の一例ブロック
図が示される。このバス制御部７４はＣＰＵ７５と画像
処理部７１が双方に共通のバス７５２、７５１で結合さ
れ、また、ミスヒット信号９０８はそれに含まれるミス
ヒット検出回路７２ｂによって形成される点が図４１の
構成と相違される。図４１と同一の機能を有する回路要
素には同一符号を付してその詳細な説明を省略する。
尚、図示はしないがこの実施例のクロックドライバ７６
ｃも基本的な構成は図４０のクロックドライバ７６と同
様に構成される。図４０におけるＲＤＭＨＴは９０８に
置き換えられ、クロック信号Ｃｂは不要とされる。した
がって、上記実施例同様にミスヒットが生ずると画像処
理部７１へのクロック信号７６０の供給が停止され、ま
た、ＣＰＵ７５の割り込みに対しても画像処理部７１へ
のクロック信号７６０の供給が強制的に停止され且つ最
初に強制的なミスヒットが作り出され、割り込み解除に
時点においても強制的なミスヒットが作り出される。

【０１０２】図３７及び図３８には単一メモリを時分割
でリードライト利用する図３４のシステムに於ける一例
動作タイミングチャートが示される。Ｔ１で発行された
読みだしアドレスＲ１はバス制御部７４によりシンクロ
ナスＤＲＡＭ８２からデータＤＲ１を読み出す。画像処
理部７１で加工されたデータＤＷ１は書き込みアドレス
Ｗ１に書き込まれる。読み出しデータは、ＣＡＳレイテ
ンシーを１と仮定すると（書き込みデータのレイテンシ
ーは０）、読み出しから書き込みに遷移する際は、１サ
イクルの空きを作る必要がある。これがバスステータス
ＲＷＢＳＴのＴ３ステータスのＮＯＰとされる。図３７
は読み出し時のミスヒット処理、図３８は書き込み時の
ミスヒット処理のタイミングを示している。読み出しと
書き込みは時分割的に実行されるため、リード・ライト
の何れかにおいてミスヒットが生じた時点でアドレス更
新および画像処理が停止される。リード・ライトが時分
割に行われる場合にはそれによって画像処理の流れが乱
れることは防止される。

【０１０３】《画像処理部の応用例》図４３は画像処理
部７１をファクシミリに適応した場合のブロック図を示
している。データ制御部１１１０にてシンクロナスＤＲ
ＡＭ８２からシリアルに取り出した信号を分離し、ライ
ン毎のデータに分けている。エッジ強調部１１２では、
センサ８０からのデータと制御部１１１０からの出力を
用いて周辺画素を参照し注目点と周辺画素の濃度差を強
調している。ラッチ１１２１〜１１２９は、注目点とそ
の周辺画素の値を記憶するレジスタである。これらのレ
ジスタの出力を演算することよりエッジ強調出力１１３
０が形成される。誤差拡散部１１３では、多値データを
高画質に２値化するため、注目画素１１３５を二値化す
る際の誤差データを周辺画素１１３１〜１１３４に分配
している。次ラインのための誤差データはセレクタ１１
５を介してメモリバス７５２へ、現在のラインの誤差デ
ータはデータ制御部１１１０から供給している。誤差拡
散部１１３の出力は、二値データとなるため、パック処
理部１１４にてパックされ、セレクタ１１５を介してメ
モリバス７５１へ供給され、それがシンクロナスＤＲＡ
Ｍ８２に書き込まれる。セレクタ１１５には、現在入力
中のデータも次ライン処理時のデータとして書き込める
よう選択可能とされている。

【０１０４】一方、読み出し及び書き込みアドレスは読
み出しカウンタ１１６，書き込みカウンタ１１７で生成
している。なおカウンタの制御はクロックドライバ７６
の出力７６１で制御され、ミスヒットやＣＰＵ７５から
の割り込みにて停止するように制御される。クロックド
ライバ７６からのクロック信号７６１が今日急停止され
ると、内部のラッチやレジスタの動作も停止され、処理
が先に進まないように制御される。

【０１０５】図４４の（ａ）にはシンクロナスＤＲＡＭ
８２をタイムスロット方式で利用する際の例が示され
る。これはシンクロナスＤＲＡＭ８２とデータプロセッ
サ７０ａのデータバスが１つの場合、時分割で処理する
必要があるため、データバスの使用順序の一例が示され
る。この例では、前ラインの読み込みＬ１Ｒ，前々ライ
ンの読み込みＬ２Ｒ，現ラインの誤差データ読み込みＬ
ＥＲ，ミスヒット時のプリチャージ処理ＰＲＥ，ロウア
ドレス活性化ＡＣＴ，現ラインデータの書き込みＬＯ
Ｗ，現ラインの誤差データ書き込みＬＥＷ，パックした
二値化結果データの書き込みＬＫＷの順番でシンクロナ
スＤＲＡＭ８２のアクセスを行っている。

【０１０６】図４４の（ｂ）にはアドレスマップの一例
が示されている。Ｌ０は現ライン，Ｌ１前ライン，Ｌ２
前々ラインのデータ，ＬＥは誤差データ，ＬＫは結果デ
ータの各エリアである。これらはシンクロナスＤＲＡＭ
８２におけるラインメモリ領域のエリアであり、シンク
ロナスＤＲＡＭ８２のページバッファエリアと同一メモ
リアドレス上にマッピングされている。

【０１０７】図４５は画像処理部をグラフィックス処理
に適用した際のブロック図を示している。ファクシミリ
への適用例に比べ、上記エッジ強調部と誤差拡散部が合
成データ作成部１１８に変更され、ソースデータと他の
値１１８６とを合成して出力データを作成し、その結果
をディレー素子１１８３，１１８４，１１８５で遅延さ
せて位相保証を行ってバス７５２に出力する用になって
いる。

【０１０８】図４６は画像処理部をプリンタへ適用した
場合の一例ブロック図である。シンクロナスＤＲＡＭ８
２から読み込んだデータが座標演算部１１９１に供給さ
れ、そこで演算されたデータが直線発生部１１９２で演
算され、最後にベクトル描画部１１９３でベクトル演算
され、その演算結果がバス７５２をてシンクロナスＤＲ
ＡＭ８２書き込まれる。基本的な動作はファクシミリに
適用した例と同様である。

【０１０９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１１０】例えば、例えば画像データはモニタに表示
されるべき画像データに限定されず、ページプリンタで
印刷されるべき画像データであってもよい。また本発明
は画像表示装置に適用されるだけでなく、大量のデータ
をメモリを用いて処理すべき各種データ処理システムに
も同様に適用できることは言うまでもない。

【０１１１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１１２】すなわち、メモリへのクロックを処理手段
から供給することにより、クロックとアドレス、デー
タ、制御信号のスキューを最小化しデータプロセッサか
らのコマンド（制御信号）をシンクロナスＤＲＡＭのよ
うなメモリに確実に実行させること、換言すればクロッ
ク信号に同期したシンクロナスＤＲＡＭのアクセスを確
実に行うことができる。

【０１１３】動作周波数の異なる複数のデータ処理モジ
ュールから同一メモリにアクセスするときに、バスアク
セス権が認められたデータ処理モジュールに対応される
周波数のクロック信号を選択する手段を設けることによ
りクロックとデータやアドレスとのスキューを最小化し
て、データ処理モジュールからのコマンドを確実に実行
させることができる。

【０１１４】メモリへのアドレス、データ、制御信号と
共にクロック端子をハイインピーダンスにする手段を設
けることにより、メモリを外部バスに開放した場合、別
のデータプロセッサによる当該シンクロナスＤＲＡＭの
ようなメモリに対してはそれに最適なクロック信号を当
該別のデータプロセッサから供給することが許容され、
これにより、シンクロナスＤＲＡＭのようなメモリを複
数のデータプロセッサが共有する場合にも夫々にデータ
プロセッサの動作速度に応じてアドレス、データ、制御
信号のスキューを最小化した当該メモリへのアクセスを
実現することができる。

【０１１５】データ処理条件に応じてメモリに対してモ
ードレジスタの設定コマンドを発行する処理手段を設
け、画像データ処理内容に最適なバーストレングスを設
定することによって、効率の良いメモリアクセスを実現
できる。

【０１１６】上記メモリに対し現在データをアクセス中
に上記アクセス中のメモリバンクとは異なるメモリバン
クに対し、プリチャージコマンドおよびアクティブコマ
ンドを発生するバス制御部を設けることにより、メモリ
のバスをパイプライン化して利用でき、メモリアクセス
のスループットを向上できる。

【０１１７】前回のロウアドレスと現在のロウアドレス
を比較することで、ミスヒットの有無を判定し、プリチ
ャージ，ロウアドレスの活性化を実行することで、所望
のアドレスのアクセスが可能になる。

【０１１８】読み込み・書き込みアドレスのミスヒット
検知により所定期間画像処理演算を停止する手段を設け
ることにより画像処理のパイプライン内のデーターを破
壊することなく保持できる。

【０１１９】書き込みアドレスのミスヒット検知を読み
込みアドレスのミスヒット検知と実質的に同じタイミン
グで検出することにより、書き込み時のミスヒットを、
読み込み時のミスヒットにフィードバックすることがで
き、書き込みミスヒット時のデータ溢れ防止のためのバ
ッファなどを設けて複雑な処理を行わなくても、ミスヒ
ットに伴うパイプラインの乱れを防止することができ
る。

【０１２０】シンクロナスＤＲＡＭのようなメモリに対
するアクセス主体が複数あるときに、アクセス主体が変
更されることに応じて一義的にミスヒットを発生させる
ことにより、例えば書き込みミスヒットを検知する手段
を含むデータ処理モジュールの動作に代えて別のデータ
処理モジュールがシンクロナスＤＲＡＭをアクセスした
後（その間における当該書込みミスヒット検出手段の動
作は不確定になっている）その書き込みミスヒットを検
知する手段を含むデータ処理モジュールが動作を開始し
ても、このとき当該書込みミスヒット検出手段の動作に
頼ると発生する虞のあるミスヒット処理ぬけを確実に防
止することができる。換言すれば、メモリに対するアク
セス主体変更時において強制的にミスヒットを生じさせ
ることにより、メモリアクセス主体の変更に伴って動作
が停止されたデータ処理モジュールの動作再開時点など
におけるミスヒット判定の不確定性に対処することがで
き、ミスヒット時の処理の信頼性を向上させることがで
きる。

【０１２１】上記効果によって、シンクロナスＤＲＡＭ
を画像処理システムに適用する際に起こるミスヒット処
理を低コストに実現することで、メモリの統合が可能に
なり低コストで高性能な装置を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理システムのブ
ロック図である。

【図２】シンクロナスＤＲＡＭの一例ブロック図であ
る。

【図３】バス制御部の一例ブロック図である。

【図４】バス制御部のシーケンサの状態遷移を示した説
明図である。

【図５】描画処理における１ドットリードモディファイ
ライトの例を示したタイミングチャートである。

【図６】表示処理モジュールの割込み処理を示す前半の
タイミングチャートである。

【図７】図６に続く後半のタイミングチャートである。

【図８】表示データのバーストリードを示す前半のタイ
ミングチャートである。

【図９】図８に続く後半のタイミングチャートである。

【図１０】描画処理におけるビットブロック転送を示す
前半のタイミングチャートである。

【図１１】図１０に続く後半のタイミングチャートであ
る。

【図１２】表示と描画処理をインタリーブする形式のア
クセス動作を示す前半のタイミングチャートである。

【図１３】図１２に続く後半のタイミングチャートであ
る。

【図１４】ビットブロック転送による描画制御のための
一実施例を示すブロック図である。

【図１５】本実施例システムにおける物理的なメモリア
ドレスと論理的な座標の一例マッピング図である。

【図１６】本実施例システムにおける物理的なメモリア
ドレスと論理的な座標の他の例を示すマッピング図であ
る。

【図１７】本実施例システムにおける物理的なメモリア
ドレスと論理的な座標のその他の例を示すマッピング図
である。

【図１８】シンクロナスＤＲＡＭへのアドレス、デー
タ、制御信号およびクロック端子をハイインピーダンス
にするための一実施例ブロック図である。

【図１９】シンクロナスＤＲＡＭへのアドレス、デー
タ、制御信号およびクロック端子をハイインピーダンス
にするための他の実施例ブロック図である。

【図２０】シンクロナスＤＲＡＭと同一データバスにＲ
ＯＭを接続した画像処理システムのブロック図である。

【図２１】シンクロナスＤＲＡＭに対し描画表示処理プ
ロセッサから直接複数の周波数のクロックを供給する画
像処理システムのブロック図である。

【図２２】シンクロナスＤＲＡＭに対し供給する複数の
周波数のクロックを外部から供給する形式の画像処理シ
ステムのブロック図である。

【図２３】描画表示処理プロセッサが描画処理モジュー
ルを含まない場合のように単一モジュールを含んで構成
される画像処理システムの実施例ブロック図である。

【図２４】単一モジュールで複数の周波数のクロックを
選択するクロックセレクタを有する画像処理システムの
実施例ブロック図である。

【図２５】モジュールとバス制御部間のアドレスバスま
たはデータバスを専用バスに下場合の実施例ブロック図
である。

【図２６】外部端子からの入力タイミングによりメモリ
に対してモードレジスタの設定コマンドを発行する実施
例のブロック図である。

【図２７】モードレジスタの設定コマンドを発行する専
用命令による実行シーケンスを示すフローチャートであ
る。

【図２８】モードレジスタの設定コマンドを発行する専
用命令のフォーマットを示す説明図である。

【図２９】シンクロナスＤＲＡＭのモードレジスタの設
定値を内部のデータバスから直接指定できるようにした
実施例のブロック図である。

【図３０】アドレスデコーダにより専用にマッピングさ
れた内部レジスタを書き換えることに同期してシンクロ
ナスＤＲＡＭのモードレジスタの設定コマンドを発行す
る実施例を示すブロック図である。

【図３１】マイクロプログラム制御によってＳＤＡＲＭ
のモードレジスタの設定コマンドを発行する実施例のブ
ロック図である。

【図３２】複数の描画表示処理プロセッサが単一のシン
クロナスＤＲＡＭを共有するシステムの一例ブロック図
である。

【図３３】本発明の別の実施例に係るデータプロセッサ
を備えた画像処理システムの一例ブロック図である。

【図３４】一つのシンクロナスＤＲＡＭを時分割的にリ
ードライトして画像処理を行う場合の実施例システムブ
ロック図である。

【図３５】図３３のシステムでパイプライン処理途上に
おいて読み出し時にミスヒットが発生した場合の一例動
作タイミングチャートである。

【図３６】図３３のシステムで書き込み時にミスヒット
が発生した場合の一例タイミングチャートである。

【図３７】図３４のシステムにおいて読み出し時にミス
ヒットが発生した場合の一例動作タイミングチャートで
ある。

【図３８】図３４のシステムにおいて書込み時にミスヒ
ットが発生した場合の一例動作タイミングチャートであ
る。

【図３９】図３３のデータプロセッサにおける画像処理
部の一例ブロック図である。

【図４０】図３３のデータプロセッサにおけるクロック
ドライバの一例ブロック図である。

【図４１】図３３のデータプロセッサにおけるバス制御
部の一例ブロック図である。

【図４２】図３４のデータプロセッサにおけるバス制御
部の一例ブロック図である。

【図４３】画像処理部をファクシミリに適応した場合の
ブロック図である。

【図４４】シンクロナスＤＲＡＭをタイムスロット方式
で利用する場合の動作説明図である。

【図４５】画像処理部をグラフィックス処理に適用した
場合の一例ブロック図である。

【図４６】画像処理部をプリンタへ適用した場合の一例
ブロック図である。

【符号の説明】

１１ 描画表示処理プロセッサ １２ 描画処理モジュール １３ 表示処理モジュール １４ バス制御部 １６ クロックドライバ １６０ クロックバッファ １７ クロック発生部 ２２ シンクロナスＤＲＡＭ ＣＬＫ クロック信号 ２２ａ，２２ｂ シンクロナスＤＲＡＭ ３０ モードレジスタ ＢＡＮＫＡ，ＢＡＮＫＢ メモリバンク １２１ アドレスカウンタ １２２ 転送語数カウンタ １２３ 比較器 １２４ ソースＲＡＭ １２６ ディスティネーションＲＡＭ １２７ 演算器 １４１ アービタ １４２ セレクタ １４３ シーケンサ １４５ アドレスセレクタ １４９ スリーステートコントロールビット １４９５ バスバッファ ７０ データプロセッサ ７１ 画像処理部 ７２ａ，７２ｂ ミスヒット検出部 ＷＲＭＴＨ，ＲＤＭＴＨ ミスヒット信号 ７４ａ，７４ｂ バス制御部 ７５ ＣＰＵ ＳＤＣＡＣＫ 割り込み信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 啓介 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 桂 晃洋 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮本 崇 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大村 賢一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 渡部 満 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5B060 AC13 CA03 5M024 AA41 AA90 BB27 BB33 BB34 DD77 DD83 DD92 EE29 JJ02 KK24 LL01 PP01 PP02 PP03 PP10

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データプロセッサと、クロック信号に同
   期してアドレス入力、データ入出力及び制御信号入力が
   可能にされ上記データプロセッサのバスインタフェース
   手段に結合されたメモリと、上記データプロセッサのク
   ロック供給手段に結合されたクロック発生手段と、を備
   えたデータ処理システムであって、上記データプロセッ
   サは、外部から供給されるクロック信号に同期してアド
   レス入力、データ入出力及び制御信号入力が可能にされ
   るメモリにインタフェースされるバス制御手段と、上記
   バス制御手段に結合され、上記メモリをアクセスするた
   めのデータ及びアドレスを夫々が生成する複数個のデー
   タ処理モジュールと、上記データ処理モジュールに夫々
   固有の動作クロック信号を供給すると共に、それによっ
   て動作されるデータ処理モジュールの動作に同期して上
   記メモリをアクセスするためのクロック信号を外部に供
   給するためのクロック供給手段と、を備えて成るもので
   あることを特徴とするデータ処理システム。
2. 【請求項２】 上記クロック供給手段は、上記複数個の
   データ処理モジュールの動作速度毎に設けられた複数個
   のクロックドライバと、夫々のクロックドライバの出力
   の中から、アクセス主体とされるデータ処理モジュール
   に対応されるものを選択して外部に供給するクロックセ
   レクタと、から成るものであることを特徴とする請求項
   １記載のデータ処理システム。
3. 【請求項３】 上記クロック供給手段からのクロック信
   号を外部に出力すると共に選択的に高出力インピーダン
   ス状態に制御可能なクロックバッファを備えて成るもの
   であることを特徴とする請求項１又は２記載のデータ処
   理システム。
4. 【請求項４】 上記バス制御手段は、それに結合される
   上記メモリよりもアクセス速度の遅い別のメモリに対す
   るアクセスをそのアクセスアドレスから判定して上記メ
   モリに比べてメモリサイクルを引き延ばすものであるこ
   とを特徴とする請求項１乃至３の何れか１項記載のデー
   タ処理システム。
5. 【請求項５】 上記バス制御手段は、上記データ処理モ
   ジュールから上記メモリに対するアクセスの指示を受け
   て当該メモリの動作モードを決定するためのコマンドを
   制御信号として出力する手段を備えて成るものであるこ
   とを特徴とする請求項１乃至３の何れか１項記載のデー
   タ処理システム。