JPH02289009A - 情報処理装置及びそれに用いるマルチポートメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータなどの情報処理装置
及びそれに用いるマルチポートメモリに関するものであ
る。

〔従来の技術〕

パーソナルコンピュータ（以下パソコンと略す）などの
情報処理装置では、その性能向上が強く求められている
。そのため、バス幅の広いＣＰＵチップを用いたり、動
作周波数を高くするなどして対応している。しかし、通
常のパソコンに使用しているＣＰＵのアーキテクチャは
ノイマン型と呼ばれ、主記憶上の命令を順に絖出しくこ
れを命令フェッチという）実行する形式となっている。

従って、ＣＰＵを高速に動作させることも重要であるが
、主記憶をいかに高速にアクセスするかが性能向上のポ
イントである。

主記憶アクセスの高速化の手段としては、従来はキャッ
シュメモリ方式が多く用いられてきた。

これに対し、近年では、安価なりＲＡＭを用いてキャッ
シェメモリ並みの高速化が図れるスタティックカラムモ
ード方式やページモード方式といったアクセス手法によ
って高速化を図ることが広く行われるようになってきた
。そのような技術は、実願昭６０−１８７８７１号公報
［スタティック・カラムＤＲＡＭアクセス装置」などに
開示されている。

このような従来技術の一例を第６図に示す。１はＣＰＵ
、２はＣＰＵ１のアドレスバス、５はデータバスである
。４はページモード動作を備えたＤＲＡＭ素子を用いた
主記憶、５は主記憶４に対して各種タイミング信号１２
を作成するＤＲＡＭ制御回路、６はアドレスバス２の上
位をローアドレス、下位なカラムアドレスとしてマルチ
プレクスするアドレスマルチプレクサ、７は主記ｔ１４
に与えられるメモリアドレスバス、８は主記憶４に与え
られるローアドレスをラッチするラッチ、９はラッチ８
のラッチ情報とアドレスバス２の上位の値を比較する比
較器、１０は比較器９から出力されるページヒツト信号
である。また、１１はデータバッファ、１２はＤＲＡＭ
制御信号、１５はメモリデータバスである。

主記ｔ１［４に用いられているＤＲＡＭの内部構成を第
７図に示す。−殻内にＤＲＡＭは、パッケージを小形化
するために、アドレスをロー、カラムと時分割に入力す
る。つまり、まずローアドレスストローブ（ＲＡＳ）信
号２０によってメモリアドレスバス７からのアドレス入
力をローアドレスとして取り込み、ランダムアクセスメ
モリセル４０から１０−分のローデータ２５を選択する
０次にカラムアドレスストローブ（ＣＡＳ）信号２１に
よってメモリアドレスバス７からのアドレス入力をカラ
ムアドレスとして取り込んで、先はど選択されたローデ
ータ２５からデータ２４を１ビツトを選択しメモリデー
タバス１５に出力する。

このタイムチャートの一例を第８図に示す。ここでロー
アドレスストローブ２０、及びカラムアドレスストロー
ブ２１は負論理の信号であるとして書いである。まず、
時刻ｔ１においてローアドレスストローブ２０がアクテ
ィブとなるが、このときメモリアドレスバス７をローア
ドレスとして内部に取り込む。次に時刻ｔ２においてカ
ラムアドレスストローブ２１がアクティブとなりメモリ
アドレスバス７をカラムアドレスとして取り込む。

ＤＲＡＭ素子の定める規定時間が経過した時刻ｔ５では
、メモリデータバス１５にデータ２４が出力される。次
に時刻ｔ４では、ローアドレスストローブ２０は変わら
ないままカラムアドレスストローブ２１のみ再びアクテ
ィブになっている。この場合は、ローアドレスとしては
時刻ｔ１で取り込まれた値が用いられ、カラムアドレス
としては時刻ｔ４で取り込まれた値が用いられる。すな
わち、ローアドレスを与える必要がないため、時刻ｔ１
からｔ５でのアクセスに比べ、時刻ｔ４からｔ５でアク
セスが完了し、高速にデータを得ることができる。すな
わち同一のローアドレス内でのアクセスが高速化できる
ことになる。このような動作をページモードと呼ぶ。な
お、前述のスタティックカラムモードと呼ばれる動作は
、カラムアドレスストローブ２１を変化させずにメモリ
アドレスバス７のみを与えることで、同様な高速アクセ
スができる。

再び第６図に戻り説明する。ＣＰＩＯ出力するアドレス
バス２のうち上位をローアドレス、下位をカラムアドレ
スとしてマルチプレクサ６によってマルチプレクサする
。このときローアドレスの内容をラッチ８にラッチして
おく。ＣＰＵ１が次に同じページ内で連続したアドレス
をアクセスすると、アドレスバス２のうち変化するのは
下位のみであるから、先回のアクセスでラッチ８にラッ
チされている１直とアドレスバス２の上位は同一であり
、比較器９からページヒツト信号１０が出力さレル。Ｄ
ＲＡＭ制御回路５はページヒツト信−１ｉｊ１０によっ
て今度のアクセスが高速アクセスが可能な同一ローに対
してであると判断し、第８図の後半のｔ４からｔ５のタ
イミングのようにページモードで主記憶４を制御するこ
とで、高速化を図ることができる。

〔発明が解決しようとする課題〕

上記のような高速アクセス方式では、命令の７エツチ（
続出し）と、その命令の実行に付随するデータのアクセ
ス（読出しと書き込み）とを区別していない。しかし、
通常のプログラムの作り方として、命令とデータ領域の
アドレス領域を分ける場合が多い。このため、アドレス
がほぼ連続する命令７エツチの途中で、かなり離れたア
ドレスに対するデータのアクセスが起こることになり、
高速アクセスのモードが中断されることになる。

実行するプログラムにもよるが、一般に同一ロー内で連
続してアクセスが起こる割合、すなわちＣＰＵ１のアク
セス回数に対するページヒツト信号１０が出力される比
率は、約５０〜６０チ程度と低くなってしまう。

この問題を解決する方法として、主記憶４を命令用とデ
ータ用に２組設け、それぞれで高速動作をさせる方式が
例えば特開昭６３−１８８２４７号公報などに開示され
ている。しかし、そのためには命令をおくアドレスとデ
ータをおくアドレスが固定されるため、プログラムの作
り方に制約を生じ汎用性に乏しくなるという問題がある
。また、ＤＲＡＭ制御回路５などの制御回路も複数必要
なため、ハードウェア規模が増大するという問題もある
。

本発明の目的は、このように命令とデータとが異なるア
ドレスに置かれていても、プログラムの作Ｉノ方に°制
約を与えることなく、ＣＰＵから主記憶に対し高速に命
令のスイッチ及びデータのアクセスを行うことのできる
情報処理装置を提供することにある。

また、本発明の他の目的は、そのような高速アクセスに
適したマルチポートメモリを提供することにある。

［ｆｉ題を解決するための手段〕 本発明においては、画像表示用に用いられているマルチ
ポートメモリを主記憶として使用して、上記の命令フェ
ッチとデータアクセスを切り離し、それぞれを高速化し
ようというものである。すなわち、連続したアドレスに
対して続出しアクセスが行われる命令フェッチをシリア
ルポートに割り当て、離散したアドレスに対して読出し
と書き込みが行われるデータアクセスをランダムアクセ
スポートに割り当てることにより実現する。また、本発
明では、命令とデータを同一の主記憶に置くので、プロ
グラムの作成に制約を与えることもない また、本発明の他の目的を達成するために、ＣＰＵの条
件分岐などの場合に代表される離れたアドレスに対する
命令フェッチにも適するよう、シリアルポートのアドレ
スを高速に指定可能としたものである。

〔作用〕

画像用マルチポートメモリは通常の読出し／書き込みを
行うランダムアクセスポートのほかに、１０−分のデー
タを保持するシリアルメモリセルとその出力端子である
シリアルポートを持っている。表示制御においては、表
示装置の画面の左上から順にアドレスを割り当てるが、
このとき表示データの読出しにシリアルポートを用いる
ことで、高速に続出しが行える。また、ランダムアクセ
スポートは、シリアルポートの動作と独立しているので
、画面に対する描画のアクセスを表示読出しと競合せず
に行えるため、描画性能が向上する。

このような理由で、マルチポートメモリは、広く表示メ
モリとして使われている。

一方、プログラムの命令列は連続したアドレスに置かれ
、ＣＰＵは分岐命令の実行時を除いてほぼ連続的にこれ
をフェッチする。従って、シリアルホードの動作は命令
７工ツチ時のＣＰＵの動作に適しているといえる。対す
るデータアクセスは、データ領域の中で連続的なアドレ
スに対して行われるとは限らない。従って、従来の主記
憶と同じ動作をするランダムアクセスポートが適してい
る。

本発明は、これらＣＰＵの動作と、マルチポートメモリ
の動作に着目したものである。これを実現するに当って
は、ＣＰＵが出力するステータス信号からステータスデ
コーダを用いて命令フェッチがデータアクセスである′
かを検出し、命令フェッチであればシリアルポートな、
データアクセスであればランダムアクセスポートなデー
タバスに接続するようにする。また、命令フェッチにお
いては、アドレスバスを監視することでＣＰＵのアクセ
スが連続であるかどうかを監視し、もし連続ならシリア
ルポートからそのまま高速に出力し、不連続なアドレス
であればマルチポートメモリにおけるランダムアクセス
メモリセルから１０−分シリアルメモリセルへ転送する
データ転送サイクルを起動する。また、もしシリアルメ
モリセルに保持されているローアドレスに対して書き込
みがあった場合は、やはりアドレスを検出することでデ
ータ転送サイクルを起動するようにすれば、ランダムア
クセスメモリセルとシリアルメモリセル間での内容の不
一致は起こらない。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例としての情報処理装置の主要
部を示すブロック図であり、１４はＣＰＵ　１が出力す
る各種アクセス情報を示すステータス信号１５をデコー
ドするステータスデコーダである。

このステータスデコーダ１４によってＣＰＵ１のメモリ
アクセスが命令フェッチであるかデータアクセスである
かを切り分ける。また、従来例の第６図に比べ、ラッチ
回路８１，８２、比較器９１．９２が付は加わっている
。１６は加算器であり、ラッテ８１の内容に１を加える
ことで連続アドレスを検出する。また、主記ｔｉｉ４は
マルチポートメモリ素子で構成され、そのため通常のデ
ータバッファ１１だけでなくシリアルポート用のデータ
バッファ１１１が備わっている。また、ＤＲＡＭ制御回
路５には、ページヒツト信号１０だけでなく、命令ペー
ジヒツト信号１０２と連続アドレス信号１０１、および
ステータスデコード信号１７を入力し主記憶４の制御を
行う。

主記ｔ１ｉ４に使用する一般的なマルチポートメモリの
構成を第２図に示す。マルチポートメモリにおいては、
データ転送／出力イネーブル信号２６が従来のＤＲＡＭ
に対して追加されている。ローアドレスストローブ２０
がアクティブになったときデータ転送／出力イネーブル
２６がアクティブであれば、これを転送サイクルとみな
してランダムアクセスメモリセル４０のローデータ２３
をシリアルメモリセル２７に転送する。続くカラムアド
レスストローブ２１がアクティブになった時点でメモリ
アドレスバス７を取り込み、これをシリアルメモリセル
２７のスタートアドレスとしてカウンタ２８にロードす
る。そして、シリアルクロッり２９によって順にカウン
タ２８がインクリメントされ、シリアルメモリセル２７
内のデータはシリアルポートであるシリアルメモリバス
５０に出力される。一方、ローアドレスストローブ２０
がアクティブになる時点でデータ転送／出力イネーブル
２６がインアクティブなら、ランダムアクセスポートへ
のアクセスと見なし、第８図に示した通常のＤＲＡＭの
ようなタイミングで動作する。

第５図はその際の簡巣なタイムチャートを示したもので
ある。本図ではローアドレスストローブ２０、カラムア
ドレスストローブ２１、データ転送／出力イネーブル２
６は負論理の信号として書いである。時Ｍｔ６でローア
ドレスストローブ２０がアクティブになるが、この時デ
ータ転送／出力イネーブル２６はアクティブ状態なので
このサイクルはシリアルメモリセル２７へのデータ転送
サイクルとなる。続く時刻ｔ８からｔ９はシリアルクロ
ック２９０入力によりシリアルクロックくス３０へデー
タが出力され、高速なアクセスが行われる。

時刻ｉ１０以降は第８図で説明したのと同様なタイミン
グで動作する。

これらを踏まえて第１図の動作を説明する。まず、最初
にＣＰＵ１が主記憶４から命令をフェッチすると、ラッ
チ８１とラッチ８２にアドレスをラッチする０合せてス
テータスデコーダ１４は現在のメモリアクセスが命令フ
ェッチであることをステータスデコード信号１７を通じ
てＤＲＡＭ制御回路５に知らせる。ＤＲＡＭ制御回路５
は連続アドレス信号１０１がインアクティブのため、デ
ータ転送サイクル、すなわち第５図のｔ６からｔ７の動
作を起動し、主記＠４にＤＲＡＭ制御信号１２を与える
。本実施例では、ＤＲＡＭ＃御信号１２はローアドレス
ストローブ２０、カラムアドレスストローブ２１、デー
タ転送／出力イネーブル２６、シリアルクロック２９な
どから成る。データは主記憶４のシリアルメモリバス５
０から読みだされ、ステータスデコード信号１７で制御
されるデータバッファ１１１を介して、ＣＰＵ１に供給
される。続いて連続したアドレスからＣＰＵ１が命令を
フェッチした場合は、比較器９１によって前回の命令フ
ェッチのアドレス＋１と今回のアドレスとが比べられ、
同一ということで連続アドレス信号１０１がアクティブ
になる。これに従ってＤＲＡＭ＊Ｊ＃回路５はシリアル
クロック２９を−クロック分出力し、第２図のｔ８から
ｔ９のタイミングを作成する。

この場合も主記ｔｌｉ１４のデータはシリアルメモリバ
ス５０から絖みだされるが、先はどのサイクルと異なり
非常に高速に終了する。通常の命令７エツチは、本高速
サイクルが連続すると考えられる。

ＣＰＵ１のデータアクセスについては、第６図で示した
動作と同様に行われる。すなわちラッチ８と比較器９に
よってページ内かどうかが判定され、第５図におけるｊ
、１０からｔｌｔの通常動作か、ｔ１２からｔ１３にお
ける高速なページモード動作が、ＤＲＡＭ制御回路５に
よって起動される。

もう一つ考慮すべきは、データの一致性である。

ＣＰＵ１からの書き込みは主記憶４のランダムアクセス
メモリセル４０に対して行われるが、もし書き込み時の
ローアドレスと同じローアドレスのローデータ２５がシ
リアルメモリセル２７に転送されている場合は、ランダ
ムアクセスメモリセル４０とシリアルメモリセル２７で
内容の不一致が生じてしまう、これを防ぐためには、シ
リアルメモリセル２７に転送されているローアドレスに
対する書き込みを監視すれば良い、そのための回路がラ
ッチ８２と比較器９２である。すなわち、命令フェッチ
の際のローアドレスをラッチ８２にラッチしておき、以
降のデータアクセス時のローアドレスと比較器９２で比
較する。もし同一なら、命令ページヒツト信号１０２が
アクティブになり、上記ｔ１ｉ４内でランダムアクセス
メモリセル４０とシリアルメモリセル２７に不一致が生
じていることを知らせる。ＤＲＡＭ制御回路５はこれに
よって、今度の命令フェッチがたとえ連続アドレスであ
ってもデータ転送サイクルを起動し、ローデータ２３の
正しい値をシリアルメモリセル２７に転送し直す。この
ような制御方式を採ることで、命令７エツチとデータア
クセスとの間で矛盾を生ずるのを防ぐことができる。

以上の説明は、あくまで既存のｌＩＩ像用マルチポ−ト
メモリを主記憶４に用いた場合を説明したものである。

しかし、画像用マルチポートメモリでは、シリアルメモ
リセル２７に対してはいわゆるベージモード的な同一の
ローアドレス内でのランダムアクセスはできず、あくま
で連続アドレスでないと高速化ができない。従って、Ｃ
ＰｔＪ　１が条件分岐などで不連続ではあるが極めて近
いアドレスにジャンプした場合でも、カウンタ２８に新
たなアドレスをロードするためにデータ転送サイクルを
起動する必要がある。そこで、次Ｋ、本発明の他の実施
例としての、命令フェッチ／データアクセスに適したマ
ルチポートメモリについて説明する。

第４図は、本発明の他の実施例としてのマルチポートメ
モリの構成を示す構成図である０本実施例ではシリアル
メモリセル２７はランダムアクセスメモリセル４０のカ
ラム方向と同じ構成をとる。

すなわち、カラムアドレスストローブ２１がアクティブ
になったときのメモリアドレスバス７の値でアドレスさ
れる。出力選択信号５１は、ランダムアクセスメモリセ
ル４０からのデータ２４か、シリアルメモリセル２７か
らのデータ３２かを出力３７７７段で選択する信号であ
る。本図では、出力選択信号５１が、ハイのときランダ
ムアクセスメモリセル４０側のデータ２４を、ローのと
きはシリアルメモリセル２７側のデータ５２を選択し、
通常はプルアップ抵抗５３によってハイに保たれている
。また、データ転送サイクルの起動は、例えばローアド
レスストローブ２０がアクティブになったときの出力選
択信号５１の状態で指定するようにすれば良い。

第５図（ａ）はこのマルチポートメモリのビン配置ｆの
一例を示したもので、（ｂ）は従来のＩＭｂＸｌのＤＲ
ＡＭのピン配置である。もちろん他の容普やビット構成
でも同様である。本例では、現在規格上あきビンとなっ
ている４番ビンに出力選択信号３１を割り当てるため、
一般のＤＲＡＭに対し上位互換性を保つことが出来る。

本メモリを用いれば、第１図の構成においては命令フェ
ッチもデータアクセスもそれぞれ同一ローアドレスであ
るかを監視すればよく、従って連続アドレスを検出する
ラッテ８１、比較器９１、加算器１６、連続アドレス信
号１０１が不要となり、また、データバッファ１１１、
シリアルメモリバス３ａも不要となる。そして、ランダ
ムアクセスポートとシリアルポートの切り替えは、命令
７エツチでローレベルになるステータスデコード信号１
７を出力選択信号６１のピンに接続するのみでよい、Ｄ
ＲＡＭ制御回路５は、命令ページヒツト信号１０２がイ
ンアクティブの時は出力選択信号５１をアクティブにし
、データ転送サイクルを起動する。ヒツトした場合は、
通常のベージモードと同様に、カラムアドレスストロー
ブ２１をアクティブにすることで高速に命令をフェッチ
することができる。

なお、連続アクセスに対しては、カラム方向のアドレス
デコードが必要な本実施例のマルチポートメモリの方が
、シリアルクロック２９のみの入力だけでアクセスでき
る第２図で説明した画像用マルチポートメモリよりも若
干遅くなると考えられるが、それでも現行のＣＰＵ１の
動作速度には充分対応できる性能を持たせることが出来
、問題はない。

また、もちろん、シリアルポートを二つ以上複数個備え
て、命令、データそれぞれが複数のページアドレスにま
たがっても高速化出来るようにしてもよい。

以上は、シリアルポートな命令フェッチに割り当てた場
合を説明したが、プログラムの流れによっては、逆にデ
ータアクセスをシリアルポートに割り当てた方が性能が
向上する場合も考えられ、そのように変更しても良い。

また、ＤＲＡＭｆｌｌＪ１１回路５は、説明においては
ブラックボックスとしたが、ここはステートマシンやタ
イミングステージの組合せなど、設計者が自由に実現方
法を選べば良い。

また、より一層の高性能化を狙って、キャッシュメモリ
と組合せても良い。あるいは、マルチポートメモリはベ
ージモードでなくスタティックカラム動作をするよう構
成しても良い、あるいは、例えば主記憶４が増設タイプ
の場合、使用するメモリによってＤＲＡＭｆｆｉｌＪＮ
回路５の動作を切り替えて、最適な性能となるようにプ
ログラマブルとしても良い。また、本実施例のマルチポ
ートメモリは、シリアルメモリセル２７に対してランダ
ムなアドレッシングを可能にすることが特色であるから
、そのピン配置、タイミング、動作モードの指定などは
様々な方法が考えられ、第４図の構成にとられれるもの
ではない。

〔発明の効果〕 以上述べたように、本発明によれば、ＣＰＵは主記憶に
対し高速に命令をフィッチしたり、データをアクセスし
たりすることができ、パソコンなどのシステムの性能を
向上できるという効果がある。また、ＣＰＵの命令フェ
ッチ／データアクセス動作に適したメモリを構成するこ
とも出来る。

【図面の簡単な説明】

第１図は本発明の一実施例としての情報処理装置の主要
部を示すブロック図、第２図は第１図の主記憶として用
いられるマルチポートメモリの一具体例の構成を示す構
成図、第３図は第２図の要部信号のタイミングを示すタ
イミングチャート、第４図は本発明の他の実施例として
のマルチポートメモリの構成を示す構成図、第５図（ａ
）は第４図のマルチポートメモリのピン配置の一例を示
す平面図、第５図（ｂ）は従来のＤＲＡＭのピン配置の
一例を示す平面図、第６図は従来の情報処理装置の主要
部を示すブロック図、第７図は第６図の主記憶として用
いられるＤＲＡＭの構成を示す構成図、第８図は第７図
の要部信号のタイミングを示すタイミングチャート、で
ある。 １・・・ＣＰＵ ４・・・主記憶 ５・・・ＤＲＡＭ制御回路 ７・・・メモリアドレスバス ８．８１．８２・・・ラッチ ９．９１．９２・・・比較器 １０・・・ページヒツト信号 １０１・・・連続アクセス信号 １０２・・・命令ページヒツト信号 １１．１１１・・・データバッファ １６・・・メモリデータバス １４・・・ステータスデコーダ １５・・・ステータス信号 １６・・・加算器 １７・・・ステータスデコード信号 ２０・・・ローアドレスストローブ ２１・・・カラムアドレスストローブ ２５・・・ローデータ ２６・・・データ転送／出力イネーブル２７・・・シリ
アルメモリセル ２８・・・カクンタ ３０・・・シリアルメモリバス ３１・・・出力選択信号 ４０・・・ランダムアクセスメモリセル。 第２図 第 ４図 第 ５図 Ｃ（Ａ） （ｂ） 第 ”Ｎ７］

Claims (1)

1. 【特許請求の範囲】 １、命令列とデータ列とを格納する主記憶と、該主記憶
   に対し、命令フィッチサイクルでは前記命令列のフィッ
   チを、データアクセスサイクルでは前記データ列のアク
   セスをそれぞれ行い、その際、命令フィッチサイクルか
   データアクセスサイクルかを示すステータス信号を出力
   するＣＰＵと、を備えた情報処理装置において、前記主
   記憶を複数のポートを有するマルチポートメモリで構成
   し、前記命令列のフィッチ用のポートと前記データ列の
   アクセス用のポートを前記マルチポートメモリにおける
   別々のポートに割り当てると共に、前記ステータス信号
   から命令フィッチサイクルかデータアクセスサイクルか
   を検出し、その検出結果を検出信号として出力するステ
   ータスデコーダを設け、前記マルチポートメモリにおけ
   る前記命令列のフィッチ用のポートと前記データ列のア
   クセス用のポートのうち、何れのポートを使用するかの
   切り換えを前記検出信号により制御することを特徴とす
   る情報処理装置。 ２、請求項１に記載の情報処理装置において、前記マル
   チポートメモリにおけるポートは、ランダムアクセスポ
   ートとシリアルアクセスポートとから成ることを特徴と
   する情報処理装置。 ３、請求項２に記載の情報処理装置において、前記命令
   列のフィッチ用のポートを前記シリアルアクセスポート
   に、前記データ列のアクセス用のポートを前記ランダム
   アクセスポートにそれぞれ割り当てることを特徴とする
   情報処理装置。 ４、ランダムアクセスメモリセルと、該ランダムアクセ
   スメモリセルのローアドレスを指定する第１のアドレス
   デコード手段と、該ランダムアクセスメモリセルのカラ
   ムアドレスを指定する第２のアドレスデコード手段と、
   前記第１及び第２のアドレスデコード手段によって指定
   された前記ランダムアクセスメモリセルのアドレスに書
   き込まれるデータを外部より入力し、該アドレスより読
   み出されるデータを外部に出力するための入出力端子で
   あるランダムアクセスポートと、前記第１のアドレスデ
   コード手段によって指定された前記ランダムアクセスメ
   モリセルのローアドレスより転送されるデータを格納す
   るシリアルメモリセルと、該シリアルメモリセルより読
   み出されるデータを外部に出力するための出力端子であ
   るシリアルポートと、を有する情報処理装置用のマルチ
   ポートメモリにおいて、 前記第２のアドレスデコード手段と同様の方法にて前記
   シリアルメモリセルのカラムアドレスの指定を行う第３
   のアドレスデコード手段を設けたことを特徴とするマル
   チポートメモリ。