JPH04254985A - Ｄｒａｍ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に
おけるリフレッシュサイクルの最適化やタイミングの最
適化を行うＤＲＡＭコントローラに関する。

【０００２】

【従来の技術】中央演算処理装置（以下ＣＰＵと記す）
を用いたパーソナルコンピュータ，ＥＷＳ等のシステム
を構成する際、メインメモリには、ＤＲＡＭを用いるこ
とが多い。近年、ＣＰＵそのものの演算処理速度の高速
化が進みシステムの処理速度もそれに伴って高速化され
ているが、高速に演算処理を行うＣＰＵを最大限高速に
作動させるためには、ＣＰＵとＤＲＡＭ間のアクセス速
度を可能な限り速く設計する必要がある。そのためＤＲ
ＡＭコントローラ等の半導体集積回路部品を用いて上記
システムを設計し、該ＤＲＡＭコントローラにＤＲＡＭ
のリフレッシュサイクルの最適化やタイミングの最適化
を行なわせることで、演算処理の高速化を図っている。

【０００３】従来のＤＲＡＭコントローラにおいて上述
したような機能を果たす構成部分として以下の様なもの
が挙げられる。 １）　　ＣＰＵが送出するアドレスをラッチし、当該ア
ドレスを構成している行アドレスと列アドレスとを選択
するアドレス・ラッチ／マルチプレクサ、２）　　ＤＲ
ＡＭのリフレッシュを行う場合のアドレスを発生するリ
フレッシュアドレスカウンタ、３）　　リフレッシュを
行なう時期を決定するリフレッシュタイマ、 ４）　　ＣＰＵからＤＲＡＭに対する読書動作とリフレ
ッシュ動作との動作タイミングの制御を行うタイミング
コントローラ、 ５）　　ＤＲＡＭに対する情報の読書き、あるいはリフ
レッシュ動作に必要な信号をＤＲＡＭへ送出する高速ド
ライバ。

【０００４】上記１）から５）の構成部分を有するＤＲ
ＡＭコントローラ３０を用いてＣＰＵ１０とＤＲＡＭ２
０とをインターフェイスした例を図５に示す。一般的に
ＤＲＡＭでは、実装密度を高くするためＤＲＡＭ２０に
設けられる端子数を減らしてあり、したがってＣＰＵ１
０からＤＲＡＭ２０へ送出するアドレスデータはそのデ
ータ長が半分づつとなるように区切られ、それぞれのデ
ータが時分割にて送出される。尚、上記半分づつに区切
られたアドレスデータの前半分を行アドレス、後半分を
列アドレスとする。

【０００５】図５において、通常の読書き動作時のアド
レスが送出されるＣＰＵ１０のアドレス出力端子１０ａ
は、ＤＲＡＭコントローラ３０内に含まれる、アドレス
マルチプレクサ３１の列アドレス入力端子３１ａ及び行
アドレス入力端子３１ｂに接続される。又、ＤＲＡＭコ
ントローラ３０内に設けられＤＲＡＭ２０のリフレッシ
ュ動作におけるアドレスを送出するリフレッシュアドレ
スカウンタ３２は、アドレスマルチプレクサ３１のリフ
レッシュアドレス入力端子３１ｃに接続される。このよ
うなアドレスマルチプレクサ３１は、タイミングコント
ローラ３３が送出する切換信号に応じてリフレッシュ動
作時には上記端子３１ｃへ接点を接続し、リフレッシュ
カウンタ３２が送出するリフレッシュ時のアドレスを出
力端子３１ｄよりＤＲＡＭ２０へ送出し、一方、通常読
書動作時には上記端子３１ｂへ接点を接続した上、端子
３１ｅへ送出される行アドレスと上記端子３１ａへ送出
される列アドレスとを交互に選択しながら行及び列アド
レスをＤＲＡＭ２０へ送出する。

【０００６】ＤＲＡＭコントローラ３０を構成する上記
タイミングコントローラ３３の入力側には、ＤＲＡＭ２
０内の記憶情報のリフレッシュの時期を決定するリフレ
ッシュタイマ３４の出力端子、ＣＰＵ１０に設けられＤ
ＲＡＭ２０との情報の読出しあるいは書込みを指示する
リード／ライト選択信号を送出するリード／ライト出力
端子１０ｂ、アドレスデコーダ１１の出力側が接続され
る。尚、アドレスデコーダ１１の入力側には、ＣＰＵ１
０のアドレス出力端子１０ａ及びメモリーリクエスト出
力端子１０ｃが接続され、アドレスデコーダ１１はＲＡ
Ｍアクセス信号を送出する。ＤＲＡＭ２０へのアクセス
において上記読書動作とリフレッシュ動作とは同時に行
うことはできないので、タイミングコントローラ３３は
上述したように両動作を実行するタイミングを制御する
。

【０００７】ＤＲＡＭコントローラ３０を構成するコン
トロール信号ドライバ３５の入力側には上記タイミング
コントローラ３３が接続され、コントロール信号ドライ
バ３５は、タイミングコントローラ３３より供給される
コントロール信号に従い上記各動作に応じてＤＲＡＭ２
０の動作を制御する反転ＲＡＳ（ロウ　アドレス　スト
ローブ）信号、反転ＣＡＳ（コラム　アドレス　ストロ
ーブ信号）、反転ＷＥ信号を送出する。

【０００８】ＤＲＡＭコントローラ３０を構成するデー
タバスバッファ３６にはタイミングコントローラ３３の
出力側、ＣＰＵ１０のデータ入出力端子１０ｄ及びＤＲ
ＡＭ２０が接続され、データバスバッファ３６はＣＰＵ
１０及びＤＲＡＭ２０へ送出するデータバスをバッファ
リングする。又、タイミングコントローラ３３の出力側
は、ＣＰＵ１０のＷＡＩＴ信号入力端子１０ｅに接続さ
れる。

【０００９】このように構成される従来のＤＲＡＭコン
トローラ３０を介してＣＰＵ１０がＤＲＡＭ２０へアク
セスする動作を以下に説明する。通常の読書動作におい
てＣＰＵ１０からＤＲＡＭアレイ２０をアクセスする際
には、ＣＰＵ１０のアドレス出力端子１０ａよりＤＲＡ
Ｍの番地を指定するアドレスデータ、メモリーリクエス
トデータ、リードライト選択信号が共に送出される。

【００１０】アドレスデータとメモリーリクエストデー
タは、アドレスデコーダ１１へ送出され、ＣＰＵ１０か
らのアクセス信号としてアドレスデコーダ１１よりタイ
ミングコントローラ３３へ送出される。タイミングコン
トローラ３３は、上記アクセス信号に基づきデータバス
バッファ３６に対してＣＰＵ１０あるいはＤＲＡＭ２０
のどちらにアクセスするかを指示する信号、コントロー
ル信号ドライバー３５に対してコントロール信号、アド
レスマルチプレクサ３１に対してアドレスの切り換え信
号、ＣＰＵ１０に対して適時ＷＡＩＴ信号を送出する。

【００１１】アドレスマルチプレクサ３１は、通常のＤ
ＲＡＭ２０の読書動作時には、行アドレス入力端子３１
ｂに接点を接続した上、行アドレス出力端子３１ｅある
いは列アドレス入力端子３１ａ間で接点を切り替え、Ｃ
ＰＵ１０が送出するアドレス信号の行アドレス、列アド
レスをマルチプレクスしてＤＲＡＭ２０へ送出する。コ
ントロール信号ドライバー３５は、上記コントロール信
号が供給されることで、ＤＲＡＭに対して、バッファリ
ングされた反転ＲＡＳ信号、反転ＣＡＳ信号、反転ＷＥ
信号をそれぞれ出力して、ＤＲＡＭ２０の読書動作及び
リフレッシュ動作を制御する。データバスバッファ３６
は、タイミングコントローラ３３が送出するコントロー
ル信号を受けて、ＣＰＵ１０とのデータバス１２又はＤ
ＲＡＭ２０とのデータバス２１をバッファリングする。

【００１２】上述しているように、ＤＲＡＭはＳＲＡＭ
と異なりリフレッシュ動作を必要とするため、リフレッ
シュタイマ３４は、リフレッシュを行う時期を決定しリ
フレッシュ動作時期に対応してタイミングコントローラ
３３に対してリフレッシュ要求信号を送出する。以下リ
フレッシュ動作時におけるＤＲＡＭコントローラ３０の
動作を説明する。タイミングコントローラ３３は、上記
リフレッシュ要求信号を受けてリフレッシュ動作とＣＰ
Ｕ１０からの読書動作とのＤＲＡＭ２０へのアクセス競
合を制御し、リフレッシュ動作を行なうためにコントロ
ール信号ドライバー３５に対してコントロール信号を送
出し、アドレスマルチプレクサ３１に対してアドレス切
り換え信号を送出する。

【００１３】アドレスマルチプレクサ３１は、上記切り
換え信号に基づきリフレッシュ動作時にはリフレッシュ
アドレス入力端子３１ｃに接点を接続しリフレッシュア
ドレスカウンタ３２が送出するリフレッシュアドレス信
号をＤＲＡＭ２０へ送出する。又、タイミングコントロ
ーラ３３は、リフレッシュ動作が済んだ後リフレッシュ
アドレスカウンタ３２へ＋１信号を送出する。リフレッ
シュ・アドレスカウンタ３２は、上記＋１信号に基づき
新しいリフレッシュアドレスデータを送出する。

【００１４】代表的なＤＲＡＭアクセスモードについて
、図６及び図７にタイミングチャートを示す。図６は、
通常のリード・サイクルのタイミングチャートであり、
ＤＲＡＭ２０のアクセス時間は、行アドレスをラッチす
る反転ＲＡＳ信号の立ち下がりから、反転ＣＡＳ信号が
入力されるまでの時間ｔＲＣＤと、反転ＣＡＳ信号が入
力されてから有効なデータがＱに表われるまでの時間ｔ
ＣＡＣを合せた時間ｔＲＡＣで規定されている。ＤＲＡ
Ｍ２０は、上記アクセス時間とは別に動作速度を決定す
るものとしてサイクル時間があり、これはＤＲＡＭ２０
に必要なプリチャージ期間を含めた形で規定される。 このようにＣＰＵ１０からＤＲＡＭ２０へアクセスする
毎に行アドレスをラッチし列アドレスをラッチする動作
形態を以下ノーマルモードという。

【００１５】図７は、高速ページ・モードのリードサイ
クルのタイミングチャートを示す。ページモードの動作
は、ＣＰＵ１０から送出されるアドレスデータの内、行
アドレスデータが同一である場合、一度行アドレスをラ
ッチした後は複数の列アドレスデータにてＤＲＡＭ２０
へのアクセスを行う動作であり、ＤＲＡＭ２０内では、
行アドレスと反転ＲＡＳ信号が入力された時点でその行
アドレスデータのすべての列アドレスデータが内部レジ
スタに読み出されており、列アドレスデータと反転ＣＡ
Ｓ信号の入力によってその列アドレスデータの選択セル
が決定される。ページモード動作では、反転ＲＡＳ信号
を“Ｌ”レベルにしたままで、異なる列アドレスと反転
ＣＡＳ信号との入力毎に同一の行アドレスについて複数
の列アドレスのセルの読み書きを行なうことができる。 したがって、行アドレスを入力する時間が短縮できるた
め、連続したアドレスのデータによるアクセスにはペー
ジ・モードを用いると通常のリード動作に比べて約半分
のアクセスタイムでＤＲＡＭ２０をアクセスすることが
できる。

【００１６】

【発明が解決しようとする課題】上述のごとく、ＤＲＡ
Ｍを用いたＣＰＵシステムを高速化するためには、ＤＲ
ＡＭとＣＰＵ間のアクセス時間を短くすればシステムの
演算処理スピードが上がるため、上述したページモード
を使用してＣＰＵ１０とＤＲＡＭ２０のアクセスを行え
ば高速処理が可能であることは明らかである。しかし、
ＣＰＵ１０がＤＲＡＭ２０をアクセスする場合、プログ
ラムの分岐やメモリのデータ領域へのアクセス等がプロ
グラムに応じて起こるため、ＤＲＡＭ２０に対して常に
連続したアドレスをＣＰＵ１０がアクセスするとは限ら
ず、一様にページモードのみにてプログラムを実行する
ことはできないという問題点がある。またページモード
にてＣＰＵ１０、ＤＲＡＭ２０間のアクセスを行う場合
には、図７に示した様に、サイクルの最初の状態で反転
ＲＡＳ信号が“Ｌ”である必要がある。したがってサイ
クルが実行される前から当該サイクルで実行可能なモー
ド、即ちページモードかノーマルモードかを予め検出す
る必要がある。本発明はこのような問題点を解決するた
めになされたもので、ページモードあるいはノーマルモ
ードの最適モードを選択可能とするＤＲＡＭコントロー
ラを提供することを目的とする。

【００１７】

【課題を解決するための手段とその作用】本発明は、Ｄ
ＲＡＭに対する読書動作とリフレッシュ動作との動作制
御を行うタイミングコントローラと、該タイミングコン
トローラが送出するリフレッシュ信号に基づきＤＲＡＭ
のリフレッシュに要するアドレスをカウントするリフレ
ッシュカウンタと、リフレッシュ実行時期を決定する信
号を上記タイミングコントローラへ送出するリフレッシ
ュタイマと、ＤＲＡＭに格納される情報の読書きに必要
なアドレス信号でありＣＰＵが送出するものをラッチし
該アドレス信号の行アドレス信号と列アドレス信号と選
択を行うとともに上記リフレッシュカウンタが送出する
アドレス信号と上記行及び列アドレス信号とのマルチプ
レクスを上記タイミングコントローラが送出する制御信
号に基づき行うアドレスラッチ／マルチプレクサと、上
記タイミングコントローラが送出する信号に基づきＤＲ
ＡＭとの情報の読書きに必要なタイミング信号をＤＲＡ
Ｍへ送出するドライバと、を有するＤＲＡＭ制御装置に
おいて、ＣＰＵが送出するアドレス信号内の列アドレス
が供給され該列アドレスのビットデータがすべてＨレベ
ルであることを検知したとき検知信号を上記タイミング
コントローラに送出するＣＡＳアドレス検出器と、ＣＰ
Ｕが命令をフェッチする毎に該命令の種類を解読しＤＲ
ＡＭへ送出する上記行アドレスに変化を要する場合には
制御信号を上記タイミングコントローラに送出する命令
デコーダと、を備えたことを特徴とする。

【００１８】このように構成することで、ＣＰＵが送出
するアドレス信号の列アドレスがＣＡＳアドレス検出器
に供給され、ＣＡＳアドレス検出器は該列アドレスのビ
ットデータがすべてＨレベルであることを検出したとき
タイミングコントローラへ検知信号を送出する。即ち、
現在ＣＰＵとＤＲＡＭ間のアクセスが、１アクセス毎に
行アドレスの読み込みを行わないページモードにて行な
われている場合、ビットデータがすべてＨレベルである
列アドレスが供給されることは、通常、ＣＰＵから次に
送出されるアドレスの行アドレスが１インクリメントさ
れたデータとなり行アドレスが変化することが予想され
る。したがって、現在実行中のページモードではＤＲＡ
Ｍに対してアクセス不可能であり、ＤＲＡＭへのアクセ
スに際しＣＰＵより行アドレスの読み込みを行った後、
列アドレスの読み込みを行うノーマルモードにモードを
移行する必要がある。ＣＡＳアドレス検出器はノーマル
モードへの移行を要求する信号をタイミングコントロー
ラへ送出する。タイミングコントローラは上記要求信号
が供給されることでＤＲＡＭへのアクセスをノーマルモ
ードにて行うように所定の信号を送出する。一方、ＤＲ
ＡＭへページモードにてアクセスしている場合にＣＰＵ
が送出する行アドレスに変化が発生するのは、上述の列
アドレスがすべてＨレベルになった場合のみならず、Ｃ
ＰＵがフェッチする命令の種類、いわゆるジャンプ等の
種類によっても発生する。命令デコーダはこのような場
合に動作するもので、ＣＰＵが読み込む命令を解読し行
アドレスに変化が生じるような命令がＣＰＵに読み込ま
れる場合には、タイミングコントローラへノーマルモー
ドへの移行を要求する信号を送出する。該要求信号が供
給されることで上述の場合と同様にタイミングコントロ
ーラはＤＲＡＭへのアクセスをノーマルモードにて行う
ように所定の信号を送出する。このようにＣＡＳアドレ
ス検出器及び命令デコーダはページモードにてアクセス
中に適時ノーマルモードへ移行するように作用する。

【００１９】さらに本発明は、上記タイミングコントロ
ーラと、上記リフレッシュカウンタと、上記リフレッシ
ュタイマと、上記アドレスラッチ／マルチプレクサと、
上記ドライバと、を有するＤＲＡＭ制御装置において、
ＤＲＡＭへのアクセス毎にＣＰＵが送出するアドレス信
号内の行アドレスが供給され今回供給された行アドレス
と一回前のアクセスにて供給された行アドレスとの一致
を検知し該検知結果信号を上記タイミングコントローラ
に送出する行アドレス一致検出器を備えたことを特徴と
する。

【００２０】行アドレス一致検出器は、今回のアクセス
のためにＣＰＵより送出されたアドレス内の行アドレス
と今回アクセスより１回前のアクセスにおける行アドレ
スとの一致を検知する。上述したように行アドレスが変
化することはノーマルモードにてＤＲＡＭへアクセスす
る必要があり、行アドレス一致検出器はページモードに
てアクセス中に適時ノーマルモードへ移行するように作
用する。

【００２１】

【実施例】第１の実施例 本発明のＤＲＡＭコントローラの一実施例を示す図１に
おいて、図５に示す構成部分と同じ構成部分については
同じ符号を付しその説明を省略する。図１において、Ｃ
ＰＵ１０のアドレス出力端子１０ａは、上述したように
アドレスデコーダ１１、アドレスマルチプレクサ３１の
列アドレス入力端子３１ａ及び行アドレス入力端子３１
ｂに接続される他、ＣＡＳアドレス検出器３７の入力側
に接続される。

【００２２】ＣＡＳアドレス検出器３７にはＣＰＵ１０
のアドレス出力端子１０ａより送出されるアドレスデー
タのうちの列アドレスデータのみが供給され、ＣＡＳア
ドレス検出器３７は、全ての列アドレスデータが“Ｈ”
レベルである状態を検出することで次の読書動作サイク
ルがノーマルモードであると判断し、タイミングコント
ローラ３３へノーマルモード要求信号を送出する。即ち
、上述したようにＣＰＵ１０より送出されるアドレスデ
ータは行アドレスと列アドレスに分割され、これら行、
列アドレスが時分割にて送出される。例えば、ＤＲＡＭ
２０内には、図３に示すようにプログラム“イ”ないし
“リ”が格納されておりプログラムは“イ”→“リ”の
方向に逐次実行される場合、ＤＲＡＭ２０の性質上行ア
ドレスが変更される場合にはページモードアクセスは使
用不可となるため、ノーマルモードアクセスに変更する
必要がある。今、“ハ”のプログラムをＣＰＵがリード
しているとき、ＣＡＳアドレス検出器３７は列アドレス
のビットデータがすべて“Ｈ”であることを検出する。 列アドレスを構成するビットデータがすべて“Ｈ”レベ
ルであることは、通常、次にＣＰＵ１０より送出される
アドレスデータは行アドレスデータが１インクリメント
されたデータとなるので、ＣＡＳアドレス検出器３７は
、次のリードすなわちプログラム“ニ”のリードをノー
マルモードにてリードするようにノーマルモード要求信
号をタイミングコントローラ３３へ送出する。

【００２３】したがって、通常はページモードにてＣＰ
Ｕ１０、ＤＲＡＭ２０間のアクセスを行うことで上記ア
クセスの高速化を図ることができる。尚、列アドレスデ
ータがすべて“Ｈ”であったとしてもプログラム等によ
り次サイクルも同じ行アドレスデータの列アドレスにア
クセスする場合もあるが、既に上記ノーマルモード要求
信号を送出後であるので、この場合にもノーマルモード
にてアクセスが行なわれる。

【００２４】さらに本実施例では、ＣＰＵ１０に設けら
れる命令フェッチタイミング信号出力端子１０ｆ及びデ
ータバスバッファ３６の出力端子３６ａは、ノーマルモ
ード命令デコーダ１２を介してタイミングコントローラ
３３に接続される。ノーマルモード命令デコーダ１２は
、命令をフェッチする状態を示す命令フェッチタイミン
グ信号がＣＰＵ１０から供給されたとき、ＤＲＡＭ２０
からノーマルモード命令デコーダ１２を介してＣＰＵ１
０へ供給される命令信号の種類を解読し、ＤＲＡＭ２０
のアドレスに対し順番にアクセスしないような命令であ
る場合にはノーマルモード要求信号をタイミングコント
ローラ３３へ送出し、一方、ＤＲＡＭ２０のアドレスに
順番にアクセスする命令である場合にはタイミングコン
トローラ３３へは何等信号を送出しない。その他の構成
部分については図５に示すものと同じである。

【００２５】このように構成される本実施例のＤＲＡＭ
コントローラの動作を以下に説明する。尚、ＣＡＳアド
レス検出器３７及びノーマルモード命令デコーダ１２が
関係する動作以外の動作は図５を参照し説明したＤＲＡ
Ｍコントーローラにおける動作を同じであるので、特に
必要な場合を除き説明を省略する。ノーマルモードある
いはページモードにてＣＰＵ１０とＤＲＡＭ２０とがア
クセスしている場合、ＣＡＳアドレス検出器３７にはＣ
ＰＵ１０がＤＲＡＭ２０へ送出するアドレスデータの内
、列アドレスのみが供給される。ページモードにて上記
アクセスが行なわれている場合には、ＣＡＳアドレス検
出器３７は列アドレスのビットデータがすべてＨレベル
であることを検出しときにはタイミングコントローラ３
３へノーマルモード要求信号を送出する。

【００２６】一方、上記列アドレスのビットデータがす
べてＨレベルとならなくても、ＣＰＵ１０が読み込む命
令の内容によってはアドレスに連続性がなくなるのでペ
ージモードからノーマルモードへ移行する必要がある。 このような場合にノーマルモード命令デコーダ１２はノ
ーマルモード要求信号を送出する。ノーマルモード命令
デコーダ１２に命令フェッチタイミング信号がＣＰＵ１
０より供給された場合、ノーマルモード命令デコーダ１
２はデータバスバッファ３６よりＣＰＵ１０へ送出され
る命令内容を解読し、ＣＰＵ１０より送出されるアドレ
スに連続性がなくなるような命令、例えばジャンプ等の
命令である場合にはタイミングコントローラ３３へノー
マルモード要求信号を送出する。

【００２７】ページモードにてアクセスが行なわれてい
る場合であって、ＣＡＳアドレス検出器３７あるいはノ
ーマルモード命令デコーダ１２よりノーマルモード要求
信号が供給された場合、タイミングコントローラ３３は
、ノーマルモードにおける読書動作サイクル用の反転Ｒ
ＡＳ、反転ＣＡＳ、反転ＷＥ信号に関するＤＲＡＭコン
トロール信号をコントロール信号ドライバ３５へ送出す
る。一方、ＣＡＳアドレス検出器３７及びノーマルモー
ド命令デコーダ１２の送出する信号が共に“Ｌ”、即ち
ノーマルモード要求信号が送出されていないときには、
タイミングコントローラ３３はページモードにおける読
書動作サイクル用の反転ＲＡＳ、反転ＣＡＳ、反転ＷＥ
信号に関するＤＲＡＭコントロール信号をコントロール
信号ドライバ３５へ送出する。即ち、タイミングコント
ローラ３３は、ＣＡＳアドレス検出器３７及びノーマル
モード命令デコーダ１２からノーマルモード要求信号が
送出されていないときには、デフォルトでページモード
でＤＲＡＭアレイ２０をアクセスしようとするため反転
ＲＡＳ信号は“Ｌ”を出力していることになる。 又、タイミングコントローラ３３は、ノーマルモード、
ページモードに応じて必要な期間のＷＡＩＴ信号をＣＰ
Ｕ１０へ送出し、ＣＰＵ１０が送出する読書動作信号の
サイクル長を適時調節する。

【００２８】ＣＰＵ１０が図４に示す様に命令を実行し
ている場合におけるノーマルモード命令デコーダ１２の
動作を以下に説明する。尚、Ａ）、Ｂ）、…Ｉ）の各命
令内容を以下に示す。 Ａ）命令はＡ，Ｂレジスタの内容を加えてＡレジスタに
格納することを示す。 Ｂ）命令はＡ，Ｃレジスタの内容を加えてＡレジスタに
格納することを示す。 Ｃ）命令はＡ，Ｂレジスタの内容の論理積をとってＡレ
ジスタに格納することを示す。 Ｄ）命令はＡレジスタの内容をインクリメントする。 Ｅ）命令はＨＬレジスタの内容をアドレスとしてメモリ
ーを読みその値をプログラムカウンターの値として分岐
する。 Ｆ）命令は、キャリーフラグをクリアする。 Ｇ）命令はＺフラグをセットする。 Ｈ）命令はＬレジスタの内容をＡに転送する。 Ｉ）命令は、ＨＬレジスタの内容をアドレスとしてメモ
リを読みその値を左シフトしてメモリに書き込む。

【００２９】Ａ）からＩ）の命令においてＤＲＡＭ２０
へのアクセスを考えると、Ａ）ないしＤ）命令は命令の
フェッチだけで、オペランドとしてＤＲＡＭ２０をアク
セスすることはなく、ＤＲＡＭ２０へのアクセスはペー
ジモードでリードすることができる。

【００３０】Ｅ）命令については、命令のフェッチ＋Ｈ
Ｌレジスタの内容をアドレスとしてＤＲＡＭ２０に格納
されるデータを読むと２回のＤＲＡＭ２０のリードサイ
クルがあり、後半はアドレスが順番ではなく、いわゆる
ジャンプするので、ページモードからノーマルモードに
変更する必要がある。したがって、ノーマルモード命令
デコーダ１２はＥ）命令を解読したときにはタイミング
コントローラ３３へノーマルモード要求信号を送出する
。

【００３１】Ｆ）命令については、新しいプログラムカ
ウンターで分岐先からの命令フェッチであるためノーマ
ルモードでリードする必要がある。Ｇ），Ｈ）命令につ
いては、命令のフェッチだけでＦ）→Ｇ）→Ｈ）と連続
アドレスにてアクセスするためページモードでリードす
ることができる。Ｉ）命令については命令のフェッチは
ページモードで可能であるが、ＨＬレジスタの内容をア
ドレスとしてＤＲＡＭ２０をリードする場合は、Ｉ）命
令が格納されているアドレスと連続性は保証されないた
めノーマルモードでリードする必要がある。尚、左シフ
ト演算後のデータを書き戻す際には同一行アドレスであ
る事が保証されているためページモードでライトして良
い。 以上の様に、命令によっては次の読書動作サイクルがノ
ーマルモードでなければならない場合があり、その命令
をノーマルモード命令デコーダ１２がデコードし、タイ
ミングコントローラ３３へノーマルモード要求信号を送
出する。

【００３２】以上説明した様に従来のＤＲＡＭコントロ
ーラにＣＡＳアドレス検出器３７、ノーマルモード命令
デコーダー１２を設けることで、次の読書動作サイクル
が同一行アドレス内のデータをアクセスするかどうかを
判断し、もしノーマルモードで読書しなければならない
場合にはＣＡＳアドレス検出器３７あるいはノーマルモ
ード命令デコーダ１２は、タイミングコントローラ３３
へノーマルモード要求信号を送出する。

【００３３】又、タイミングコントローラ３３は、上記
ノーマルモード要求信号によりページモードからノーマ
ルモードに移行したのちノーマルモード要求信号の供給
がなくなった時点で再度ページモードへモードの移行を
行う。このようにタイミングコントローラ３３は、ノー
マルモード要求信号に応じてＤＲＡＭ２０のリードサイ
クルをノーマルモードあるいはページモードのいずれか
のタイミングにて実行可能なようにＤＲＡＭコントロー
ル信号をコントロール信号ドライバ３５へ送出する。し
たがって、ＣＰＵ１０とＤＲＡＭ２０とのアクセスは基
本的にページモードにて行なわれ、適時ノーマルモード
に移行して行なわれるので、ＣＰＵ１０とＤＲＡＭ２０
間のアクセススピードを高速化することができ、ＣＰＵ
１０を含むシステム全体の演算処理速度を向上させるこ
とが可能である。

【００３４】尚、上記実施例では図１に示すように、ノ
ーマルモード命令デコーダ１２はＤＲＡＭコントローラ
３０の外部に構成するようにしたが、これに限らずＤＲ
ＡＭコントローラ３０内に構成しても良い。又、ノーマ
ルモード命令デコーダ１２をＣＰＵ１０内に組み込むこ
とでＣＰＵ内の命令デコーダと共通して使える等の利点
があり、本実施例のＤＲＡＭコントローラ自体をＣＰＵ
内にオンチップすればＤＲＡＭ２０をページモードでア
クセスすることができるＣＰＵが設計可能であり、ＣＰ
Ｕシステムの高速化に非常に有効である。

【００３５】第２の実施例 第２の実施例を示す図２において、図５に示す構成部分
と同じ構成部分については同じ符号を付しその説明を省
略する。尚、本実施例に示すＤＲＡＭコントローラは、
ＤＲＡＭから情報のリード動作を行う前にＣＰＵからア
ドレスが送出されるタイプ（以下先出しタイプという）
のＣＰＵ、例えばインテル８０２８６等のＣＰＵに簡易
に応用可能なものである。図２において、ＣＰＵ１０の
アドレス出力端子１０ａは、アドレスマルチプレクサ３
１のアドレス入力端子３１ａに接続されるとともに行ア
ドレス一致検出器３８を介してアドレスマルチプレクサ
３１の行アドレス入力端子３１ｂに接続される。行アド
レス一致検出器３８は、ＣＰＵ１０より送出されるアド
レスデータの内、行アドレスデータに注目し、前回アク
セスに使用したアドレスの行アドレスと今回のアクセス
に要するアドレスの行アドレスとが一致しているかを検
出し、もし一致していなければノーマルモードにてＤＲ
ＡＭ２０へ読書動作サイクルを行なう様にタイミングコ
ントローラ３３へノーマルモード要求信号を送出する。 タイミングコントローラ３３は、行アドレス一致検出器
３８より供給されるノーマルモード要求信号によりＤＲ
ＡＭコントロール信号を送出する。その他の構成部分に
ついては図５に示すものと同じである。

【００３６】このように構成されるＤＲＡＭコントロー
ラの動作を以下に説明する。ＣＰＵ１０はＤＲＡＭ２０
とアクセスするためのアドレスをマルチプレクサ３１へ
送出するが、該アドレスの内、行アドレスは行アドレス
一致検出器３８にて前回供給された行アドレスと今回供
給された行アドレスとの一致、不一致が検出される。行
アドレスが一致している場合、ＤＲＡＭへ送出されるア
ドレスは連続するので現状のページモードにてＤＲＡＭ
２０とのアクセスが可能であり、行アドレス一致検出器
３８はノーマルモード要求信号を送出しない。よって、
タイミングコントローラ３３も現状を維持しページモー
ドのコントロール信号をコントロール信号ドライバ３５
へ送出し、コントロール信号ドライバ３５もページモー
ド用の反転ＲＡＳ信号等をＤＲＡＭ２０へ送出する。よ
って、現状通りページモードにてＣＰＵ１０、ＤＲＡＭ
２０間のアクセスが行なわれる。

【００３７】一方、行アドレスが不一致の場合、アドレ
スの連続性がなくなることよりＤＲＡＭ２０への今回の
アクセスはノーマルモードで行わなければならず、行ア
ドレス一致検出器３８はタイミングコントローラ３３へ
ノーマルモード要求信号を送出する。該ノーマルモード
要求信号が供給されることでタイミングコントローラ３
３はコントロール信号ドライバ３５へノーマルモードに
おけるＤＲＡＭコントロール信号を送出し、コントロー
ル信号ドライバ３５はＤＲＡＭ２０に対してノーマルモ
ードにおける反転ＲＡＳ信号等の信号を送出する。よっ
てＣＰＵ１０とＤＲＡＭ２０とのアクセスはノーマルモ
ードにて実行される。尚、行アドレス一致検出器３８が
次の行アドレスが今回の行アドレスと一致したことを検
出した場合には、行アドレス一致検出器３８はノーマル
モード要求信号を送出せず、タイミングコントローラ３
３はノーマルモードからページモードにモードを変更し
ページモードにおけるＤＲＡＭコントロール信号をコン
トロール信号ドライバ３５へ送出する。

【００３８】本実施例のＤＲＡＭコントローラでは、Ｃ
ＰＵ１０のアドレス信号の出力から実際にアクセス制御
用の信号を出すまでの時間が第１の実施例のＤＲＡＭコ
ントローラに比べ短いため、高速動作が要求されるシス
テムになればタイミング設計が非常に難しくなるが、上
述したようにアドレスを先出しするタイプのＣＰＵにお
いては、本実施例のＤＲＡＭコントローラは、第１の実
施例とは異なりＣＰＵ１０からのアドレス信号だけを用
いてページモードアクセスをコントロールしているので
回路構成を容易化することができるという利点がある。

【００３９】尚、本実施例におけるＤＲＡＭコントロー
ラを上述したアドレス先出しタイプ以外のＣＰＵ、即ち
今回のアクセスが終了した後、次のアクセスに要するア
ドレスを送出するタイプのＣＰＵに使用した場合、次の
アクセスがノーマルモードあるいはページモードのいづ
れになるかは不明であるが、とりあえずページモードで
アクセスすることを前提としてＣＰＵ等は動作し、実際
に次のアクセスのためのアドレスがＣＰＵより送出され
たとき、行アドレス一致検出器３８にて行アドレスの一
致、不一致を検出し、もし行アドレスが異なった場合に
は行アドレス一致検出器３８はノーマルモード要求信号
をタイミングコントローラ３３に送出し、該ノーマルモ
ード要求信号に応じてタイミングコントローラ３３はＣ
ＰＵ１０へＷＡＩＴ信号を送出するようにしても良い。 そしてＣＰＵ１０は、行アドレスが異なった今回のアク
セスを中断し今回のアクセスを最初からやり直すように
動作するようにしても良い。このように動作させること
で、行アドレス一致検出器３８のみを付加したタイプの
ＤＲＡＭコントローラであっても、ＣＰＵの種類を問わ
ず適用することができる。

【００４０】

【発明の効果】以上詳述したように本発明によれば、ペ
ージモードにてＣＰＵとＤＲＡＭとがアクセスしている
場合において、行アドレスが変化することを予測し、あ
るいは実際に行アドレスが変化したことを検知し、ある
いは命令を解読することで行アドレスが変化することを
検知するようにしたことより、ページモード実行中でも
上記アクセスをノーマルモードにて行うようにモードの
移行を行うことができる。したがってＣＰＵとＤＲＡＭ
間のアクセスを高速化することができる。

【図面の簡単な説明】

【図１】　　本発明のＤＲＡＭコントローラの第１の実
施例における構成を示すブロック図である。

【図２】　　本発明のＤＲＡＭコントローラの第２の実
施例における構成を示すブロック図である。

【図３】　　メモリ内に記憶されているプログラムと各
プログラムに対応するアドレスを示す図である。

【図４】　　図１に示すノーマルモード命令デコーダの
動作を説明するための、プログラムの実行例を示す図で
ある。

【図５】　　従来のＤＲＡＭコントローラの構成を示す
ブロック図である。

【図６】　　ＤＲＡＭコントローラにおける通常のリー
ドサイクルのタイミングを示すタイムチャートである。

【図７】　　ＤＲＡＭコントローラにおける高速ページ
モードにおけるリードサイクルのタイミングを示すタイ
ムチャートである。

【符号の説明】

１０…ＣＰＵ、１２…ノーマルモード命令デコーダ、２
０…ＤＲＡＭ、３３…タイミングコントローラ、３７…
ＣＡＳアドレス検出器、３８…行アドレス一致検出器。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ＤＲＡＭに対する読書動作とリフレッ
   シュ動作との動作制御を行うタイミングコントローラと
   、該タイミングコントローラが送出するリフレッシュ信
   号に基づきＤＲＡＭのリフレッシュに要するアドレスを
   カウントするリフレッシュカウンタと、リフレッシュ実
   行時期を決定する信号を上記タイミングコントローラへ
   送出するリフレッシュタイマと、ＤＲＡＭに格納される
   情報の読書きに必要なアドレス信号でありＣＰＵが送出
   するものをラッチし該アドレス信号の行アドレス信号と
   列アドレス信号との選択を行うとともに上記リフレッシ
   ュカウンタが送出するアドレス信号と上記行及び列アド
   レス信号とのマルチプレクスを上記タイミングコントロ
   ーラが送出する制御信号に基づき行うアドレスラッチ／
   マルチプレクサと、上記タイミングコントローラが送出
   する信号に基づきＤＲＡＭとの情報の読書きに必要なタ
   イミング信号をＤＲＡＭへ送出するドライバと、を有す
   るＤＲＡＭ制御装置において、ＣＰＵが送出するアドレ
   ス信号内の列アドレスが供給され該列アドレスのビット
   データがすべてＨレベルであることを検知したとき検知
   信号を上記タイミングコントローラに送出するＣＡＳア
   ドレス検出器と、ＣＰＵが命令をフェッチする毎に該命
   令の種類を解読しＤＲＡＭへ送出する上記行アドレスに
   変化を要する場合には制御信号を上記タイミングコント
   ローラに送出する命令デコーダと、を備えたことを特徴
   とするＤＲＡＭ制御装置。
2. 【請求項２】　　上記タイミングコントローラ、上記リ
   フレッシュカウンタ、上記リフレッシュタイマ、上記ア
   ドレスラッチ／マルチプレクサ、上記ドライバ、上記Ｃ
   ＡＳアドレス検出器を一構成部分として構成した、請求
   項１記載のＤＲＡＭ制御装置。
3. 【請求項３】　　ＤＲＡＭに対する読書動作とリフレッ
   シュ動作との動作制御を行うタイミングコントローラと
   、該タイミングコントローラが送出するリフレッシュ信
   号に基づきＤＲＡＭのリフレッシュに要するアドレスを
   カウントするリフレッシュカウンタと、リフレッシュ実
   行時期を決定する信号を上記タイミングコントローラへ
   送出するリフレッシュタイマと、ＤＲＡＭに格納される
   情報の読書きに必要なアドレス信号でありＣＰＵが送出
   するものをラッチし該アドレス信号の行アドレス信号と
   列アドレス信号との選択を行うとともに上記リフレッシ
   ュカウンタが送出するアドレス信号と上記行及び列アド
   レス信号とのマルチプレクスを上記タイミングコントロ
   ーラが送出する制御信号に基づき行うアドレスラッチ／
   マルチプレクサと、上記タイミングコントローラが送出
   する信号に基づきＤＲＡＭとの情報の読書きに必要なタ
   イミング信号をＤＲＡＭへ送出するドライバと、を有す
   るＤＲＡＭ制御装置において、ＤＲＡＭへのアクセス毎
   にＣＰＵが送出するアドレス信号内の行アドレスが供給
   され今回供給された行アドレスと一回前のアクセスにて
   供給された行アドレスとの一致を検知し該検知結果信号
   を上記タイミングコントローラに送出する行アドレス一
   致検出器を備えたことを特徴とするＤＲＡＭ制御装置。