JPH0769797B2 - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH0769797B2 JPH0769797B2 JP63066455A JP6645588A JPH0769797B2 JP H0769797 B2 JPH0769797 B2 JP H0769797B2 JP 63066455 A JP63066455 A JP 63066455A JP 6645588 A JP6645588 A JP 6645588A JP H0769797 B2 JPH0769797 B2 JP H0769797B2
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- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ及びメモリを含むマイクロ
コンピュータシステムに関する。
コンピュータシステムに関する。
近年マイクロプロセッサはCMOSデバイスの採用により低
消費電力化され、また、マーキテクチャの改良で非常に
高速の命令処理ができるものの、メモリとのプログラム
リードやデータリードにおいてはアクセススピードの制
限からマイクロプロセッサの実行時間に比較してアクセ
ス時間が相対的に長く、マイクロプロセッサの命令実行
時間を低下させる原因となっている。特にプログラムの
ように連続したアドレスに記憶されている命令コードを
読み出して入力する時はマイクロプロセッサ全体の処理
時間の大半がメモリから命令コード待ちの状態となり、
マイクロコンピュータシステム全体の処理速度を低下さ
せている。
消費電力化され、また、マーキテクチャの改良で非常に
高速の命令処理ができるものの、メモリとのプログラム
リードやデータリードにおいてはアクセススピードの制
限からマイクロプロセッサの実行時間に比較してアクセ
ス時間が相対的に長く、マイクロプロセッサの命令実行
時間を低下させる原因となっている。特にプログラムの
ように連続したアドレスに記憶されている命令コードを
読み出して入力する時はマイクロプロセッサ全体の処理
時間の大半がメモリから命令コード待ちの状態となり、
マイクロコンピュータシステム全体の処理速度を低下さ
せている。
第９図にマイクロプロセッサ1000,プログラム及びデー
タ格納用メモリ1201より構成されるマイクロコンピュー
タシステム（以下“マイクロコンピュータ”と記す）の
従来例を示す。
タ格納用メモリ1201より構成されるマイクロコンピュー
タシステム（以下“マイクロコンピュータ”と記す）の
従来例を示す。
第９図に示すマイクロコンピュータは、データの入出力
処理、及びマイクロコンピュータ全体を制御するマイク
ロプロセッサ1000と、マイクロプロセッサ1000から入力
されるマルチプレックスされたアドレス情報と命令コー
ド、及び入力データをデマルチプレックスする為のアド
レスラッチ1205と、マイクロプロセッサ1000の処理デー
タ及びプログラムを格納するメモリ1201から構成され、
これらのユニットがアドレス／データバス1301（以下
“ADバス”と記す）とリード信号1304（以下“RD信号”
と記す）と、アドレスラッチ1205のラッチ信号であるAL
E信号1303とで接続されている。
処理、及びマイクロコンピュータ全体を制御するマイク
ロプロセッサ1000と、マイクロプロセッサ1000から入力
されるマルチプレックスされたアドレス情報と命令コー
ド、及び入力データをデマルチプレックスする為のアド
レスラッチ1205と、マイクロプロセッサ1000の処理デー
タ及びプログラムを格納するメモリ1201から構成され、
これらのユニットがアドレス／データバス1301（以下
“ADバス”と記す）とリード信号1304（以下“RD信号”
と記す）と、アドレスラッチ1205のラッチ信号であるAL
E信号1303とで接続されている。
次に連続したアドレスに配置されたプログラムの連続的
な入力におけるマイクロプロセッサ1000とADバス1301上
のアドレス情報，データの流れについて第10図のタイミ
ングチャートを参照して説明する。
な入力におけるマイクロプロセッサ1000とADバス1301上
のアドレス情報，データの流れについて第10図のタイミ
ングチャートを参照して説明する。
通常、プログラムは連続したメモリ領域に順に格納され
ており、マイクロプロセッサ1000はこれらのプログラム
をアドレス順序に従ってADバス1301を介して読出し、実
行しており、プログラム入力は第10図に示す通りB1,B2,
B3の基本ステートから構成されている。
ており、マイクロプロセッサ1000はこれらのプログラム
をアドレス順序に従ってADバス1301を介して読出し、実
行しており、プログラム入力は第10図に示す通りB1,B2,
B3の基本ステートから構成されている。
まず、マイクロプロセッサ1000は、B1期間ALE信号1303
をアクティブにすると同時にB1からB2にかけて読出しア
ドレスをADバス1301上に出力する。続くB2の中間〜B3の
中間のタイミングでRD信号1304をアクティブレベルに
し、RD信号1304に同期してメモリ1201からADバス1301上
にデータを読出し、マイクロプロセッサ1000はB3タイミ
ング内の所定のタイミングでADバス1301上のデータを取
込む。以上の一連の処理により、プログラム入力のデー
タリードサイクルの１サイクルが完了する。
をアクティブにすると同時にB1からB2にかけて読出しア
ドレスをADバス1301上に出力する。続くB2の中間〜B3の
中間のタイミングでRD信号1304をアクティブレベルに
し、RD信号1304に同期してメモリ1201からADバス1301上
にデータを読出し、マイクロプロセッサ1000はB3タイミ
ング内の所定のタイミングでADバス1301上のデータを取
込む。以上の一連の処理により、プログラム入力のデー
タリードサイクルの１サイクルが完了する。
上述したように従来のマイクロコンピュータは、処理実
行部1101がB1タイミングでアドレスをアドレス線1104に
乗せてからB3タイミングの中間でそのアドレスに対応す
るデータを受取るまでの間データが入力されるのを待っ
ているだけであり、この処理実行部1101の遊ぶ時間がマ
イクロコンピュータ全体の処理能力を低下させている。
行部1101がB1タイミングでアドレスをアドレス線1104に
乗せてからB3タイミングの中間でそのアドレスに対応す
るデータを受取るまでの間データが入力されるのを待っ
ているだけであり、この処理実行部1101の遊ぶ時間がマ
イクロコンピュータ全体の処理能力を低下させている。
プログラムの入力にかかる時間は命令の実行時間に比較
して十分長く、データリードサイクル中、マイクロプロ
セッサ1000はデータ待ち状態となる頻度が高い。その結
果、マイクロプロセッサの処理能力に余裕が有るにもか
かわらず、その処理速度の向上に結びついていないとい
う欠点を有している。
して十分長く、データリードサイクル中、マイクロプロ
セッサ1000はデータ待ち状態となる頻度が高い。その結
果、マイクロプロセッサの処理能力に余裕が有るにもか
かわらず、その処理速度の向上に結びついていないとい
う欠点を有している。
また、メモリ1201は常に動作状態になっており、ADバス
1301に接続されているメモリ1207以外のLSIをアクセス
している時にも電力が消費されており、マイクロコンピ
ュータが低消費電力とならない欠点も有している。
1301に接続されているメモリ1207以外のLSIをアクセス
している時にも電力が消費されており、マイクロコンピ
ュータが低消費電力とならない欠点も有している。
本発明は、命令コードを含む各種処理データを記憶する
記憶手段と、命令実行によりデータ処理を行うデータ処
理手段とを有するマイクロコンピュータシステムに対
し、アドレス情報を出力して前記記憶手段のアドレスを
指示するアドレス指示手段であって、指示すべきアドレ
スのアドレス情報を第１のタイミングで取り込み出力す
るマスタ部およびこのマスタ部から出力されたアドレス
情報を前記第１のタイミングの後の第２のタイミングで
取り込み前記記憶手段へ出力するスレーブ部を有するア
ドレス指示手段と、前記アドレス指示手段の前記スレー
ブ部から出力されたアドレス情報を更新する更新手段
と、前記記憶手段を配置するアドレス空間を指定する指
定手段と、前記アドレス指示手段の前記マスタ部から出
力されたアドレス情報を受けることにより前記アドレス
指示手段から出力されるアドレス情報が前記アドレス空
間に含まれるかどうかを前記スレーブ部からのアドレス
情報の出力に先行して検出し、含まれるときは前記記憶
手段を動作状態にする状態制御手段と、前記データ処理
手段からの連続データアクセス要求に応答して、前記更
新手段により更新されたアドレス情報を前記アドレス指
示手段の前記マスタ部に帰還するとともに前記マスタ部
および前記スレーブ部のそれぞれのタイミングの制御を
行う処理を複数回実行する制御手段と、動作状態とされ
た前記記憶手段と前記データ処理手段との間のデータ転
送を行う転送手段とを設けたことを特徴としている。
記憶手段と、命令実行によりデータ処理を行うデータ処
理手段とを有するマイクロコンピュータシステムに対
し、アドレス情報を出力して前記記憶手段のアドレスを
指示するアドレス指示手段であって、指示すべきアドレ
スのアドレス情報を第１のタイミングで取り込み出力す
るマスタ部およびこのマスタ部から出力されたアドレス
情報を前記第１のタイミングの後の第２のタイミングで
取り込み前記記憶手段へ出力するスレーブ部を有するア
ドレス指示手段と、前記アドレス指示手段の前記スレー
ブ部から出力されたアドレス情報を更新する更新手段
と、前記記憶手段を配置するアドレス空間を指定する指
定手段と、前記アドレス指示手段の前記マスタ部から出
力されたアドレス情報を受けることにより前記アドレス
指示手段から出力されるアドレス情報が前記アドレス空
間に含まれるかどうかを前記スレーブ部からのアドレス
情報の出力に先行して検出し、含まれるときは前記記憶
手段を動作状態にする状態制御手段と、前記データ処理
手段からの連続データアクセス要求に応答して、前記更
新手段により更新されたアドレス情報を前記アドレス指
示手段の前記マスタ部に帰還するとともに前記マスタ部
および前記スレーブ部のそれぞれのタイミングの制御を
行う処理を複数回実行する制御手段と、動作状態とされ
た前記記憶手段と前記データ処理手段との間のデータ転
送を行う転送手段とを設けたことを特徴としている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図に示すマイクロコンピュータは、データの入力，
出力処理，演算処理及びマイクロコンピュータ全体を制
御するマイクロプロセッサ100と、マイクロプロセッサ
が実行するプログラムや演算に必要なデータを格納する
リードオンリメモリ（以下“メモリ”と記す）213を内
蔵したLSI200より構成されている。マイクロプロセッサ
100は命令を実行する処理実行部101と、マイクロプロセ
ッサ100の全体の動作を制御する実行制御部103と、メモ
リ213から読出した命令やデータを読出した順に記憶
し、処理実行部101の要求に対応して記憶内容を出力す
るデータキコー102から構成されている。
出力処理，演算処理及びマイクロコンピュータ全体を制
御するマイクロプロセッサ100と、マイクロプロセッサ
が実行するプログラムや演算に必要なデータを格納する
リードオンリメモリ（以下“メモリ”と記す）213を内
蔵したLSI200より構成されている。マイクロプロセッサ
100は命令を実行する処理実行部101と、マイクロプロセ
ッサ100の全体の動作を制御する実行制御部103と、メモ
リ213から読出した命令やデータを読出した順に記憶
し、処理実行部101の要求に対応して記憶内容を出力す
るデータキコー102から構成されている。
処理実行部101から実行制御部103へは命令実行に伴い後
述するLSI200内のメモリ213とのデータリードサイクル
の起動を要求するバスリクエスト信号105とメモリ213の
アクセス先のアドレス情報をのせるアドレス線104が出
力され、実行制御部103はデータリードサイクルの起動
を受けて処理実行部101へアクノレッジ信号106を出力す
る。マイクロプロセッサ100はアドレス情報とデータと
がマルチプレックスされたADバス300を介してLSI200内
のメモリ213からデータリードを行なう。
述するLSI200内のメモリ213とのデータリードサイクル
の起動を要求するバスリクエスト信号105とメモリ213の
アクセス先のアドレス情報をのせるアドレス線104が出
力され、実行制御部103はデータリードサイクルの起動
を受けて処理実行部101へアクノレッジ信号106を出力す
る。マイクロプロセッサ100はアドレス情報とデータと
がマルチプレックスされたADバス300を介してLSI200内
のメモリ213からデータリードを行なう。
LSI200はマイクロプロセッサ100とのインタフェースす
る為マイクロプロセッサ100からの出力を受け、制御信
号C1,C2,C3,C4,C5,C6を出力するバスインタフェース部2
01と、マイクロプロセッサ100のプログラム及びデータ
を格納するメモリ213と、ADバス300から入力され、バス
インタフェース部201及びLSI200内部のバス（以下“AD
バス”と記す）218を介したアドレス情報をラッチする
マスタースレーブ構成のポインタFPM203,FPS204（共に
命令コードのリードサイクル時に出力されるC2信号によ
り制御される）と、別のマスタースレーブ構成のポイン
タDPM207,DPS208（データのリードサイクル時に出力さ
れるC3信号により制御される）と、FPS204の内容をイン
クリメントするインクリメンタ205と後述する連続命令
コード及び連続データリードサイクル時に出力されるC1
信号に同期してインクリメンタ205の出力を選択するマ
ルチプレクサ（MPX1）202と、DPS208の内容をインクリ
メントするインクリメンタ209と、C1信号に同期してイ
ンクリメンタ209の出力を選択するマルチプレクサ（MPX
2）206と、連続命令コードリードサイクル時に出力され
るC6信号に基づいてFPS204の出力を選択しメモリ213にA
Bバス220として供給するマルチプレクサ（MPX3）212
と、同様にC6に信号によりFPM203の出力を選択して後述
するリロケーション制御部211にABDバス219として入力
するマルチプレクサ（MPX4）210と、メモリ213のメモリ
空間を指定するSLROM信号及びメモリ213のデータを読出
す読出しバッファの動作を制御するENSAMP信号を出力す
るリロケーション制御部211と、命令コードをメモリ213
から連続的に読出す時に読出した命令コードを記憶する
出力ラッチ215と、データをメモリ213から連続的に読出
す時に読出したデータと記憶する出力ラッチ225と、出
力ラッチ4215,出力ラッチ225,メモリ213の出力をそれぞ
れC4,C6,C5の制御線に制御されADRバス218に読出す出力
バッファ217,226,216とで構成される。
る為マイクロプロセッサ100からの出力を受け、制御信
号C1,C2,C3,C4,C5,C6を出力するバスインタフェース部2
01と、マイクロプロセッサ100のプログラム及びデータ
を格納するメモリ213と、ADバス300から入力され、バス
インタフェース部201及びLSI200内部のバス（以下“AD
バス”と記す）218を介したアドレス情報をラッチする
マスタースレーブ構成のポインタFPM203,FPS204（共に
命令コードのリードサイクル時に出力されるC2信号によ
り制御される）と、別のマスタースレーブ構成のポイン
タDPM207,DPS208（データのリードサイクル時に出力さ
れるC3信号により制御される）と、FPS204の内容をイン
クリメントするインクリメンタ205と後述する連続命令
コード及び連続データリードサイクル時に出力されるC1
信号に同期してインクリメンタ205の出力を選択するマ
ルチプレクサ（MPX1）202と、DPS208の内容をインクリ
メントするインクリメンタ209と、C1信号に同期してイ
ンクリメンタ209の出力を選択するマルチプレクサ（MPX
2）206と、連続命令コードリードサイクル時に出力され
るC6信号に基づいてFPS204の出力を選択しメモリ213にA
Bバス220として供給するマルチプレクサ（MPX3）212
と、同様にC6に信号によりFPM203の出力を選択して後述
するリロケーション制御部211にABDバス219として入力
するマルチプレクサ（MPX4）210と、メモリ213のメモリ
空間を指定するSLROM信号及びメモリ213のデータを読出
す読出しバッファの動作を制御するENSAMP信号を出力す
るリロケーション制御部211と、命令コードをメモリ213
から連続的に読出す時に読出した命令コードを記憶する
出力ラッチ215と、データをメモリ213から連続的に読出
す時に読出したデータと記憶する出力ラッチ225と、出
力ラッチ4215,出力ラッチ225,メモリ213の出力をそれぞ
れC4,C6,C5の制御線に制御されADRバス218に読出す出力
バッファ217,226,216とで構成される。
次に、マイクロプロセッサ100及びLSI200に入出力する
制御信号について述べる。
制御信号について述べる。
マイクロプロセッサ100への入力制御信号としてはマイ
クロプロセッサ100内のハードウェアの初期設定を行な
うためのリセット信号306がある。マイクロプロセッサ1
00からLSI200への制御信号としては、ADバス300上のア
ドレス情報をFPM203またはDPM206にラッチさせる為のAL
E信号305と、メモリ213からデータの読み出しを行なう
ためのRD信号301と、前記ADバス300上のアドレス情報を
FPM203にラッチさせるタイミング制御（C2信号の制御）
及び後述する連続命令コードリードサイクルにおけるメ
モリ213からの読出しタイミングを与える制御信号STBF3
03と、ADバス300上のアドレス情報をDPM206にラッチさ
せるタイミング制御（C3信号の制御）及び後述する連続
データリードサイクルにおけるメモリ213からの読出し
タイミングを与える制御信号STBD304とがある。RD信号3
01はロウアクティブ信号である。
クロプロセッサ100内のハードウェアの初期設定を行な
うためのリセット信号306がある。マイクロプロセッサ1
00からLSI200への制御信号としては、ADバス300上のア
ドレス情報をFPM203またはDPM206にラッチさせる為のAL
E信号305と、メモリ213からデータの読み出しを行なう
ためのRD信号301と、前記ADバス300上のアドレス情報を
FPM203にラッチさせるタイミング制御（C2信号の制御）
及び後述する連続命令コードリードサイクルにおけるメ
モリ213からの読出しタイミングを与える制御信号STBF3
03と、ADバス300上のアドレス情報をDPM206にラッチさ
せるタイミング制御（C3信号の制御）及び後述する連続
データリードサイクルにおけるメモリ213からの読出し
タイミングを与える制御信号STBD304とがある。RD信号3
01はロウアクティブ信号である。
ALE信号305が“1"ときSTBD信号304が“0"であると連続
命令コードリードサイクルが設定され、続くタイミング
においてSTBF信号303が立上がりに同期してメモリ213の
データがADバス300上に読出される。ALE信号305が“1"
のとき、STBD信号304が“1",STBF信号303が“0"である
と連続データリードサイクルが設定され、続くタイミン
グにおいてSTBD信号304の立上がりに同期してメモリ213
のデータがADバス300上に読出される。また、ALE信号30
5が“1"のときSTBD信号304が“1",STBE信号303が“1"の
ときは１回のデータリードサイクルが設定され、RD信号
301に同期してメモリ213のデータがADバス300上に読出
される。
命令コードリードサイクルが設定され、続くタイミング
においてSTBF信号303が立上がりに同期してメモリ213の
データがADバス300上に読出される。ALE信号305が“1"
のとき、STBD信号304が“1",STBF信号303が“0"である
と連続データリードサイクルが設定され、続くタイミン
グにおいてSTBD信号304の立上がりに同期してメモリ213
のデータがADバス300上に読出される。また、ALE信号30
5が“1"のときSTBD信号304が“1",STBE信号303が“1"の
ときは１回のデータリードサイクルが設定され、RD信号
301に同期してメモリ213のデータがADバス300上に読出
される。
次に第３図にリロケーション制御部の詳細図を示し説明
する。マッピングアドレス指定部401はメモリ213を配置
するアドレス空間を指定する。比較器400はABDバス219
とマッピングアドレス指定部401と比較してFPM203もし
くはDPM206内のアドレス情報がマッピングアドレス指定
部401のデータと一致した時、つまりFPM203もしくはDPM
206内のアドレスが指定されたメモリ213のアドレス空間
に含まれる時は、比較器400の出力がアクティブとな
り、第３回路403を介してENSAMP信号が“1"となり読出
しバッファ214の動作を可能にする。また連続命令コー
ドリードサイクル時、C6信号が“1"となるのでインバー
タ221の出力が“1"となった時ラッチ402の出力SLROM信
号が“1"となりメモリ213が選択されアクセス可能とな
る。他のリードサイクル時はC6信号が“0"の為、インバ
ータ227の出力が“1"のとき、ラッチ402の書込みクロッ
クが“1"となり比較器400の出力がラッチ402に入力され
る。一般に読出しバッファ214は、メモリ213のデータを
高速に読出すためCMOS構成であってもENSAMP信号が“1"
の動作状態時にデータの変化がなくても定常的に電力を
消費する構成となっており、またENSAMP信号が“0"から
“1"となり停止状態から動作状態になった時は定常動作
状態になるまで所定の時間（tBUf）を必要とする構成を
採る。また、SLROM信号が“1"のときのみバスインタフ
ェース部201はメモリ213のデータをADバス300に出力す
る。
する。マッピングアドレス指定部401はメモリ213を配置
するアドレス空間を指定する。比較器400はABDバス219
とマッピングアドレス指定部401と比較してFPM203もし
くはDPM206内のアドレス情報がマッピングアドレス指定
部401のデータと一致した時、つまりFPM203もしくはDPM
206内のアドレスが指定されたメモリ213のアドレス空間
に含まれる時は、比較器400の出力がアクティブとな
り、第３回路403を介してENSAMP信号が“1"となり読出
しバッファ214の動作を可能にする。また連続命令コー
ドリードサイクル時、C6信号が“1"となるのでインバー
タ221の出力が“1"となった時ラッチ402の出力SLROM信
号が“1"となりメモリ213が選択されアクセス可能とな
る。他のリードサイクル時はC6信号が“0"の為、インバ
ータ227の出力が“1"のとき、ラッチ402の書込みクロッ
クが“1"となり比較器400の出力がラッチ402に入力され
る。一般に読出しバッファ214は、メモリ213のデータを
高速に読出すためCMOS構成であってもENSAMP信号が“1"
の動作状態時にデータの変化がなくても定常的に電力を
消費する構成となっており、またENSAMP信号が“0"から
“1"となり停止状態から動作状態になった時は定常動作
状態になるまで所定の時間（tBUf）を必要とする構成を
採る。また、SLROM信号が“1"のときのみバスインタフ
ェース部201はメモリ213のデータをADバス300に出力す
る。
次に第５図を用いて連続命令コードリードサイクル時の
動作を説明する。
動作を説明する。
連続命令コードリードサイクルは複数のクロックから成
る４つのB1,B2,B3,B4のアドレス設定のための基本ステ
ートと、連続的に命令コードを読出すB5,B6,B7のステー
トで構成されていて、実行制御部103はこれらのステー
トでLSI200に各種制御信号を出力することにより命令実
行に伴うメモリ213のデータリードサイクルの制御をし
ている。なお、連続命令コード読出しを続ける時はB6ス
テートを続ける。ここで使用するアドレスN,信号Ｎ＋1,
N＋2,N＋3,N＋4,N＋５はすべてアドレス指定部401で指
定されるアドレス範囲内である。まず、マイクロプログ
ラム上100は、B1ステートでALE信号305を“1",STBF信号
303を“0",STBD信号304を“0"にし、ADバス300上にアド
レスＮを出力する。LSI200では、バスインタフェース部
は、C1信号を“1",C2信号を“1",C6信号を“1"にし、AD
バス300上のアドレスＮをADRバス218上に出力する。す
ると、FPM203にはマルチプレクサ202を介してアドレス
Ｎが書込まれるのでABDバス219上にアドレスＮが出力さ
れる。アドレスＮが、マッピングアドレス指定部401で
指定されるアドレスと一致した場合には、ENSAMP信号が
“1"となり読出しバッファ214を動作状態にする。
る４つのB1,B2,B3,B4のアドレス設定のための基本ステ
ートと、連続的に命令コードを読出すB5,B6,B7のステー
トで構成されていて、実行制御部103はこれらのステー
トでLSI200に各種制御信号を出力することにより命令実
行に伴うメモリ213のデータリードサイクルの制御をし
ている。なお、連続命令コード読出しを続ける時はB6ス
テートを続ける。ここで使用するアドレスN,信号Ｎ＋1,
N＋2,N＋3,N＋4,N＋５はすべてアドレス指定部401で指
定されるアドレス範囲内である。まず、マイクロプログ
ラム上100は、B1ステートでALE信号305を“1",STBF信号
303を“0",STBD信号304を“0"にし、ADバス300上にアド
レスＮを出力する。LSI200では、バスインタフェース部
は、C1信号を“1",C2信号を“1",C6信号を“1"にし、AD
バス300上のアドレスＮをADRバス218上に出力する。す
ると、FPM203にはマルチプレクサ202を介してアドレス
Ｎが書込まれるのでABDバス219上にアドレスＮが出力さ
れる。アドレスＮが、マッピングアドレス指定部401で
指定されるアドレスと一致した場合には、ENSAMP信号が
“1"となり読出しバッファ214を動作状態にする。
次にB2ステートではマイクロプロセッサ100はALE信号30
5を“0"にし、また、ADバス300を何もデータを乗せない
状態（以下“ハイインピーダンス状態”と記す）にす
る。すると、バスインタフェース部201はC1信号を“0",
C2信号を“0",C6信号を“1"にするので、EPM203に格納
されているアドレスＮをEPS204に転送し、マルチプレク
サ212を介してABバス220上に出力する。すると、SLROM
信号が“1"となりアドレスＮに対応するメモリ213の番
地のデータが命令コードとして読出され出力ラッチに書
込まれる。出力ラッチはマスタースレーブ構成となって
おりインバータ221の出力が“0"のとき以前に書込まれ
ていった内容が出力する。次にB1ステートの中間でマイ
クロプロセッサ100はRD信号301を“0"にする。するとバ
スインタフェース信号はC2信号を“1"にし、また、ADR
バス218の内容をADバス300上に出力可能にする。このと
きC6信号は“1"のままである。C2信号が“1"となるとイ
ンタクリメンタ205でインクリメントされたアドレスＮ
＋１がマルチプレクサ202を介してEPM203に書込まれ
る。このときアドレスＮ＋１もマッピングアドレス指定
部401で指定されるアドレス範囲内であるので、ENSAMP
信号は“1"のままである。次に、B3ステートの中間でマ
イクロプロセッサ100はSTBF信号303を“1"にすると、バ
スインタフェース部201はC2信号を“0"にする。C2信号
が“0"になると、アドレスＮ＋１はABバス220上に出力
されてアドレスＮ＋１に対するメモリ213の番地のアク
セスが行なわれる。同時に信号線C4が“1"となるので出
力ラッチ215の出力であるアドレスＮに対応するメモリ2
13の番地の内容データ（Ｎ）がADRバス218上に出力され
バスインタフェース部を介してADバス300上に乗せられ
る。
5を“0"にし、また、ADバス300を何もデータを乗せない
状態（以下“ハイインピーダンス状態”と記す）にす
る。すると、バスインタフェース部201はC1信号を“0",
C2信号を“0",C6信号を“1"にするので、EPM203に格納
されているアドレスＮをEPS204に転送し、マルチプレク
サ212を介してABバス220上に出力する。すると、SLROM
信号が“1"となりアドレスＮに対応するメモリ213の番
地のデータが命令コードとして読出され出力ラッチに書
込まれる。出力ラッチはマスタースレーブ構成となって
おりインバータ221の出力が“0"のとき以前に書込まれ
ていった内容が出力する。次にB1ステートの中間でマイ
クロプロセッサ100はRD信号301を“0"にする。するとバ
スインタフェース信号はC2信号を“1"にし、また、ADR
バス218の内容をADバス300上に出力可能にする。このと
きC6信号は“1"のままである。C2信号が“1"となるとイ
ンタクリメンタ205でインクリメントされたアドレスＮ
＋１がマルチプレクサ202を介してEPM203に書込まれ
る。このときアドレスＮ＋１もマッピングアドレス指定
部401で指定されるアドレス範囲内であるので、ENSAMP
信号は“1"のままである。次に、B3ステートの中間でマ
イクロプロセッサ100はSTBF信号303を“1"にすると、バ
スインタフェース部201はC2信号を“0"にする。C2信号
が“0"になると、アドレスＮ＋１はABバス220上に出力
されてアドレスＮ＋１に対するメモリ213の番地のアク
セスが行なわれる。同時に信号線C4が“1"となるので出
力ラッチ215の出力であるアドレスＮに対応するメモリ2
13の番地の内容データ（Ｎ）がADRバス218上に出力され
バスインタフェース部を介してADバス300上に乗せられ
る。
マイクロプロセッサ100は次のB4ステートの前半の所定
のタイミングでデータ（Ｎ）を入力し実行制御部を介し
てデータ（Ｎ）をデータバス107に乗せ、データキコー1
02に書込む。処理実行部101はデータ（Ｎ）を命令コー
ドとして解読し、対応する演算処理を実行する。B4ステ
ートにおいて、マイクロプロセッサ100はSTBF信号303を
“0"にするのでバスインタフェース部201はC2信号を
“1"にする。C2信号が１になるとアドレスＮ＋２がFPM2
03に入力される。B4ステートの中間でマイクロプロセッ
サはRD信号301を“1",STBF信号303を“1"にする。する
と、バスインタフェース部201はADバス300をハイインピ
ーダンス状態にし、また、C2信号を“0"にする。すると
ADRバス218には出力ラッチの内容（Ｎ＋１）が出力され
る。次にB5ステートの中間でマイクロプロセッサ100はR
D信号301を“0"にする。するとバスインタフェース部20
1はADバス300上にADRバス上のデータ（Ｎ＋１）を乗せ
る。
のタイミングでデータ（Ｎ）を入力し実行制御部を介し
てデータ（Ｎ）をデータバス107に乗せ、データキコー1
02に書込む。処理実行部101はデータ（Ｎ）を命令コー
ドとして解読し、対応する演算処理を実行する。B4ステ
ートにおいて、マイクロプロセッサ100はSTBF信号303を
“0"にするのでバスインタフェース部201はC2信号を
“1"にする。C2信号が１になるとアドレスＮ＋２がFPM2
03に入力される。B4ステートの中間でマイクロプロセッ
サはRD信号301を“1",STBF信号303を“1"にする。する
と、バスインタフェース部201はADバス300をハイインピ
ーダンス状態にし、また、C2信号を“0"にする。すると
ADRバス218には出力ラッチの内容（Ｎ＋１）が出力され
る。次にB5ステートの中間でマイクロプロセッサ100はR
D信号301を“0"にする。するとバスインタフェース部20
1はADバス300上にADRバス上のデータ（Ｎ＋１）を乗せ
る。
B6ステートではマイクロプロセッサ100はSTBF信号303を
“0"にする、また、B4ステートと同様にADバス300上の
データ（Ｎ＋１）をデータキコー102に書込む。以下同
様にSTBF信号303が“0"から“1"に変化する時にメモリ2
13の連続した番地に記憶されているデータをADバス300
に乗せ、マイクロプロセッサ100はそのデータを入力す
ることを繰り返すことにより、命令コードを読出してい
る時に次のアドレスのアクセスを行ない高速に命令コー
ドの読出しを実行する。
“0"にする、また、B4ステートと同様にADバス300上の
データ（Ｎ＋１）をデータキコー102に書込む。以下同
様にSTBF信号303が“0"から“1"に変化する時にメモリ2
13の連続した番地に記憶されているデータをADバス300
に乗せ、マイクロプロセッサ100はそのデータを入力す
ることを繰り返すことにより、命令コードを読出してい
る時に次のアドレスのアクセスを行ない高速に命令コー
ドの読出しを実行する。
また、STBF信号303が“1"から“0"に変化する時にABDバ
ス219の内容がリロケーション制御部により指定された
アドレス範囲内であるかどうかの判定を行ない、指定さ
れたアドレス範囲であると、ENSAMP信号及びSLROM信号
がそれぞれ“1",“1"になるが、指定されたアドレス範
囲外を比較器400が判定すると、ENSAMP信号及びSLROM信
号がそれぞれ“0",“0"となり読出しバッファ214が動作
を停止し、低消費電力となる。マイクロプロセッサ100
がB6ステートの発生を続ける間命令コードの連続リード
サイクルが続き、最後にB7ステートを発生して連続命令
コードリードサイクルを終了する。B7ステートではマイ
クロプロセッサ100はB4ステートと同様な動作を行な
う。
ス219の内容がリロケーション制御部により指定された
アドレス範囲内であるかどうかの判定を行ない、指定さ
れたアドレス範囲であると、ENSAMP信号及びSLROM信号
がそれぞれ“1",“1"になるが、指定されたアドレス範
囲外を比較器400が判定すると、ENSAMP信号及びSLROM信
号がそれぞれ“0",“0"となり読出しバッファ214が動作
を停止し、低消費電力となる。マイクロプロセッサ100
がB6ステートの発生を続ける間命令コードの連続リード
サイクルが続き、最後にB7ステートを発生して連続命令
コードリードサイクルを終了する。B7ステートではマイ
クロプロセッサ100はB4ステートと同様な動作を行な
う。
以上の連続命令コードリードサイクルのB1ステートでEN
SAMP信号が“1"になって読出しバッファ214を動作状態
にしてからtBUf時間後にSLROM信号を“1"にしてメモリ2
13のアクセスを行なうように制御するのでtBUf時間内に
読出しバッファが定常動作状態となり、正常なデータの
読出しが可能となる。
SAMP信号が“1"になって読出しバッファ214を動作状態
にしてからtBUf時間後にSLROM信号を“1"にしてメモリ2
13のアクセスを行なうように制御するのでtBUf時間内に
読出しバッファが定常動作状態となり、正常なデータの
読出しが可能となる。
次にFPM203に格納されているアドレス情報がマッピング
アドレス指定部401で指定されるアドレス範囲外の場合
の動作を第６図を用いて説明する。
アドレス指定部401で指定されるアドレス範囲外の場合
の動作を第６図を用いて説明する。
第６図において、アドレスL,L＋1,L＋２はマッピングア
ドレス指定部401で指定されるアドレス範囲外でアドレ
スＬ＋3,L＋４がアドレス範囲内であるとする。する
と、B1,B2,B3,B4,B5ステートまではENSAMP信号が“0"の
ままであるが、B6ステートにおいて、ABDバス219がＬ＋
３となるとENSAMP信号が“1"となりB6ステートの中間か
らSLEPROM信号も“1"となりメモリ213のアクセスが可能
となる。また、SLROM信号が１になるのでデータ（Ｌ＋
３）がADバス300上に出力される。この場合においてもE
NSAMP信号が“1"となってからSLROM信号が“1"になるま
でにtBUf時間をとれる構成になっている。
ドレス指定部401で指定されるアドレス範囲外でアドレ
スＬ＋3,L＋４がアドレス範囲内であるとする。する
と、B1,B2,B3,B4,B5ステートまではENSAMP信号が“0"の
ままであるが、B6ステートにおいて、ABDバス219がＬ＋
３となるとENSAMP信号が“1"となりB6ステートの中間か
らSLEPROM信号も“1"となりメモリ213のアクセスが可能
となる。また、SLROM信号が１になるのでデータ（Ｌ＋
３）がADバス300上に出力される。この場合においてもE
NSAMP信号が“1"となってからSLROM信号が“1"になるま
でにtBUf時間をとれる構成になっている。
以上のようにメモリ213が指定されたアドレス範囲外で
は、LSI200の主動作であるメモリ213のデータの読出し
動作は行なわれず、低消費電力となる。
は、LSI200の主動作であるメモリ213のデータの読出し
動作は行なわれず、低消費電力となる。
次に第７図を用いて１回のデータリードサイクルの動作
について説明する。
について説明する。
１回のデータリードサイクルはB1,B2,B3ステートで構成
されている。B1ステートではマイクロプロセッサ100
は、ALE信号306を“1"に、STBF信号303を“1"に、STBD
信号304を“1"にする。また、ADバス300にアドレスＫを
乗せる。すると、バスインタフェース部は、C1信号を
“1"に、C3信号を“1"に、C6信号を“0"にする。する
と、アドレスＫはC6信号が“0"であるためDPM207に書込
まれて、C6信号が“0"である為、アドレスＫは、マルチ
プレクサ210を介してリロケーション制御部に入力され
る。アドレスＫがマッピングアドレス指定部401により
指定されるアドレス範囲内だと、ENSAMP信号が“1"とな
る。次にB2ステートではマルチプレクサ100がALE信号30
5を“0"にするためC3信号が“0"となりDPS208にアドレ
スＫが書込まれ、マルチプレクサ212を介してメモリ213
をアクセスする。また同時にSLROM信号も“1"となる。
また、C5信号も“1"となり出力バッファ216からアドレ
スＫに対応するメモリ213の番地のデータ（Ｋ）がADRバ
ス218に出力される。マイクロプロセッサ100はB2ステー
トの中間でRD信号を“0"にするため、バスインタフェー
ス部201はデータ（Ｋ）をADバス300上に読出す。マイク
ロプロセッサ100はB3ステートの所定のタイミングでデ
ータ（Ｋ）を入力し、処理実行部がデータとして演算処
理に使用する。
されている。B1ステートではマイクロプロセッサ100
は、ALE信号306を“1"に、STBF信号303を“1"に、STBD
信号304を“1"にする。また、ADバス300にアドレスＫを
乗せる。すると、バスインタフェース部は、C1信号を
“1"に、C3信号を“1"に、C6信号を“0"にする。する
と、アドレスＫはC6信号が“0"であるためDPM207に書込
まれて、C6信号が“0"である為、アドレスＫは、マルチ
プレクサ210を介してリロケーション制御部に入力され
る。アドレスＫがマッピングアドレス指定部401により
指定されるアドレス範囲内だと、ENSAMP信号が“1"とな
る。次にB2ステートではマルチプレクサ100がALE信号30
5を“0"にするためC3信号が“0"となりDPS208にアドレ
スＫが書込まれ、マルチプレクサ212を介してメモリ213
をアクセスする。また同時にSLROM信号も“1"となる。
また、C5信号も“1"となり出力バッファ216からアドレ
スＫに対応するメモリ213の番地のデータ（Ｋ）がADRバ
ス218に出力される。マイクロプロセッサ100はB2ステー
トの中間でRD信号を“0"にするため、バスインタフェー
ス部201はデータ（Ｋ）をADバス300上に読出す。マイク
ロプロセッサ100はB3ステートの所定のタイミングでデ
ータ（Ｋ）を入力し、処理実行部がデータとして演算処
理に使用する。
次に第８図を用いて連続データリードサイクルについて
説明する。連続データリードサイクルB1,B2,B3,B4ステ
ートで構成され、連続的にデータが読出される動作のと
きB3ステートが繰返し出力される。連続データリードサ
イクルのB1ステートにおいて、マイクロプロセッサはAL
E信号305を“1"に、STBF信号303を“0"に、STBD信号を
“1"にする。また、ADバス300上にアドレスＭを出力す
る。すると、バスインタフェース部は、C3信号を“1"に
し、DPM207にアドレスＭを書込む。このときC6信号は
“0"である為、マルチプレクサ212,210は、それぞれDPS
208,DPM207の出力を選択する。後は連続命令コードリー
ドサイクルと同様にSTBF303信号の立上がりに同期してD
PS208の内容をインクリメントし、対応するメモリ213の
番地のデータを読出す。アドレスM,M＋1,M＋２がマッピ
ングアドレス指定部401で指定されるアドレス範囲内で
アドレスＭ＋３がマッピングアドレス指定部401で指定
されるアドレス範囲外の場合、ABDバス219がアドレスＭ
＋３を出力したB3ステートの中間において、比較器400
は０を出力するが、ラッチ402の出力が“1"のためENSAM
P信号は“1"のままである。続く次のB3スートにおいて
マイクロプロセッサ100がSTBF信号303を“1"にするとバ
スインタフェース部がC3信号を“0"にするためラッチ40
2には“0"が書込まれENSAMP信号及びSLROM信号共“0"と
なりメモリ213からのデータ読出し動作は、アドレスＭ
＋２に対応するメモリ213の番地のデータで終了する。
説明する。連続データリードサイクルB1,B2,B3,B4ステ
ートで構成され、連続的にデータが読出される動作のと
きB3ステートが繰返し出力される。連続データリードサ
イクルのB1ステートにおいて、マイクロプロセッサはAL
E信号305を“1"に、STBF信号303を“0"に、STBD信号を
“1"にする。また、ADバス300上にアドレスＭを出力す
る。すると、バスインタフェース部は、C3信号を“1"に
し、DPM207にアドレスＭを書込む。このときC6信号は
“0"である為、マルチプレクサ212,210は、それぞれDPS
208,DPM207の出力を選択する。後は連続命令コードリー
ドサイクルと同様にSTBF303信号の立上がりに同期してD
PS208の内容をインクリメントし、対応するメモリ213の
番地のデータを読出す。アドレスM,M＋1,M＋２がマッピ
ングアドレス指定部401で指定されるアドレス範囲内で
アドレスＭ＋３がマッピングアドレス指定部401で指定
されるアドレス範囲外の場合、ABDバス219がアドレスＭ
＋３を出力したB3ステートの中間において、比較器400
は０を出力するが、ラッチ402の出力が“1"のためENSAM
P信号は“1"のままである。続く次のB3スートにおいて
マイクロプロセッサ100がSTBF信号303を“1"にするとバ
スインタフェース部がC3信号を“0"にするためラッチ40
2には“0"が書込まれENSAMP信号及びSLROM信号共“0"と
なりメモリ213からのデータ読出し動作は、アドレスＭ
＋２に対応するメモリ213の番地のデータで終了する。
また、命令コード読出し時にはEPM203,EPS204,出力ラッ
チ215を使用し、データ読出し時にはDPM207,DPS208,出
力ラッチ225が使用されるために、命令コードの読出し
動作中にデータの読出し動作を割込ませて実行したとし
ても、命令コードの読出しの動作が中断されるだけでデ
ータの読出し動作終了後に引続いて命令コード読出し動
作を再開できる。
チ215を使用し、データ読出し時にはDPM207,DPS208,出
力ラッチ225が使用されるために、命令コードの読出し
動作中にデータの読出し動作を割込ませて実行したとし
ても、命令コードの読出しの動作が中断されるだけでデ
ータの読出し動作終了後に引続いて命令コード読出し動
作を再開できる。
以上述べたようにマイクロコンピュータでは高速に命令
コード及びデータをメモリ213から読出せると共にリロ
ケーション制御部211により指定されていないアドレス
空間をアクセスした場合は、メモリ213と読出しバッフ
ァ214を停止状態にして低消費電力化できる。
コード及びデータをメモリ213から読出せると共にリロ
ケーション制御部211により指定されていないアドレス
空間をアクセスした場合は、メモリ213と読出しバッフ
ァ214を停止状態にして低消費電力化できる。
次に本発明の第２の実施例を第２図と第４図を用いて説
明する。
明する。
第２図に示すマイクロコンピュータは第１図で説明した
マイクロコンピュータのメモリ213の他のデータのリー
ド及びデータのライトが可能なRAM構成のメモリ222を付
加している。また、マイクロプロセッサは、アドレスに
続いてADバス300上に出力するライトデータをメモリ222
に書込む為のライト信号（以下“WR信号”と記す）302
をLSI200に供給する。データライトサイクル時にはWR信
号302に同期してC7信号が“1"となり、ADバス300上のラ
イトデータがバスインタフェース部を介してADRバスに
出力され、ADRバス上のライトデータがライト制御部224
を介してメモリ222に書込まれる。また、メモリ222を選
択するSLRAM信号は第４図に示すリロケーション制御部2
11により作成される。
マイクロコンピュータのメモリ213の他のデータのリー
ド及びデータのライトが可能なRAM構成のメモリ222を付
加している。また、マイクロプロセッサは、アドレスに
続いてADバス300上に出力するライトデータをメモリ222
に書込む為のライト信号（以下“WR信号”と記す）302
をLSI200に供給する。データライトサイクル時にはWR信
号302に同期してC7信号が“1"となり、ADバス300上のラ
イトデータがバスインタフェース部を介してADRバスに
出力され、ADRバス上のライトデータがライト制御部224
を介してメモリ222に書込まれる。また、メモリ222を選
択するSLRAM信号は第４図に示すリロケーション制御部2
11により作成される。
第４図において、メモリ213のマッピングアドレス範囲
を指定するROMマッピングアドレス指定部401とメモリ22
2のマッピングアドレス範囲を指定するRAMマッピングア
ドレス指定部404とがそれぞれ別々の比較器400と比較器
406に入力されており、比較器400と406の出力がそれぞ
れラッチ402と406に入力されている。ラッチ402と406の
出力はそれぞれメモリ213と222の選択信号であるSLROM
とSLRAM信号となっている。また、比較器400と406の出
力及びラッチ402と406の出力がそれぞれ第３回路403,41
0に入力され、ENROMとENRAMを構成する。ラッチ402と40
6の書込み信号は第３図と同様である為、説明を省略す
る。
を指定するROMマッピングアドレス指定部401とメモリ22
2のマッピングアドレス範囲を指定するRAMマッピングア
ドレス指定部404とがそれぞれ別々の比較器400と比較器
406に入力されており、比較器400と406の出力がそれぞ
れラッチ402と406に入力されている。ラッチ402と406の
出力はそれぞれメモリ213と222の選択信号であるSLROM
とSLRAM信号となっている。また、比較器400と406の出
力及びラッチ402と406の出力がそれぞれ第３回路403,41
0に入力され、ENROMとENRAMを構成する。ラッチ402と40
6の書込み信号は第３図と同様である為、説明を省略す
る。
第２図に示すマイクロコンピュータの動作は第１図のマ
イクロコンピュータの動作と基本的に同様で、高速にメ
モリからプログラムまたはデータを読出すことができ
る。ただし、リロケーション制御部211の制御により２
種のメモリ213とメモリ222とを選択的にアクセスするこ
とができる。また、リロケーション制御部211の出力ENR
OM,ENRAM,SLROM,SLRAM信号の制御によりメモリ213,メモ
リ222をアクセスするアドレスがリロケーション制御部2
11で指定されるマッピングアドレス範囲外である時、メ
モリ213,メモリ222を停止状態にして低消費電力化を図
ることができる。
イクロコンピュータの動作と基本的に同様で、高速にメ
モリからプログラムまたはデータを読出すことができ
る。ただし、リロケーション制御部211の制御により２
種のメモリ213とメモリ222とを選択的にアクセスするこ
とができる。また、リロケーション制御部211の出力ENR
OM,ENRAM,SLROM,SLRAM信号の制御によりメモリ213,メモ
リ222をアクセスするアドレスがリロケーション制御部2
11で指定されるマッピングアドレス範囲外である時、メ
モリ213,メモリ222を停止状態にして低消費電力化を図
ることができる。
以上説明したように本発明は、特に高速なプログラムリ
ード，データリードが要求されるシステムにおいて、記
憶装置自体に高速参照機能を付加させる必要があるが、
アドレスカウンタとメモリからの読出しデータを保持す
る出力ラッチにより読出ししている命令コードまたはデ
ータの次のアドレスに対応するデータを先読みしている
為にアクセス時間の短い、非常に高速なメモリを提供で
きる効果がある。また、リロケーション制御回路により
メモリのマッピングアドレスをアクセスに先立って検出
することによりメモリのマッピングアドレス空間以外の
アドレスに対するアクセス時に記憶装置を低消費電力化
できる効果もある。
ード，データリードが要求されるシステムにおいて、記
憶装置自体に高速参照機能を付加させる必要があるが、
アドレスカウンタとメモリからの読出しデータを保持す
る出力ラッチにより読出ししている命令コードまたはデ
ータの次のアドレスに対応するデータを先読みしている
為にアクセス時間の短い、非常に高速なメモリを提供で
きる効果がある。また、リロケーション制御回路により
メモリのマッピングアドレスをアクセスに先立って検出
することによりメモリのマッピングアドレス空間以外の
アドレスに対するアクセス時に記憶装置を低消費電力化
できる効果もある。
第１図は本発明を実施した第１のマイクロコンピュータ
のブロック図、第２図は本発明を実施した第２のマイク
ロコンピュータのブロック図、第３図は第１図のリロケ
ーション制御部の詳細図、第４図は第２図のリロケーシ
ョン制御部の詳細図、第５図，第６図は連続命令コード
リードサイクル図、第７図は１回のデータのリードサイ
クル図、第８図は連続データリードサイクル図、第９図
は従来例のブロック図、第10図は第９図におけるデータ
リードサイクル図である。 201……バスインタフェース。
のブロック図、第２図は本発明を実施した第２のマイク
ロコンピュータのブロック図、第３図は第１図のリロケ
ーション制御部の詳細図、第４図は第２図のリロケーシ
ョン制御部の詳細図、第５図，第６図は連続命令コード
リードサイクル図、第７図は１回のデータのリードサイ
クル図、第８図は連続データリードサイクル図、第９図
は従来例のブロック図、第10図は第９図におけるデータ
リードサイクル図である。 201……バスインタフェース。
Claims (1)
- 【請求項１】命令コードを含む各種処理データを記憶す
る記憶手段と、命令実行によりデータ処理を行うデータ
処理手段とを有するマイクロコンピュータシステムにお
いて、アドレス情報を出力して前記記憶手段のアドレス
を指示するアドレス指示手段であって、指示すべきアド
レスのアドレス情報を第１のタイミングで取り込み出力
するマスタ部およびこのマスタ部から出力されたアドレ
ス情報を前記第１のタイミングの後の第２のタイミング
で取り込み前記記憶手段へ出力するスレーブ部を有する
アドレス指示手段と、前記アドレス指示手段の前記スレ
ーブ部から出力されたアドレス情報を更新する更新手段
と、前記記憶手段を配置するアドレス空間を指定する指
定手段と、前記アドレス指示手段の前記マスタ部から出
力されたアドレス情報を受けることにより前記アドレス
指示手段から出力されるアドレス情報が前記アドレス空
間に含まれるかどうかを前記スレーブ部からのアドレス
情報の出力に先行して検出し、含まれるときは前記記憶
手段を動作状態にする状態制御手段と、前記データ処理
手段からの連続データアクセス要求に応答して、前記更
新手段により更新されたアドレス情報を前記アドレス指
示手段の前記マスタ部に帰還するとともに前記マスタ部
および前記スレーブ部のそれぞれのタイミングの制御を
行う処理を複数回実行する制御手段と、動作状態とされ
た前記記憶手段と前記データ処理手段との間のデータ転
送を行う転送手段とを設けたことを特徴とするマイクロ
コンピュータシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066455A JPH0769797B2 (ja) | 1988-03-18 | 1988-03-18 | マイクロコンピュータシステム |
| EP89104942A EP0333231B1 (en) | 1988-03-18 | 1989-03-20 | Microcomputer system capable of accessing to memory at high speed |
| DE68923021T DE68923021T2 (de) | 1988-03-18 | 1989-03-20 | Mikrocomputersystem, fähig zum Speicherzugriff mit hoher Geschwindigkeit. |
| US07/325,803 US5151983A (en) | 1988-03-18 | 1989-03-20 | Microcomputer system with selectively bypassed memory output latches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066455A JPH0769797B2 (ja) | 1988-03-18 | 1988-03-18 | マイクロコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239636A JPH01239636A (ja) | 1989-09-25 |
| JPH0769797B2 true JPH0769797B2 (ja) | 1995-07-31 |
Family
ID=13316263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066455A Expired - Fee Related JPH0769797B2 (ja) | 1988-03-18 | 1988-03-18 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769797B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055851A (en) * | 1976-02-13 | 1977-10-25 | Digital Equipment Corporation | Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle |
| JPS6356733A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | マイクロコンピユ−タシステム |
-
1988
- 1988-03-18 JP JP63066455A patent/JPH0769797B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239636A (ja) | 1989-09-25 |
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