JPH06318178A - キャッシュタグメモリ用キャッシュタグ制御装置及び制御方法 - Google Patents
キャッシュタグメモリ用キャッシュタグ制御装置及び制御方法Info
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- JPH06318178A JPH06318178A JP5138968A JP13896893A JPH06318178A JP H06318178 A JPH06318178 A JP H06318178A JP 5138968 A JP5138968 A JP 5138968A JP 13896893 A JP13896893 A JP 13896893A JP H06318178 A JPH06318178 A JP H06318178A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 キャッシュタグメモリのキャッシュタグを更
新するために複数の連続するキャッシュタグ変更動作を
システムバスを介して受信する。 【構成】 キャッシュタグ制御装置は、キャッシュタグ
を記憶するメモリと、メモリ中の１つのキャッシュタグ
を指定し、その読取り内容に結合し、第１の変更動作に
基づいてキャッシュタグを変更する第１の更新回路と、
それから出力される更新キャッシュタグを記憶するステ
ージレジスタと、第１の変更動作がメモリへの書込みを
完了する前にシステムバスから転送されてくる第２の変
更動作が第１の変更動作と同じキャッシュタグに関わる
ものであるかどうかを判定する比較回路と、第２の変更
動作が第１の変更動作と同じキャッシュタグに関わるも
のである場合に、第２の変更動作に従ってステージレジ
スタからの更新キャッシュタグを変更する第２の更新回
路から構成される。
新するために複数の連続するキャッシュタグ変更動作を
システムバスを介して受信する。 【構成】 キャッシュタグ制御装置は、キャッシュタグ
を記憶するメモリと、メモリ中の１つのキャッシュタグ
を指定し、その読取り内容に結合し、第１の変更動作に
基づいてキャッシュタグを変更する第１の更新回路と、
それから出力される更新キャッシュタグを記憶するステ
ージレジスタと、第１の変更動作がメモリへの書込みを
完了する前にシステムバスから転送されてくる第２の変
更動作が第１の変更動作と同じキャッシュタグに関わる
ものであるかどうかを判定する比較回路と、第２の変更
動作が第１の変更動作と同じキャッシュタグに関わるも
のである場合に、第２の変更動作に従ってステージレジ
スタからの更新キャッシュタグを変更する第２の更新回
路から構成される。
Description
【０００１】
【産業上の利用分野】本発明は多重プロセッサコンピュ
ータシステムにおけるキャッシュメモリ、特にこのよう
な多重プロセッサシステムにおけるキャッシュタグアド
レス及びその制御装置に関する。
ータシステムにおけるキャッシュメモリ、特にこのよう
な多重プロセッサシステムにおけるキャッシュタグアド
レス及びその制御装置に関する。
【０００２】
【従来の技術】コンピュータシステムでは、プロセッサ
に対して容易にアクセス可能なランダムアクセスメモリ
（「ＲＡＭ」）に選択されたメモリデータを記憶するた
めにキャッシュを使用する。キャッシュは一般に、メモ
リデータを記憶するためのＲＡＭと、このメモリデータ
に対する索引すなわちタグを記憶するタグＲＡＭと、こ
のタグＲＡＭの関連制御論理とを含む。
に対して容易にアクセス可能なランダムアクセスメモリ
（「ＲＡＭ」）に選択されたメモリデータを記憶するた
めにキャッシュを使用する。キャッシュは一般に、メモ
リデータを記憶するためのＲＡＭと、このメモリデータ
に対する索引すなわちタグを記憶するタグＲＡＭと、こ
のタグＲＡＭの関連制御論理とを含む。
【０００３】各プロセッサが独自のキャッシュを有する
多重プロセッサシステムでは、１つのプロセッサがメモ
リデータを更新することで、別のプロセッサのキャッシ
ュに無効データが記憶されることがあるため、キャッシ
ュに一貫性を持たせなければならない。一貫性を保つた
めには、１つのプロセッサが別のプロセッサにキャッシ
ュされたメモリデータを更新する場合に、一方のプロセ
ッサはデータが変更されたことを知る必要がある。バス
ベースシステムでは「スヌーピング」によりすべてのキ
ャッシュを更新できる。すなわち、すべてのキャッシュ
が同じシステムバスに接続されている場合、キャッシュ
はシステムバスを監視し、自身のタグＲＡＭにアクセス
し読取ることで、キャッシングされた可能性のある特定
のアドレスが更新中かどうかを判定する。参照した記憶
場所がキャッシュされた場合には、タグＲＡＭを更新し
なければならない。すなわち、タグデータを読出し、場
合によっては変更し、タグＲＡＭに戻して書込む必要が
ある。１回のメモリトランザクションに数サイクルを要
する場合は、こうした読取り−変更−書込みシーケンス
も数サイクルで起こると考えてよい。
多重プロセッサシステムでは、１つのプロセッサがメモ
リデータを更新することで、別のプロセッサのキャッシ
ュに無効データが記憶されることがあるため、キャッシ
ュに一貫性を持たせなければならない。一貫性を保つた
めには、１つのプロセッサが別のプロセッサにキャッシ
ュされたメモリデータを更新する場合に、一方のプロセ
ッサはデータが変更されたことを知る必要がある。バス
ベースシステムでは「スヌーピング」によりすべてのキ
ャッシュを更新できる。すなわち、すべてのキャッシュ
が同じシステムバスに接続されている場合、キャッシュ
はシステムバスを監視し、自身のタグＲＡＭにアクセス
し読取ることで、キャッシングされた可能性のある特定
のアドレスが更新中かどうかを判定する。参照した記憶
場所がキャッシュされた場合には、タグＲＡＭを更新し
なければならない。すなわち、タグデータを読出し、場
合によっては変更し、タグＲＡＭに戻して書込む必要が
ある。１回のメモリトランザクションに数サイクルを要
する場合は、こうした読取り−変更−書込みシーケンス
も数サイクルで起こると考えてよい。
【０００４】次に図１に従来の２サイクルタグＲＡＭ更
新方式を示す。更新アドレスは、タグＲＡＭ１２０から
読出すアドレスレジスタ１１０にシステムバス１００か
ら伝送される。同じサイクルの中でタグは更新回路（ク
ロッキングなし）１３０により更新されるが、これは当
該技術においては周知の技法である。第２サイクルで新
しいタグを書込みレジスタ１４０を介してタグＲＡＭ１
２０に戻して書込む。図１に示すように、これらのメモ
リトランザクションが行われる最低速度は２サイクルに
１回である。これは単一ポートＲＡＭでは読取りと書込
みとを１サイクルで実行することが不可能なためであ
る。また、この２サイクルの間に、タグの読取りまたは
書込みと同じサイクルの中で、変更されたデータを計算
しなければならない。しかし、ＲＡＭアクセス時間は論
理と同じ尺度では進行しない。すなわち、サイクル時間
が短縮する一方で、ＲＡＭアクセス時間は遅い速度で減
少する。２サイクルの場合、１サイクル中で多くの作業
を行う必要があるため、クロック速度を遅くする必要が
ある。サイクル時間がＲＡＭアクセス時間に徐々に近づ
くと、第１サイクルでタグの読取りと次の状態の計算を
行い、第２サイクルで書込みを行うことはほぼ不可能に
なる。同じように、第１サイクルで読取りを行い、第２
サイクルで次の状態の計算と書込みを行うことも不可能
である。また、１つのアドレスに対して２つの連続する
トランザクションを行う場合、２サイクルモデルでは、
第１のトランザクションが更新タグを戻し書込み終わる
前に、第２のトランザクションが無効タグにアクセスす
る恐れがある。パケット交換バスを介して接続される多
重プロセッサシステムが増加するにつれ、同じタグアド
レスに対する連続更新が起こる頻度は高くなる。
新方式を示す。更新アドレスは、タグＲＡＭ１２０から
読出すアドレスレジスタ１１０にシステムバス１００か
ら伝送される。同じサイクルの中でタグは更新回路（ク
ロッキングなし）１３０により更新されるが、これは当
該技術においては周知の技法である。第２サイクルで新
しいタグを書込みレジスタ１４０を介してタグＲＡＭ１
２０に戻して書込む。図１に示すように、これらのメモ
リトランザクションが行われる最低速度は２サイクルに
１回である。これは単一ポートＲＡＭでは読取りと書込
みとを１サイクルで実行することが不可能なためであ
る。また、この２サイクルの間に、タグの読取りまたは
書込みと同じサイクルの中で、変更されたデータを計算
しなければならない。しかし、ＲＡＭアクセス時間は論
理と同じ尺度では進行しない。すなわち、サイクル時間
が短縮する一方で、ＲＡＭアクセス時間は遅い速度で減
少する。２サイクルの場合、１サイクル中で多くの作業
を行う必要があるため、クロック速度を遅くする必要が
ある。サイクル時間がＲＡＭアクセス時間に徐々に近づ
くと、第１サイクルでタグの読取りと次の状態の計算を
行い、第２サイクルで書込みを行うことはほぼ不可能に
なる。同じように、第１サイクルで読取りを行い、第２
サイクルで次の状態の計算と書込みを行うことも不可能
である。また、１つのアドレスに対して２つの連続する
トランザクションを行う場合、２サイクルモデルでは、
第１のトランザクションが更新タグを戻し書込み終わる
前に、第２のトランザクションが無効タグにアクセスす
る恐れがある。パケット交換バスを介して接続される多
重プロセッサシステムが増加するにつれ、同じタグアド
レスに対する連続更新が起こる頻度は高くなる。
【０００５】図２は３サイクルタグＲＡＭ更新方式を示
したものである。この場合、第１サイクルでタグＲＡＭ
２２０を介してアドレスレジスタ２１０から読取り、第
２サイクルで更新回路２３０を介して読取りレジスタ２
５０からのタグを変更し、第３サイクルで書込みレジス
タ２４０を介してタグをタグＲＡＭ２２０に戻し、書込
む。３サイクルトランザクションは２サイクルに比べ、
クロック速度は速いが、待ち時間は長くなる。そこで、
スループットが高く、しかも待ち時間の短いキャッシュ
タグ制御装置を設けることが求められるようになった。
したものである。この場合、第１サイクルでタグＲＡＭ
２２０を介してアドレスレジスタ２１０から読取り、第
２サイクルで更新回路２３０を介して読取りレジスタ２
５０からのタグを変更し、第３サイクルで書込みレジス
タ２４０を介してタグをタグＲＡＭ２２０に戻し、書込
む。３サイクルトランザクションは２サイクルに比べ、
クロック速度は速いが、待ち時間は長くなる。そこで、
スループットが高く、しかも待ち時間の短いキャッシュ
タグ制御装置を設けることが求められるようになった。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、タグ更新動作について高いスループットを有す
るキャッシュタグ制御装置を提供することにある。本発
明の別の目的は、待ち時間の短いキャッシュタグ制御装
置を提供することにある。本発明の目的はまた、同じア
ドレスに対する連続した変更オペレーションに備えてバ
イパス機構を設けたキャッシュタグ制御装置を提供する
ことにある。本発明の目的はさらに、同時読取り／書込
みコンフリクトを避けるためのパイプラインステージを
有する単一ポートキャッシュタグＲＡＭについて動作す
るキャッシュタグ制御装置を提供することにある。
目的は、タグ更新動作について高いスループットを有す
るキャッシュタグ制御装置を提供することにある。本発
明の別の目的は、待ち時間の短いキャッシュタグ制御装
置を提供することにある。本発明の目的はまた、同じア
ドレスに対する連続した変更オペレーションに備えてバ
イパス機構を設けたキャッシュタグ制御装置を提供する
ことにある。本発明の目的はさらに、同時読取り／書込
みコンフリクトを避けるためのパイプラインステージを
有する単一ポートキャッシュタグＲＡＭについて動作す
るキャッシュタグ制御装置を提供することにある。
【０００７】
【課題を解決するための手段】キャッシュタグメモリの
キャッシュタグを更新するために、複数の連続するキャ
ッシュタグ変更オペレーションをシステムバスを介して
受信するキャッシュタグメモリのキャッシュタグ制御装
置を開示する。キャッシュタグ制御装置は、キャッシュ
タグを記憶するメモリと、メモリに結合して、メモリ中
の１つのキャッシュタグを指定し、システムバスから第
１の変更オペレーションを受信するアドレスレジスタ
と、メモリに結合して、アドレスに従ってキャッシュタ
グを読取る読取りレジスタと、読取りレジスタに結合し
て、第１の変更オペレーションに基づいてキャッシュタ
グを変更する第１の更新回路と、第１の更新回路に結合
して、第１の変更オペレーションに応答して第１の更新
回路から出力される更新キャッシュタグを記憶するステ
ージレジスタと、システムバスに結合して、第１の変更
オペレーションがメモリへの書込みを完了する前にシス
テムバスにより伝送されるシステムバスからの第２の変
更オペレーションが第１の変更オペレーションと同じメ
モリ中のキャッシュタグに関わるものであるかどうかを
判定する比較回路と、ステージレジスタ及び比較回路に
結合して、第２の変更オペレーションが第１の変更オペ
レーションと同じキャッシュタグに関わるものである場
合に、第２の変更オペレーションに従ってステージレジ
スタ手段の更新キャッシュタグを変更する第２の更新回
路と、メモリに結合して、アドレスレジスタからのアド
レスの指定に従い、第１及び第２の更新キャッシュタグ
をメモリ手段に書込む書込みレジスタとを具備する。本
発明の目的、特徴及び利点は、以下の好ましい実施例の
詳細な説明から明白になるであろう。
キャッシュタグを更新するために、複数の連続するキャ
ッシュタグ変更オペレーションをシステムバスを介して
受信するキャッシュタグメモリのキャッシュタグ制御装
置を開示する。キャッシュタグ制御装置は、キャッシュ
タグを記憶するメモリと、メモリに結合して、メモリ中
の１つのキャッシュタグを指定し、システムバスから第
１の変更オペレーションを受信するアドレスレジスタ
と、メモリに結合して、アドレスに従ってキャッシュタ
グを読取る読取りレジスタと、読取りレジスタに結合し
て、第１の変更オペレーションに基づいてキャッシュタ
グを変更する第１の更新回路と、第１の更新回路に結合
して、第１の変更オペレーションに応答して第１の更新
回路から出力される更新キャッシュタグを記憶するステ
ージレジスタと、システムバスに結合して、第１の変更
オペレーションがメモリへの書込みを完了する前にシス
テムバスにより伝送されるシステムバスからの第２の変
更オペレーションが第１の変更オペレーションと同じメ
モリ中のキャッシュタグに関わるものであるかどうかを
判定する比較回路と、ステージレジスタ及び比較回路に
結合して、第２の変更オペレーションが第１の変更オペ
レーションと同じキャッシュタグに関わるものである場
合に、第２の変更オペレーションに従ってステージレジ
スタ手段の更新キャッシュタグを変更する第２の更新回
路と、メモリに結合して、アドレスレジスタからのアド
レスの指定に従い、第１及び第２の更新キャッシュタグ
をメモリ手段に書込む書込みレジスタとを具備する。本
発明の目的、特徴及び利点は、以下の好ましい実施例の
詳細な説明から明白になるであろう。
【０００８】
【実施例】スループットが高く、待ち時間の短いキャッ
シュタグ制御装置に関わる方法及び装置を開示する。以
下の説明では、本発明の完全な理解を促すため、便宜
上、特定のメモリー編成やアーキテクチャなどを示す。
しかし、こうした特定の詳細な事項がなくとも本発明を
実施しうることは当業者には明白であろう。また、いた
ずらに本発明の理解を妨げることのないよう、周知の回
路をブロック図で示した。
シュタグ制御装置に関わる方法及び装置を開示する。以
下の説明では、本発明の完全な理解を促すため、便宜
上、特定のメモリー編成やアーキテクチャなどを示す。
しかし、こうした特定の詳細な事項がなくとも本発明を
実施しうることは当業者には明白であろう。また、いた
ずらに本発明の理解を妨げることのないよう、周知の回
路をブロック図で示した。
【０００９】図３は一実施例のキャッシュタグ制御装置
３０の簡略機能ブロック図である。図３に示すように、
タグＲＡＭ３２０はアドレスレジスタ３１０、書込みレ
ジスタ３４０、読取りレジスタ３５０に結合されてい
る。アドレスレジスタ３１０はマルチプレクサ３０５を
介してシステムバス３００から変更すべきアドレスを受
信する。制御装置３０の更新メカニズムは、更新１回路
３３０、ステージレジスタ３３１、更新２回路３３５か
ら構成され、これらの素子は読取りレジスタ３５０と書
込みレジスタ３４０の間に結合している。保持レジスタ
３１５もアドレスレジスタ３１０とステージレジスタ３
３１の間に結合している。比較回路３１７はステージレ
ジスタ３３１と保持レジスタ３１５の間に結合してい
る。
３０の簡略機能ブロック図である。図３に示すように、
タグＲＡＭ３２０はアドレスレジスタ３１０、書込みレ
ジスタ３４０、読取りレジスタ３５０に結合されてい
る。アドレスレジスタ３１０はマルチプレクサ３０５を
介してシステムバス３００から変更すべきアドレスを受
信する。制御装置３０の更新メカニズムは、更新１回路
３３０、ステージレジスタ３３１、更新２回路３３５か
ら構成され、これらの素子は読取りレジスタ３５０と書
込みレジスタ３４０の間に結合している。保持レジスタ
３１５もアドレスレジスタ３１０とステージレジスタ３
３１の間に結合している。比較回路３１７はステージレ
ジスタ３３１と保持レジスタ３１５の間に結合してい
る。
【００１０】図３を参照して、次にキャッシュタグ制御
装置の動作を説明する。システムバス３００からのキャ
ッシュタグの変更オペレーションはマルチプレクサ３０
５を介してアドレスレジスタ３１０により受信される。
アドレスレジスタ３１０からのアドレスは読取りレジス
タ３５０を介して読出すべきタグＲＡＭ３２０中の記憶
場所を指定する。次に読取りレジスタ３５０からのタグ
は更新１回路３３０により更新されるが、これは当業者
ならば理解するように、キャッシュメモリ動作では周知
の技法である。更新後のタグは更新１回路３３０からス
テージレジスタ３３１に出力される。タグ変更オペレー
ションが１回のみの場合、アドレスレジスタ３１０で示
されるタグアドレスの指定に従い、更新後のタグを書込
みレジスタ３４０を介してタグＲＡＭ３２０に戻して書
込む。なお、こうした単一変更状況では、更新２回路３
３５は通常はすでに更新されたタグに作用を及ぼさな
い。同じように、システムバス３００からの第２のキャ
ッシュタグ変更トランザクションをアドレスレジスタ３
１０で受信し、タグＲＡＭ３２０から更新すべき第２の
タグを読出しても良い。更新後、更新した第２のタグを
書込みレジスタ３４０を介してタグＲＡＭ３２０に戻
し、指定されたアドレスに書込む。
装置の動作を説明する。システムバス３００からのキャ
ッシュタグの変更オペレーションはマルチプレクサ３０
５を介してアドレスレジスタ３１０により受信される。
アドレスレジスタ３１０からのアドレスは読取りレジス
タ３５０を介して読出すべきタグＲＡＭ３２０中の記憶
場所を指定する。次に読取りレジスタ３５０からのタグ
は更新１回路３３０により更新されるが、これは当業者
ならば理解するように、キャッシュメモリ動作では周知
の技法である。更新後のタグは更新１回路３３０からス
テージレジスタ３３１に出力される。タグ変更オペレー
ションが１回のみの場合、アドレスレジスタ３１０で示
されるタグアドレスの指定に従い、更新後のタグを書込
みレジスタ３４０を介してタグＲＡＭ３２０に戻して書
込む。なお、こうした単一変更状況では、更新２回路３
３５は通常はすでに更新されたタグに作用を及ぼさな
い。同じように、システムバス３００からの第２のキャ
ッシュタグ変更トランザクションをアドレスレジスタ３
１０で受信し、タグＲＡＭ３２０から更新すべき第２の
タグを読出しても良い。更新後、更新した第２のタグを
書込みレジスタ３４０を介してタグＲＡＭ３２０に戻
し、指定されたアドレスに書込む。
【００１１】キャッシュタグ制御装置３０はシステムバ
ス３００からのタグ変更トランザクションを、アドレス
レジスタ３１０におけるサイクル１、読取りレジスタ３
５０におけるサイクル２、ステージレジスタ３３１にお
けるサイクル３及び書込みレジスタ３４０におけるサイ
クル４という４つのサイクルによって完了する。しか
し、同じタグアドレスを変更する２回のトランザクショ
ンがシステムバス３００から連続して受信された場合、
２サイクル毎に１回のトランザクションという速度でス
ループットを生成する特有の利点を示す。二連トランザ
クション状況では、同じタグアドレスを変更する第２の
トランザクションが第１のトランザクションによりすで
に変更されたタグ値を読取ると仮定するとき、第２のト
ランザクションが「旧」タグ値を読取って終了するよう
に、通常は第１のトランザクションと同じ経路を通って
進行することは当業者には明白なはずである。図３から
分かるように、第２のトランザクションにステージレジ
スタ３３１にすでに記憶されている第１の変更トランザ
クションの結果をスヌーピングさせるために、システム
バス３００からの入力アドレスを更新２クロック３３５
に結合するバイパス経路３１８が設けられている。その
ため、アドレスレジスタ３１０が第２のトランザクショ
ンを受信した時、第１と第２のトランザクションが同じ
タグアドレスに関わる変更トランザクションであるかど
うかを検査するときには、第２のアドレスを第１のトラ
ンザクションからのタグアドレスと比較することができ
る。この比較機能を、クロッキングを伴わない組合せ論
理において通常実現されているように、同じサイクルの
中で実行できることは当業者には明白なはずである。ア
ドレスが一致すれば、第２のトランザクションは、変更
中のタグが第１のトランザクションによる更新によって
すでに更新されており、新しいタグはステージレジスタ
３３１に入っていることを知る。続いて、２度更新した
タグを書込みレジスタ３４０を介してタグＲＡＭ３２０
に戻し書込むことができる。一方、第２のトランザクシ
ョンが第１のトランザクションと同じタグを変更するも
のではない場合には、第２のトランザクションはタグＲ
ＡＭ３２０、読取りレジスタ３５０、更新１回路３３
０、ステージレジスタ３３１、書込みレジスタ３４０と
いう正規の経路を通って進行する。
ス３００からのタグ変更トランザクションを、アドレス
レジスタ３１０におけるサイクル１、読取りレジスタ３
５０におけるサイクル２、ステージレジスタ３３１にお
けるサイクル３及び書込みレジスタ３４０におけるサイ
クル４という４つのサイクルによって完了する。しか
し、同じタグアドレスを変更する２回のトランザクショ
ンがシステムバス３００から連続して受信された場合、
２サイクル毎に１回のトランザクションという速度でス
ループットを生成する特有の利点を示す。二連トランザ
クション状況では、同じタグアドレスを変更する第２の
トランザクションが第１のトランザクションによりすで
に変更されたタグ値を読取ると仮定するとき、第２のト
ランザクションが「旧」タグ値を読取って終了するよう
に、通常は第１のトランザクションと同じ経路を通って
進行することは当業者には明白なはずである。図３から
分かるように、第２のトランザクションにステージレジ
スタ３３１にすでに記憶されている第１の変更トランザ
クションの結果をスヌーピングさせるために、システム
バス３００からの入力アドレスを更新２クロック３３５
に結合するバイパス経路３１８が設けられている。その
ため、アドレスレジスタ３１０が第２のトランザクショ
ンを受信した時、第１と第２のトランザクションが同じ
タグアドレスに関わる変更トランザクションであるかど
うかを検査するときには、第２のアドレスを第１のトラ
ンザクションからのタグアドレスと比較することができ
る。この比較機能を、クロッキングを伴わない組合せ論
理において通常実現されているように、同じサイクルの
中で実行できることは当業者には明白なはずである。ア
ドレスが一致すれば、第２のトランザクションは、変更
中のタグが第１のトランザクションによる更新によって
すでに更新されており、新しいタグはステージレジスタ
３３１に入っていることを知る。続いて、２度更新した
タグを書込みレジスタ３４０を介してタグＲＡＭ３２０
に戻し書込むことができる。一方、第２のトランザクシ
ョンが第１のトランザクションと同じタグを変更するも
のではない場合には、第２のトランザクションはタグＲ
ＡＭ３２０、読取りレジスタ３５０、更新１回路３３
０、ステージレジスタ３３１、書込みレジスタ３４０と
いう正規の経路を通って進行する。
【００１２】図３をさらに参照して説明すると、一実施
例のキャッシュタグ制御装置３０は単一ポートタグＲＡ
Ｍ３２０における読取り／書込みコンフリクトをも解決
する。コンフリクトが起こるのは、第１のトランザクシ
ョンがタグＲＡＭ３２０の１つのタグを更新しようと
し、これと同時に、システムバス３００からの第２のト
ランザクションがタグＲＡＭ３２０を読取ろうとした時
である。タグＲＡＭ３２０を読取り用に１つのポート、
書込み用に１つのポートを持つデュアルポートＲＡＭに
すれば、このコンフリクトは容易に解決できる。しか
し、今日のコンピュータ技術を考えると、ＲＡＭはます
ます大型化しきているため、デュアルポートＲＡの採用
はシリコン面積の点でコスト高につながる。さらに、シ
ステムバス３００は一般にパケット交換バスであるた
め、タグＲＡＭ３２０に読取り、続いて書込みを実行さ
せながら、システムバス３００がキャッシュタグ制御装
置３０へパケットを伝送するのを停止させる実用的な方
法はない。
例のキャッシュタグ制御装置３０は単一ポートタグＲＡ
Ｍ３２０における読取り／書込みコンフリクトをも解決
する。コンフリクトが起こるのは、第１のトランザクシ
ョンがタグＲＡＭ３２０の１つのタグを更新しようと
し、これと同時に、システムバス３００からの第２のト
ランザクションがタグＲＡＭ３２０を読取ろうとした時
である。タグＲＡＭ３２０を読取り用に１つのポート、
書込み用に１つのポートを持つデュアルポートＲＡＭに
すれば、このコンフリクトは容易に解決できる。しか
し、今日のコンピュータ技術を考えると、ＲＡＭはます
ます大型化しきているため、デュアルポートＲＡの採用
はシリコン面積の点でコスト高につながる。さらに、シ
ステムバス３００は一般にパケット交換バスであるた
め、タグＲＡＭ３２０に読取り、続いて書込みを実行さ
せながら、システムバス３００がキャッシュタグ制御装
置３０へパケットを伝送するのを停止させる実用的な方
法はない。
【００１３】次に図４及び図５を参照する。図４はパイ
プラインステージを伴うキャッシュタグ制御装置４０の
別の実施例を示したものであり、図５は図４のパイプラ
イン化ステージを通って進む見出しサイクル及びデータ
サイクルの動きを示したものである。一般に、見出しサ
イクルはアドレスを含み、データサイクルはシステムバ
ス４００から伝送されてくる時のデータを含む。図５も
参照すると分かるように、第１の状況では、キャッシュ
タグ制御装置４０により２つのパケットＨ１−Ｄ１及び
Ｈ２−Ｄ２を連続して受信する。ｔ１でＨ１はバスイン
４１０にある。ｔ２でＨ１は遅延１回路４２０及びアド
レスレジスタ４４０（図５の場所２２及び２４）にあ
る。ｔ３ではＨ１は遅延２回路４３０及び読取りレジス
タ４６０（場所３５）にある。ｔ４ではＨ１はタグＲＡ
Ｍ４５０からの更新タグ情報と共にステージレジスタ４
７０にある。なお、一般のタグ変更トランザクションの
場合、見出しはタグＲＡＭ４５０のタグの変更に必要な
すべての制御情報を含んでいることに注意すべきであ
る。したがって、そのような動作に関しては見出しサイ
クルは重要である。組合せ論理によるパイプライン遅延
を生じることなく、タグ情報は更新された後、書込みレ
ジスタ４８０でタグＲＡＭ４５０への戻し書込みが実行
可能になるのはｔ５に入ってからである。次に、第１の
パケットの直後に続く第２のパケットについては以下の
とおりである。ｔ３でＨ２はバスイン４１０にある。ｔ
４でＨ２はアドレスレジスタ４４０に移り、タグＲＡＭ
４５０をアクセスできる。このため、Ｈ２はｔ４でタグ
ＲＡＭ４５０を読取ろうとし（場所４４）、Ｈ１はｔ５
でタグＲＡＭ４５０に書込もうとする（場所５７）。す
なわちＨ１はｔ４でタグステージレジスタ４７０により
１パイプラインステージだけ遅延するため、読取り／書
込みコンフリクトは生じない。
プラインステージを伴うキャッシュタグ制御装置４０の
別の実施例を示したものであり、図５は図４のパイプラ
イン化ステージを通って進む見出しサイクル及びデータ
サイクルの動きを示したものである。一般に、見出しサ
イクルはアドレスを含み、データサイクルはシステムバ
ス４００から伝送されてくる時のデータを含む。図５も
参照すると分かるように、第１の状況では、キャッシュ
タグ制御装置４０により２つのパケットＨ１−Ｄ１及び
Ｈ２−Ｄ２を連続して受信する。ｔ１でＨ１はバスイン
４１０にある。ｔ２でＨ１は遅延１回路４２０及びアド
レスレジスタ４４０（図５の場所２２及び２４）にあ
る。ｔ３ではＨ１は遅延２回路４３０及び読取りレジス
タ４６０（場所３５）にある。ｔ４ではＨ１はタグＲＡ
Ｍ４５０からの更新タグ情報と共にステージレジスタ４
７０にある。なお、一般のタグ変更トランザクションの
場合、見出しはタグＲＡＭ４５０のタグの変更に必要な
すべての制御情報を含んでいることに注意すべきであ
る。したがって、そのような動作に関しては見出しサイ
クルは重要である。組合せ論理によるパイプライン遅延
を生じることなく、タグ情報は更新された後、書込みレ
ジスタ４８０でタグＲＡＭ４５０への戻し書込みが実行
可能になるのはｔ５に入ってからである。次に、第１の
パケットの直後に続く第２のパケットについては以下の
とおりである。ｔ３でＨ２はバスイン４１０にある。ｔ
４でＨ２はアドレスレジスタ４４０に移り、タグＲＡＭ
４５０をアクセスできる。このため、Ｈ２はｔ４でタグ
ＲＡＭ４５０を読取ろうとし（場所４４）、Ｈ１はｔ５
でタグＲＡＭ４５０に書込もうとする（場所５７）。す
なわちＨ１はｔ４でタグステージレジスタ４７０により
１パイプラインステージだけ遅延するため、読取り／書
込みコンフリクトは生じない。
【００１４】さらに図４及び図５を参照し、２つのパケ
ットＨ２−Ｄ２及びＨ３−Ｄ３が１サイクル離れた状況
を説明する。Ｈ２は前述の状況におけるＨ１と同じ経路
をたどり、ｔ６でタグステージレジスタ４７０に到達す
る（図５の場所６６）。Ｈ３の方はｔ６でシステムバス
４００からバスイン４１０に受信され、ｔ７でアドレス
レジスタ４４０に到達し、タグＲＡＭ４５０の読取りが
実行可能となる。ｔ７でＨ３が読取り（場所７４）、ｔ
７でＨ２が書込む（場所７７）と、ｔ７で読取り／書込
みコンフリクトが生じることに注意すべきである。しか
し、タグステージレジスタ４７０にフィードバック経路
４７１を結合すると、Ｈ２は１サイクル遅延し、同じパ
イプラインタグステージレジスタ４７０にとどまる（場
所７６）。このため、Ｈ２はｔ８で書込みレジスタ４８
０に到達し、タグＲＡＭ４５０への書込みが実行可能と
なる。書込みはアドレスレジスタ４４０でのＨ３による
読取りの１サイクル後に行われる。パケット交換バスの
場合、見出し到達の状況は本質的に２つのみであること
は当業者には明白なはずである。すなわち、パケットが
すぐ連続する状況と、１サイクル離れる状況である。ま
た、パケットが２サイクル離れると、０サイクル離れた
時と等価の状況になる。これまでデータサイクルを無視
してきたのは、一般のキャッシュタグ変更トランザクシ
ョンでは、必要な制御情報とアドレス情報が見出しサイ
クルに含まれているので、メモリアドレスをバスから受
信すると、タグＲＡＭ４５０への索引を選択でき、その
後にすべての変更が起こるためであることに注意すべき
である。データサイクルは、プログラマがデータサイク
ルを介してタグＲＡＭに明示して書込もうとする際に必
要なデータ情報を含んでいる。タグ変更オペレーション
については、タグアドレス及びそのフラグを除き、タグ
ＲＡＭ４５０に書込まれるデータはないことに注意すべ
きである。
ットＨ２−Ｄ２及びＨ３−Ｄ３が１サイクル離れた状況
を説明する。Ｈ２は前述の状況におけるＨ１と同じ経路
をたどり、ｔ６でタグステージレジスタ４７０に到達す
る（図５の場所６６）。Ｈ３の方はｔ６でシステムバス
４００からバスイン４１０に受信され、ｔ７でアドレス
レジスタ４４０に到達し、タグＲＡＭ４５０の読取りが
実行可能となる。ｔ７でＨ３が読取り（場所７４）、ｔ
７でＨ２が書込む（場所７７）と、ｔ７で読取り／書込
みコンフリクトが生じることに注意すべきである。しか
し、タグステージレジスタ４７０にフィードバック経路
４７１を結合すると、Ｈ２は１サイクル遅延し、同じパ
イプラインタグステージレジスタ４７０にとどまる（場
所７６）。このため、Ｈ２はｔ８で書込みレジスタ４８
０に到達し、タグＲＡＭ４５０への書込みが実行可能と
なる。書込みはアドレスレジスタ４４０でのＨ３による
読取りの１サイクル後に行われる。パケット交換バスの
場合、見出し到達の状況は本質的に２つのみであること
は当業者には明白なはずである。すなわち、パケットが
すぐ連続する状況と、１サイクル離れる状況である。ま
た、パケットが２サイクル離れると、０サイクル離れた
時と等価の状況になる。これまでデータサイクルを無視
してきたのは、一般のキャッシュタグ変更トランザクシ
ョンでは、必要な制御情報とアドレス情報が見出しサイ
クルに含まれているので、メモリアドレスをバスから受
信すると、タグＲＡＭ４５０への索引を選択でき、その
後にすべての変更が起こるためであることに注意すべき
である。データサイクルは、プログラマがデータサイク
ルを介してタグＲＡＭに明示して書込もうとする際に必
要なデータ情報を含んでいる。タグ変更オペレーション
については、タグアドレス及びそのフラグを除き、タグ
ＲＡＭ４５０に書込まれるデータはないことに注意すべ
きである。
【００１５】次に図５を参照して、データサイクルを介
してタグＲＡＭ４５０にアドレス又はデータを直接書込
む動作を説明する。タグアドレス書込みの状況について
いえば、データサイクルＤ１は書込み経路４９０を経
て、ｔ２ではバスイン、ｔ３では遅延１回路４２０にあ
り、ｔ４ではタグステージレジスタ４７０でＨ１と結合
する。Ｈ１はｔ５で書込みレジスタ４８０にあり、タグ
ＲＡＭ４５０にデータを直接書込むことが可能となる。
Ｈ２はｔ３でバスイン４１０にあり、ｔ４でアドレスレ
ジスタ４４０に移る。したがって、遅延１回路４２０及
びタグ書込み経路４９０によって、Ｈ１とＨ２の間にタ
グＲＡＭ４５０で読取りは起こらず、読取り／書込みコ
ンフリクトも生じない。
してタグＲＡＭ４５０にアドレス又はデータを直接書込
む動作を説明する。タグアドレス書込みの状況について
いえば、データサイクルＤ１は書込み経路４９０を経
て、ｔ２ではバスイン、ｔ３では遅延１回路４２０にあ
り、ｔ４ではタグステージレジスタ４７０でＨ１と結合
する。Ｈ１はｔ５で書込みレジスタ４８０にあり、タグ
ＲＡＭ４５０にデータを直接書込むことが可能となる。
Ｈ２はｔ３でバスイン４１０にあり、ｔ４でアドレスレ
ジスタ４４０に移る。したがって、遅延１回路４２０及
びタグ書込み経路４９０によって、Ｈ１とＨ２の間にタ
グＲＡＭ４５０で読取りは起こらず、読取り／書込みコ
ンフリクトも生じない。
【００１６】同じように、連続しないパケットＨ２−Ｄ
２及びＨ３−Ｄ３に関していえば、見出しサイクルＨ３
はｔ６でバスイン４１０から動き、ｔ７でアドレスレジ
スタを通り、タグＲＡＭ４５０を読取る。データサイク
ルＤ３はｔ３でバスイン４１０から動き、ｔ８で遅延１
回路に到達し、次にｔ９でＨ３がタグステージレジスタ
４７０に入る。図５から分かるように、タグＲＡＭ４５
０へのＨ２−Ｄ２の書込みは、Ｈ３−Ｄ３によるタグＲ
ＡＭ４５０の読取りの１サイクル後に起こる。単一ポー
トタグＲＡＭ４５０についてコンフリクトは生じない。
ただし、Ｈ２／Ｄ２がｔ６からｔ７に遅延したことに注
意すべきである。
２及びＨ３−Ｄ３に関していえば、見出しサイクルＨ３
はｔ６でバスイン４１０から動き、ｔ７でアドレスレジ
スタを通り、タグＲＡＭ４５０を読取る。データサイク
ルＤ３はｔ３でバスイン４１０から動き、ｔ８で遅延１
回路に到達し、次にｔ９でＨ３がタグステージレジスタ
４７０に入る。図５から分かるように、タグＲＡＭ４５
０へのＨ２−Ｄ２の書込みは、Ｈ３−Ｄ３によるタグＲ
ＡＭ４５０の読取りの１サイクル後に起こる。単一ポー
トタグＲＡＭ４５０についてコンフリクトは生じない。
ただし、Ｈ２／Ｄ２がｔ６からｔ７に遅延したことに注
意すべきである。
【００１７】タグステージレジスタ４７０は一般にタグ
アドレスと、戻されるべきタグアドレスに関するタグＲ
ＡＭ４５０への索引と、フラグとを含む。フラグは通
常、キャッシュタグ変更オペレーションにおいて更新さ
れたフラグである。別のプロセッサがシステムバスに読
取りまたは書込みを発行した時、フラグのみが変化し、
タグアドレスは同じままであるので、タグアドレスは変
化しないのが普通である。しかし、プロセッサがタグア
ドレスの記憶場所をタグ変更トランザクションと置換え
ることを望む場合には、タグアドレス並びに索引をパケ
ット中のデータサイクルを介して更新しなければならな
いであろう。
アドレスと、戻されるべきタグアドレスに関するタグＲ
ＡＭ４５０への索引と、フラグとを含む。フラグは通
常、キャッシュタグ変更オペレーションにおいて更新さ
れたフラグである。別のプロセッサがシステムバスに読
取りまたは書込みを発行した時、フラグのみが変化し、
タグアドレスは同じままであるので、タグアドレスは変
化しないのが普通である。しかし、プロセッサがタグア
ドレスの記憶場所をタグ変更トランザクションと置換え
ることを望む場合には、タグアドレス並びに索引をパケ
ット中のデータサイクルを介して更新しなければならな
いであろう。
【００１８】上述のように、本発明のキャッシュタグ制
御装置は複数回の更新を伴う２回のトランザクションを
４サイクルで実行して、２サイクル毎に１回の見かけを
得ることにより、２サイクル毎に１回のスループットと
いうスループットを達成することができる。さらに、本
発明は単一ポート形タグＲＡＭのタグＲＡＭで、デュア
ルポート形タグＲＡＭに要するシリコン面積を犠牲にす
ることなく、読取り／書込みコンフリクトを回避するよ
うに、追加パイプラインステージを実現する。デュアル
ポートタグＲＡＭを使用する場合、タグＲＡＭにおける
読取り／書込みコンフリクトは、本発明の単一ポートタ
グＲＡＭにおいて実施されるパイプラインステージは不
要になることが当業者には理解されるであろう。しか
し、２つの更新とスヌープ経路という本発明の特徴は、
スループットを一層向上させる一方で、全体としてタグ
ＲＡＭ制御装置の待ち時間を短縮する。さらに、本発明
と関連して、この多重プロセッサシステムについて望ま
れるような決定的な数のサイクルの中でデータを利用可
能にさせるために、様々な論理やパイプラインステージ
を実現しても良いことは当業者により理解されるであろ
う。
御装置は複数回の更新を伴う２回のトランザクションを
４サイクルで実行して、２サイクル毎に１回の見かけを
得ることにより、２サイクル毎に１回のスループットと
いうスループットを達成することができる。さらに、本
発明は単一ポート形タグＲＡＭのタグＲＡＭで、デュア
ルポート形タグＲＡＭに要するシリコン面積を犠牲にす
ることなく、読取り／書込みコンフリクトを回避するよ
うに、追加パイプラインステージを実現する。デュアル
ポートタグＲＡＭを使用する場合、タグＲＡＭにおける
読取り／書込みコンフリクトは、本発明の単一ポートタ
グＲＡＭにおいて実施されるパイプラインステージは不
要になることが当業者には理解されるであろう。しか
し、２つの更新とスヌープ経路という本発明の特徴は、
スループットを一層向上させる一方で、全体としてタグ
ＲＡＭ制御装置の待ち時間を短縮する。さらに、本発明
と関連して、この多重プロセッサシステムについて望ま
れるような決定的な数のサイクルの中でデータを利用可
能にさせるために、様々な論理やパイプラインステージ
を実現しても良いことは当業者により理解されるであろ
う。
【図１】従来の２サイクルタグＲＡＭ更新回路を示す簡
略ブロック図。
略ブロック図。
【図２】従来の３サイクルタグＲＡＭ更新回路を示す簡
略ブロック図。
略ブロック図。
【図３】一実施例のキャッシュタグ制御装置の簡略機能
ブロック図。
ブロック図。
【図４】パイプラインステージを伴うキャッシュタグ制
御装置のブロック図。
御装置のブロック図。
【図５】キャッシュタグ制御装置における見出しサイク
ル及びデータサイクルの動きを示すタイミング図。
ル及びデータサイクルの動きを示すタイミング図。
３０、４０…キャッシュタグＲＡＭ制御装置、３００…
システムバス、３０５…マルチプレクサ、３１０…アド
レスレジスタ、３１８…バイパス経路、３２０…タグＲ
ＡＭ、３３０…更新１回路、３３１…ステージレジス
タ、３３５…更新２回路、３４０…書込みレジスタ、３
５０…読取りレジスタ、４００…システムバス、４１０
…バスイン、４２０…遅延１回路、４３０…遅延２回
路、４４０…アドレスレジスタ、４５０…タグＲＡＭ、
４６０…読取りレジスタ、４７０…タグステージレジス
タ、４７１…フィードバック経路、４８０…書込みレジ
スタ、４９０…タグ書込み経路。
システムバス、３０５…マルチプレクサ、３１０…アド
レスレジスタ、３１８…バイパス経路、３２０…タグＲ
ＡＭ、３３０…更新１回路、３３１…ステージレジス
タ、３３５…更新２回路、３４０…書込みレジスタ、３
５０…読取りレジスタ、４００…システムバス、４１０
…バスイン、４２０…遅延１回路、４３０…遅延２回
路、４４０…アドレスレジスタ、４５０…タグＲＡＭ、
４６０…読取りレジスタ、４７０…タグステージレジス
タ、４７１…フィードバック経路、４８０…書込みレジ
スタ、４９０…タグ書込み経路。
Claims (3)
- 【請求項１】 システムバスに結合し、前記キャッシュ
タグメモリのキャッシュタグを更新する複数のキャッシ
ュタグ変更オペレーションを受信し、前記キャッシュタ
グメモリにおける同じアドレスに関わる第２の変更オペ
レーションを、第１の変更オペレーションが完了する前
に受信するキャッシュタグメモリ用キャッシュタグ制御
装置において、 キャッシュタグを記憶するメモリ手段と、 前記メモリ手段に結合して、前記メモリ手段中の１つの
キャッシュタグを指定し、前記システムバスから第１の
変更オペレーションを受信するアドレスレジスタ手段
と、 前記メモリ手段に結合して、前記アドレスレジスタ手段
に従って前記キャッシュタグを読取る読取りレジスタ手
段と、 前記読取りレジスタ手段に結合して、前記第１の変更オ
ペレーションに基づいて前記キャッシュタグを変更する
第１の更新手段と、 前記第１の更新手段に結合して、前記第１の変更オペレ
ーションに応答して前記第１の更新手段から出力された
更新キャッシュタグを記憶するステージレジスタ手段
と、 前記システムバスに結合して、前記第１の変更オペレー
ションが前記メモリ手段への書込みを完了する前に前記
システムバスから伝送されてくる前記システムバスから
の第２の変更オペレーションが前記第１の変更オペレー
ションと同じ前記メモリ手段中のキャッシュタグに関わ
るものであるかどうかを判定する比較手段と、 前記ステージレジスタ手段及び前記比較手段に結合し
て、前記第２の変更オペレーションが前記第１の変更オ
ペレーションと同じキャッシュタグに関わるものである
場合に、前記第２の変更オペレーションに従って前記ス
テージレジスタ手段の前記更新キャッシュタグを変更す
る第２の更新手段と、 前記メモリ手段に結合して、前記アドレスレジスタ手段
からの前記アドレスの指定に応じて前記第１及び第２の
更新キャッシュタグを前記メモリ手段に書込む書込みレ
ジスタ手段とを具備するキャッシュタグ制御装置。 - 【請求項２】 システムバスに結合し、キャッシュタグ
メモリのキャッシュタグを更新するための複数のキャッ
シュタグ変更オペレーションを受信し、前記キャッシュ
タグメモリにおける同じアドレスに関わる第２の変更オ
ペレーションを、第１の変更オペレーションが完了する
前に受信するキャッシュタグメモリ用キャッシュタグ制
御方法において、 メモリ手段に前記キャッシュタグを記憶する過程と、 前記メモリ手段に結合するアドレスレジスタ手段によ
り、前記システムバスからの前記メモリ手段中の１つの
キャッシュタグを指定する第１の変更オペレーションを
受信する過程と、 前記メモリ手段に結合する読出しレジスタ手段により、
前記アドレスレジスタ手段に従って前記キャッシュタグ
を読取る過程と、 前記読取りレジスタ手段に結合する第１の更新手段によ
り、前記第１の変更オペレーションに基づいて前記キャ
ッシュタグを変更する過程と、 前記第１の変更オペレーションに応答して、前記第１の
更新手段から出力された更新キャッシュタグを、前記第
１の更新手段に結合するステージレジスタ手段に記憶す
る過程と、 前記システムバスから第２の変更オペレーションを受信
する過程と、 前記システムバスに結合する比較手段により、前記第１
の変更オペレーションが前記メモリ手段への書込みを完
了する前にシステムバスから伝送されてくる前記第２の
変更オペレーションが、前記第１の変更オペレーション
と同じ前記メモリ手段中のキャッシュタグに関わるもの
であるかどうかを判定する過程と、 前記第２の変更オペレーションが前記第１の変更オペレ
ーションと同じキャッシュタグに関わるものである場合
に、前記ステージレジスタ手段及び前記比較手段に結合
する第２の更新手段により、前記第２の変更オペレーシ
ョンに従って、前記ステージレジスタ手段の前記更新キ
ャッシュタグを変更する過程と、 前記メモリ手段に結合する書込みレジスタ手段により、
前記アドレスレジスタ手段からの前記アドレスの指定に
応じて、前記第１及び第２の更新キャッシュタグを前記
メモリ手段に書込む過程とからなる方法。 - 【請求項３】 システムバスに結合し、キャッシュタグ
メモリのキャッシュタグを更新するための複数のキャッ
シュタグ変更オペレーションを受信し、前記キャッシュ
タグメモリにおける同じアドレスに関わる第２の変更オ
ペレーションを、第１の変更オペレーションが前記キャ
ッシュタグメモリへの戻し書込みを完了する前に受信す
るキャッシュタグメモリ用キャッシュタグ制御装置にお
いて、 キャッシュタグを記憶するメモリ手段と、 前記メモリ手段に結合して、前記メモリ手段中の１つの
キャッシュタグを指定し、前記システムバスから第１の
変更オペレーションを受信するアドレスレジスタ手段
と、 前記メモリ手段に結合して、前記アドレスレジスタ手段
に従って前記キャッシュタグを読取る読取りレジスタ手
段と、 前記読取りレジスタ手段に結合して、前記第１の変更オ
ペレーションに基づいて前記キャッシュタグを変更する
第１の更新手段と、 前記第１の更新手段に結合して、前記第１の変更オペレ
ーションに応答して前記第１の更新手段から出力される
更新キャッシュタグを記憶するステージレジスタ手段
と、 前記システムバスに結合して、前記システムバス
から第２の変更オペレーションを受信するバイパス手段
と、 前記システムバス及び前記バイパス手段に結合して、前
記第１の変更オペレーションが前記メモリ手段への書込
みを完了する前に受信される前記第２の変更オペレーシ
ョンが、前記第１の変更オペレーションと同じ前記メモ
リ手段のキャッシュタグに関わるものであるかどうかを
判定する比較手段と、 前記ステージレジスタ手段及び前記比較手段に結合し
て、前記第２の変更オペレーションが前記第１の変更オ
ペレーションと同じキャッシュタグに関わるものである
場合に、前記第２の変更オペレーションに従って前記ス
テージレジスタ手段の前記更新キャッシュタグを変更す
る第２の更新手段と、 前記メモリ手段に結合して、前記アドレスレジスタ手段
からの前記アドレスの指定に応じて前記第１及び第２の
更新キャッシュタグを前記メモリ手段に書込む書込みレ
ジスタ手段とを具備するキャッシュタグ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US885118 | 1992-05-18 | ||
| US07/885,118 US5497470A (en) | 1992-05-18 | 1992-05-18 | Method and apparatus for providing a high through put cache tag controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318178A true JPH06318178A (ja) | 1994-11-15 |
Family
ID=25386179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5138968A Pending JPH06318178A (ja) | 1992-05-18 | 1993-05-18 | キャッシュタグメモリ用キャッシュタグ制御装置及び制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5497470A (ja) |
| JP (1) | JPH06318178A (ja) |
| KR (1) | KR100282118B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199677A (ja) * | 2002-12-13 | 2004-07-15 | Hewlett-Packard Development Co Lp | キャッシュを動作させるためのシステム及び方法 |
| CN113268384A (zh) * | 2021-04-30 | 2021-08-17 | 瑞芯微电子股份有限公司 | 一种标记空间异常检测方法及存储介质 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69530720T2 (de) * | 1994-03-09 | 2003-11-27 | Sun Microsystems, Inc. | Verzögertes Cachespeicherschreiben eines Speicherungsbefehls |
| US5960456A (en) * | 1996-05-17 | 1999-09-28 | National Semiconductor Corporation | Method and apparatus for providing a readable and writable cache tag memory |
| US5987578A (en) * | 1996-07-01 | 1999-11-16 | Sun Microsystems, Inc. | Pipelining to improve the interface of memory devices |
| US6360307B1 (en) | 1998-06-18 | 2002-03-19 | Cypress Semiconductor Corporation | Circuit architecture and method of writing data to a memory |
| US6532524B1 (en) * | 2000-03-30 | 2003-03-11 | Cypress Semiconductor Corp. | Port prioritization scheme |
| US6370617B1 (en) * | 2000-04-10 | 2002-04-09 | Silicon Integrated Systems Corp. | Non-stalling pipeline tag controller |
| US6757790B2 (en) * | 2002-02-19 | 2004-06-29 | Emc Corporation | Distributed, scalable data storage facility with cache memory |
| US7181575B2 (en) * | 2004-09-29 | 2007-02-20 | Hewlett-Packard Development Company, L.P. | Instruction cache using single-ported memories |
| US7962698B1 (en) | 2005-10-03 | 2011-06-14 | Cypress Semiconductor Corporation | Deterministic collision detection |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125083A (en) * | 1989-02-03 | 1992-06-23 | Digital Equipment Corporation | Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system |
| US5224214A (en) * | 1990-04-12 | 1993-06-29 | Digital Equipment Corp. | BuIffet for gathering write requests and resolving read conflicts by matching read and write requests |
-
1992
- 1992-05-18 US US07/885,118 patent/US5497470A/en not_active Expired - Fee Related
-
1993
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199677A (ja) * | 2002-12-13 | 2004-07-15 | Hewlett-Packard Development Co Lp | キャッシュを動作させるためのシステム及び方法 |
| CN113268384A (zh) * | 2021-04-30 | 2021-08-17 | 瑞芯微电子股份有限公司 | 一种标记空间异常检测方法及存储介质 |
| CN113268384B (zh) * | 2021-04-30 | 2022-05-13 | 瑞芯微电子股份有限公司 | 一种标记空间异常检测方法及存储介质 |
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| Publication number | Publication date |
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| KR100282118B1 (ko) | 2001-02-15 |
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