JP3028932B2 - 入出力バッファメモリ回路 - Google Patents

入出力バッファメモリ回路

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JP3028932B2 JP8256807A JP25680796A JP3028932B2 JP 3028932 B2 JP3028932 B2 JP 3028932B2 JP 8256807 A JP8256807 A JP 8256807A JP 25680796 A JP25680796 A JP 25680796A JP 3028932 B2 JP3028932 B2 JP 3028932B2
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    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入出力バッファメ
モリ回路に関し、特に、ＡＴＭセルに代表される様な所
定数のデータからなる一つのデータセットが処理対象デ
ータセットとして入力され、これを処理する系における
入出力部に配備される入出力バッファメモリ回路あるい
は系内の処理パイプラインとの間で処理対象データセッ
トを受け渡しするインタフェースとして作用する入出力
バッファメモリ回路に関する。
【０００２】
【従来の技術】従来、この種の入出力バッファメモリ回
路は、たとえばＡＴＭ (asynchonoustransfer mode)セ
ル処理用ＬＳＩ(large scale integrated circuit)の入
力部或いは出力部において、ＬＳＩ外部のデータ入出力
レートとＬＳＩ内部のデータ処理レートの相違を吸収す
る干渉機構として用いられている。
【０００３】また、ＬＳＩ内部に複数の内部処理ステー
ジが存在するような処理系の場合には、入力バッファメ
モリに入力された処理対象データセットは幾つかの内部
処理ステージの間をデータ転送と各ステージの処理を繰
り返しながら出力バッファメモリに到達することにな
る。あるいは、マイクロプロセッサ形式の内部処理回路
を含むような処理系の場合には、バッファメモリに対し
てＦＩＦＯ(first-in first-out)入出力のようなシーケ
ンシャルアクセスとランダムアクセスとの両方のアクセ
スが可能であることが好ましい。
【０００４】図９は、従来の典型的な入力バッファメモ
リ回路のブロック図である。この入力バッファメモリ回
路は、入力ポート（ＦＩＦＯ入力ポート）２と、入力バ
ッファメモリとを有する。この入力バッファメモリは、
入力制御回路（ＦＩＦＯ入力制御回路）３と、第１及び
第２のメモリポートIWDATA及びORDATAを有するメモリ素
子３１とを有する。この入力バッファメモリ回路におい
ては、入力ポート２から処理対象入力データがシーケン
シャルに入力され、入力制御回路３の機能動作によりメ
モリ素子３１の第１のメモリポートIWDATAに入力データ
を書き込み、書き込まれたデータを第２のメモリポート
ORDATAから読み出すことになる。第２のメモリポートOR
DATAからデータを読み出す際の方式としては、内部処理
系（図示せず）とのインタフェース容易性に応じて、ラ
ンダムアクセスによる方法か、制御回路（図示せず）を
設けてＦＩＦＯ出力のようにシーケンシャルアクセスす
る方法のいずれかを採る。
【０００５】図１０は従来の典型的な出力バッファメモ
リ回路のブロック図である。この出力バッファメモリ回
路は、出力ポート（ＦＩＦＯ出力ポート）５と出力バッ
ファメモリとを有する。この出力バッファメモリは、第
１及び第２のメモリポートIWDATA及びORDATAを有するメ
モリ素子３１と、出力制御回路（ＦＩＦＯ出力制御回
路）６とを有する。内部処理系にてすべての処理を完了
した処理データはランダムライトもしくはシーケンシャ
ルライトのいずれかの方法でメモリ素子３１の第１のメ
モリポートIWDATAに書き込まれる。書き込まれたデータ
は出力制御回路６の機能動作により読み出され、読み出
されたデータは出力ポート５からシーケンシャルに出力
される。
【０００６】図１１は、複数の内部処理ステージが存在
する上述した処理系の典型的な例を示している。この処
理系は、入力バッファメモリ３２と、出力バッファメモ
リ３３との間に第１、第２、…、及び第Ｎの内部処理ス
テージ３４を有している。処理対象データは必ず入力バ
ッファメモリ３２から第１の内部処理ステージ３４に転
送され、第１の処理を施される。その処理されたデータ
は、第１の内部処理ステージ３４から第２の内部処理ス
テージ３４へ転送され、第２の処理を施される。同様
に、第Ｎの内部処理ステージ３４は入力データに第Ｎの
処理を施し、処理されたデータを出力バッファメモリ３
３へ転送する。ここで、第２乃至第Ｎの内部処理ステー
ジ３４の各々は入力部にその前の内部処理ステージ３４
と自己の内部処理ステージ３４との処理位相差を吸収す
るためのバッファメモリ３５を備えている。
【０００７】特開平４−２７４５１６号公報の図２に
は、ＦＩＦＯ方式に基づくデジタルデータ蓄積用システ
ムの小規模化の為の構成が開示されている。この構成で
は、ＦＩＦＯ方式に基づくデジタルデータ蓄積用システ
ムは、各々がシングルアクセスゲート（シングルポー
ト）を有する複数のランダムアクセスメモリと、これら
ランダムアクセスメモリに対するアクセスを、これらラ
ンダムアクセスメモリに対する読み出し動作および書き
込み動作を同時にあるいは時間的にずらしながら行うよ
うに、制御する制御装置とを備えている。
【０００８】特開平２−７３５９１号公報の第１図（対
応米国特許第５，２５５，２３８号の第１３図）には、
シリアル入出力を行う通常のＦＩＦＯ機能のみならず、
ランダムアクセス機能をも達成するＦＩＦＯメモリが開
示されている。このＦＩＦＯメモリは、メモリセルアレ
イと、メモリセルアレイに対するシーケンシャルアクセ
ス及びランダムアクセスアクセスを調停する機構とを備
え、この機構によりメモリセルアレイに対するシーケン
シャルアクセス及びランダムアクセスを可能とするもの
である。
【０００９】
【発明が解決しようとする課題】上述した従来技術にお
ける第１の問題点は、消費電力の問題である。
【００１０】その理由は、上述した従来技術において入
力バッファメモリ及び出力バッファメモリは単なるＦＩ
ＦＯメモリとして動作するので、入力バッファメモリの
出力端あるいは出力バッファメモリの入力端において処
理対象データは必ずすべて転送される必要があった。同
様に内部の処理ステージ間でもすべての処理対象データ
は必ずすべてデータ転送されていた。このため、転送デ
ータが通過してゆく回路部位では内部素子のスイッチン
グが頻繁に発生し消費電力が増大するという問題につな
がっていた。
【００１１】上述した従来技術における第２の問題点
は、データ転送を制御する回路規模増大の問題である。
【００１２】その理由は、上の第１の問題点でも述べた
様に、従来技術によると回路中の至るところでデータ転
送が行われることになる。このため、このデータ転送を
制御し実行する為の回路規模も増大し、全体の回路規模
に対する悪影響も大きかった。
【００１３】上述した従来技術における第３の問題点
は、処理ステージ間の処理位相差を吸収するためのバッ
ファメモリの規模増大の問題である。
【００１４】その理由は、例えば処理対象データを前の
内部処理ステージから後の内部処理ステージに受け渡す
場合において、後の内部処理ステージが次の処理対象デ
ータを受付可能な状態になる前に前の内部処理ステージ
の処理が完了しデータ転送が行われるとする。この場
合、ここには前の内部処理ステージと後の内部処理ステ
ージの処理位相の食い違いを吸収する為の前述のバッフ
ァメモリが必要となり、データ転送が行われる各所にこ
のようなバッファメモリが配置されるとすると回路規模
増大の原因となる。
【００１５】上述した従来技術における第４の問題点
は、系の処理遅延量の問題である。
【００１６】その理由は、各処理ステージ間でデータが
その都度転送され、さらに第３の問題点として指摘した
様に各処理ステージの連結部においてバッファメモリを
通過することになると、入力されたデータが出力に至る
までの遅延量が大きくなってしまうからである。
【００１７】上述した従来技術における第５の問題点は
処理性能の問題である。
【００１８】その理由は、前述の特開平４−２７４５１
６号公報によればバッファメモリに対してシーケンシャ
ル書き込みとシーケンシャル読み出しが同時に実行可能
であるが、ランダムアクセスが不可能である。このため
このバッファメモリは単なるＦＩＦＯメモリとしてのみ
動作し、ＦＩＦＯメモリからデータ転送によりデータを
取り出して後初めてデータの処理が可能と成る。また前
述の特開平２−７３５９１号公報によれば、シーケンシ
ャルな書き込み読み出しおよびランダムアクセスによる
データの参照・書き換えが可能ではあるが、記憶に供す
るメモリ空間が唯一一個であるため、複数方向からのア
クセス要求を調停する機構が必要とされこれにより同時
に複数のアクセスをすることは不可能である。これら２
つの公報に開示された２つの例のいずれの場合において
も処理対象データの入力・出力および参照・加工を同時
には実行不可能なため系としての処理能力が向上しない
という課題があった。
【００１９】本発明の課題は、データ入力からデータ出
力に至る経路においてデータ転送を極力無くし、これに
より、従来データ転送によって増大していた消費電力を
低減し、かつデータ転送の制御を行うための回路規模を
削減し、内部のデータ転送に関るバッファメモリ規模の
削減、および処理系全体の処理遅延量を低減した入出力
バッファメモリ回路を提供することにある。
【００２０】本発明のもう一つの課題は、ＡＴＭセルの
ような処理対象データを処理する際に、データの入力・
参照・加工・出力を同時に実行可能として、性能を向上
させた入出力バッファメモリ回路を提供することにあ
る。
【００２１】
【課題を解決するための手段】本発明によれば、データ
セットを受ける一つの入力ポートと、各々が前記データ
セットを保持可能な容量を有する複数の内部メモリ素子
と、前記入力ポートから前記データセットを受け取り、
前記データセットを前記複数の内部メモリ素子のいずれ
か一つに書き込む為の一つの入力制御回路と、前記複数
の内部メモリ素子のいずれか一つにアクセスする為の少
くとも一つのランダムアクセスポートと、一つの出力ポ
ートと、前記複数の内部メモリ素子のいずれか一つから
前記データセットを読み出し、読み出されたデータを前
記出力ポートに出力する為の一つの出力制御回路と、前
記入力制御回路の前記内部メモリ素子のいずれか一つへ
の接続、前記内部メモリ素子のいずれか一つの前記ラン
ダムアクセスポートへの接続、及び前記内部メモリ素子
のいずれか一つの前記出力制御回路への接続を制御する
スイッチング制御回路とを有することを特徴とする入出
力バッファメモリ回路が得られる。
【００２２】本発明による入出力バッファメモリ回路で
は、いったん入力された１つのデータセットは出力ポー
トから取り出されるまでは、そのデータセットが書き込
まれた内部メモリ素子からデータ転送されること無く、
内部メモリ素子に接続されるランダムアクセスポートを
逐次切り替えられながらランダムアクセスポートからの
アクセスによって処理される。
【００２３】
【作用】内部メモリ素子の各々は、スイッチング制御回
路により入力制御回路、ランダムアクセスポート、出力
制御回路にそれぞれ接続切り換えされ、入力制御回路に
接続されている間は入力ＦＩＦＯメモリとして機能し、
ランダムアクセスポートに接続されている間は内部デー
タ処理を施すためのランダムアクセスメモリ空間とし
て、出力制御回路に接続されている間は出力ＦＩＦＯメ
モリとして動作する。
【００２４】ここでそれぞれの内部メモリ素子は独立し
たポートをそれぞれ有する複数のメモリ素子であるた
め、ＦＩＦＯ入力、少くとも一つのランダムアクセス、
ＦＩＦＯ出力が別々の内部メモリ素子、すなわち別々の
データセット、に対して同時に実行可能である。言い換
えると、ひとつのデータセットに対し、ＦＩＦＯ入力処
理、ランダムアクセスによる内部データ処理、ＦＩＦＯ
出力処理がパイプライン的に実行される。
【００２５】スイッチング制御回路の切り替え制御は、
ポートへの接続が一定時間を経過したら次のアクセスポ
ートに接続切り替えされる方式、または、内部メモリ素
子が現在接続されているアクセスポートからのアクセス
状況かつ次に接続されるべきアクセスポートの空き状況
に応じて制御される方式、いずれも可能である。
【００２６】本発明の入出力バッファメモリ回路におい
て、処理対象データセットはＦＩＦＯ入力とＦＩＦＯ出
力を除きデータ全体が転送されることがないため、デー
タ転送に伴う消費電力の増大、転送制御回路規模の増大
を解消することができる。また、ステージ間にそれぞれ
専用の処理位相差吸収用バッファメモリを置く必要が無
く、系全体としてこの処理位相差吸収用バッファメモリ
を共有することになるため、ステージ間のバッファメモ
リ規模の削減と系全体の処理遅延縮小に効果がある。こ
こで述べたバッファメモリの共有とは、たとえばＡＴＭ
セルスイッチにおける共有バッファメモリと同様の意味
合いで、バッファメモリ資源が系内の特定の部位に固定
的に設置されるのではなく、系内でバッファメモリが必
要になった箇所に必要量のバッファメモリ資源が使用さ
れる方式を指している。このため、全体として効率的に
メモリが使用可能となる。
【００２７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００２８】図１は本発明の第１の実施の形態による入
出力バッファメモリ回路のブロック図である。
【００２９】図１を参照して、この入出力バッファメモ
リ回路は、所定数のデータからなる一つのデータセット
を保持可能な容量をそれぞれが有する複数の内部メモリ
素子１と、データセットのデータを受ける一つの入力ポ
ート２と、入力ポート２に接続され、入力ポート２から
データセットのデータをシーケンシャルに受け取り、デ
ータセットを内部メモリ素子１のいずれか一つに書き込
む為の一つの入力制御回路３と、内部メモリ素子１のい
ずれか一つにアクセスし内部データ処理を行う為のラン
ダムアクセスポート４と、一つの出力ポート５と、出力
ポート５に接続され、内部メモリ素子１のいずれか一つ
からデータセットを読み出し、読み出されたデータセッ
トのデータを出力ポート５にシーケンシャルに出力する
為の一つの出力制御回路６と、入力制御回路３の内部メ
モリ素子１のいずれか一つへの接続、内部メモリ素子１
のいずれか一つのランダムアクセスポート４のいずれか
一つへの接続、及び内部メモリ素子１のいずれか一つの
出力制御回路６への接続を制御するスイッチング制御回
路７とを有する。
【００３０】内部メモリ素子１の各々は、ある時点で
は、入力制御回路３、ランダムアクセスポート４、出力
制御回路６のいずれかに接続される。この接続の切り替
え制御を行うのがスイッチング制御回路７である。
【００３１】図２では仮にランダムアクセスポート４の
数を２とし、内部メモリ素子１の数を４とした時の更に
詳細な構成図を示している。図示の４つの内部メモリ素
子１は、Ａ、Ｂ、Ｃ、及びＤでそれぞれ示されている。
図２に示した様に、スイッチング制御回路７に含まれる
接続設定機構８の動作により、入力制御回路３、二つの
ランダムアクセスポート４、および出力制御回路６は４
つの内部メモリ素子１いずれに対しても接続設定が可能
である。その際接続設定の切り替えはアドレスバス、デ
ータバス、その他メモリアクセスの為の制御信号などが
ひとまとめにして接続切り替えの対象とする。スイッチ
ング制御回路７には接続設定機構８の他に接続切り替え
制御機構９が含まれ、接続切り替えの条件定義に基づい
た接続設定機構８への制御を発する。
【００３２】次に、この実施の形態の動作について、図
２および図３を参照して説明する。
【００３３】入力ポート２からデータセットがａ、ｂ、
ｃ、ｄ、ｅ、ｆ、ｇ、…と入力される。動作開始時にス
イッチング制御回路７中の接続設定機構８は入力制御回
路３と内部メモリ素子Ａを接続している。このためデー
タセットａは内部メモリＡに書き込まれることになる
（ａ−入力制御）。データセットａの入力が完了したの
ち、接続設定機構８は内部メモリ素子Ａを第１のランダ
ムアクセスポート４に接続切り替えする（ランダムアク
セス＃１）。データセットａの内容を格納した内部メモ
リ素子Ａが第１のランダムアクセスポート４に接続され
リードアクセスあるいはライトアクセスを受けたのち、
接続設定機構８は内部メモリ素子Ａを第２のランダムア
クセスポート４に接続切り替えする（ランダムアクセス
＃２）。内部メモリ素子Ａは第２のランダムアクセスポ
ート４に接続されリードアクセスあるはライトアクセス
されたのち、出力制御回路６に接続され（ａ−出力制
御）、データセットａはシーケンシャルにデータ出力と
して読み出される。
【００３４】データセットａに引き続き入力されるデー
タセットｂ、ｃ、ｄ、ｅ、ｆ、ｇ、…も同様に入力制御
回路３によって内部メモリＢ、Ｃ、Ｄ、Ａ、Ｂ、Ｃ、…
に書き込まれ、その後第１のランダムアクセスポート
４、第２のランダムアクセスポート４、出力制御回路６
と順番に接続切り替えされながら処理を施され出力に至
る。ここで、内部メモリ素子Ａ〜Ｄの各々は物理的に独
立したポートを有しそれぞれ別々のアクセスを受けるの
でこの系はパイプライン的に動作し各段の動作は同時に
別のデータセットに対する処理を行うことが可能であ
る。
【００３５】接続設定機構８への制御は接続切り替えの
条件定義に基づいて接続切り替え制御機構９によって発
せられる。たとえば、ある入力制御回路３あるいは出力
制御回路６あるいはランダムアクセスポート４（以下こ
れらを総称し単にアクセスポートという）に接続されて
から一定時間を経過したら次のアクセスポートに接続切
り替えするという接続切り替え条件定義も有効である
し、または、現在接続中のアクセスポートからのアクセ
ス完了の通知を受けて接続を切り離し、次に接続される
べきアクセスポートがすでに接続可能な状態ならすぐに
接続するし、接続可能な状態に成っていなければ接続可
能な状態に成るまで待機するという接続切り替え条件定
義も有効である。これらの接続切り替えの条件定義は取
り扱う対象の処理対象データの性質あるいは接続される
アクセスポートの動作の性質に応じて個々の応用例にて
それぞれ適した条件が定義されるべきである。
【００３６】次に図４を参照して、本発明の第１の実施
例による入出力バッファメモリ回路について図面を用い
て詳細に説明する。本実施例は接続切り替え制御機構の
接続切り替え条件定義として主にアクセスポートへの接
続が一定時間を経過したことを基に接続切り替えする方
式を採用している例である。ただし、入力制御回路３か
ら第１のランダムアクセスポート４への接続切り替えの
条件定義はこれと異なる。
【００３７】図４において、アクセスポートとして入力
制御回路３、二つのランダムアクセスポート４、出力制
御回路６を有している。入力制御回路３の内部にはシー
ケンシャル入力された処理対象データセットをメモリ素
子１に書き込む為にアドレス２３、データ２４、ライト
パルス２５、ライト完了パルス２６を発する書き込み制
御部１０と、複数の書き込み可能面の中から書き込み対
象面をひとつに特定する書き込み対象特定部１１が在
る。
【００３８】Ａ，Ｂ，Ｃ，Ｄと名前を定義された同一構
造の４個のメモリブロックにはそれぞれメモリ素子１、
各アクセスポートからもたらされるアドレス入力信号用
マルチプレクサ１２、メモリへの書き込み機能を有する
各アクセスポートからもたらされるデータ入力信号用マ
ルチプレクサ１３、メモリ素子１への書き込み機能を有
する各アクセスポートからもたらされるライト制御入力
信号用マルチプレクサ１４、自メモリブロックが現在ど
のアクセスポートに接続されるべきかを示す情報を保持
するポジションレジスタ１５、ポジションレジスタ１５
の値をデコードし接続されるべき先のアクセスポートに
自メモリブロックの接続を伝える信号を発生するポジシ
ョンデコーダ１６、システムクロックにて自走しクロッ
ク接続先のアクセスポートが更新されるごとにクリアさ
れアクセスポートへの接続の継続時間を表示するタイマ
ー１７、各メモリブロック個々あるいは共通に定義され
ている接続切り替え時間規定値１８に自メモリブロック
内のタイマが達したか否かを判定する比較器１９、接続
切り替えの発生時または入力データセットの書き込み未
完了時にタイマを０にクリアする条件を得る為の論理和
ゲート２０、自メモリブロックへの入力制御回路３から
のデータセット書き込み完了時または接続切り替え発生
時にポジションレジスタ値を更新する条件を得る為の論
理積ゲート２１と論理和ゲート２２が含まれている。
【００３９】図４の実施例の動作について説明する。動
作開始時において、すべてのメモリブロックのポジショ
ンレジスタ１５は入力制御回路３への接続（００）を表
示しており、すべての面は入力制御回路３からのアドレ
ス入力、データ入力、ライトパルスを選択した状態で待
機している。しかしこのとき、入力制御部３の書き込み
対象特定部にあるポインタレジスタ２７はメモリブロッ
クＡ（００）を指示している。このため最初に入力され
るデータセットａに対応するメモリへの書き込みアクセ
スの為の制御信号（ライトパルスおよびライト完了パル
ス）はメモリブロックＡのみに供給されメモリブロック
Ａ以外の他のメモリブロックにはデータセットａは書き
込まれない。データセットａを書き込まれ、書き込み完
了パルスを受けたメモリブロックＡのポジションレジス
タ１５は第１のランダムアクセスポート４への接続を意
味する値（０１）に更新される。このとき同時に、入力
制御回路３内の書き込み対象特定部のポインタレジスタ
２７はメモリブロックＢを意味する値（０１）に更新さ
れる。メモリブロックＡ内にてポジションレジスタ１５
の値はアドレス入力信号、データ入力信号、ライトパル
スについて第１のランダムアクセスポート４に接続され
る処理系が発する信号を選択するように作用する。メモ
リブロックＡ内のポジションデコーダ１６の出力信号は
第１のランダムアクセスポート４の先に接続されている
処理系に対して現在メモリブロックＡが第１のランダム
アクセスポート４に接続中であることを通知する。これ
によって第１のランダムアクセスポート４はメモリブロ
ックＡにアクセスするためには、ライトアクセスならば
アクセスするメモリブロックを特に指定すること無くア
クセスすればそのアクセス先が自動的にメモリブロック
Ａとなっているし、リードアクセスならばアドレス指定
は特にアクセス先のメモリブロックを区別せずに指定
し、読み込むデータとしてバスＡ上のデータを選択すれ
ばよいことになる。この間、メモリブロックＡ内のタイ
マは０クリアからスタートし第１のランダムアクセスポ
ート４に滞留している時間を測り続けている。比較器１
９の機能によりメモリブロックＡについて第１のランダ
ムアクセスポート４への接続継続時間が規定された時間
に達したことが検出されると、タイマ１７は再び０クリ
アされかつポジションレジスタ１５は第２のランダムア
クセスポート４への接続を意味する値（１０）に更新さ
れる。第２のランダムアクセスポート４に接続中の系動
作は第１のランダムアクセスポート４への接続中の系の
動作と同様なので説明を省略する。
【００４０】第２のランダムアクセスポート４への接続
を終了し、出力制御回路６に接続切り替えされたのちの
動作もランダムアクセスポート４への接続中の動作の説
明と同様である。ただし出力制御回路６に接続されてい
る時にライトアクセスされることはない。出力制御回路
６に接続されている時間が規定された接続時間を経過し
たメモリブロックはポジションレジスタ１５の値を入力
制御回路３への接続を意味する値（００）に更新され、
メモリブロックはデータセットｅの入力を受け付けを待
つことになる。
【００４１】次に図５を参照して、本発明の第２の実施
例による入出力バッファメモリ回路について説明する。
本実施例は接続切り替え制御機構の接続切り替え条件定
義として主に「現在接続中のアクセスポートからのアク
セス完了状態および次に接続されるべきアクセスポート
の接続可能状況に応じて接続切り替えする方式」を採用
している例である。
【００４２】図５において、アクセスポートとして入力
制御回路３、２つのランダムアクセスポート４、出力制
御回路６を有している。入力制御回路３の内部にはシー
ケンシャル入力された処理対象データセットをメモリ素
子１に書き込む為にアドレス２３、データ２４、ライト
パルス２５、ライト完了パルス２６を発する書き込み制
御部１０と、複数の書き込み可能面の中から書き込み対
象面をひとつに特定する書き込み対象特定部１１が在
る。
【００４３】Ａ，Ｂ，Ｃ，Ｄと名前を定義された同一構
造の４個のメモリブロックにはそれぞれメモリ素子１、
各アクセスポートからもたらされるアドレス入力信号用
マルチプレクサ１２、メモリへの書き込み機能を有する
各アクセスポートからもたらされるデータ入力信号用マ
ルチプレクサ１３、メモリ素子１への書き込み機能を有
する各アクセスポートからもたらされるライト制御入力
信号用マルチプレクサ１４、自メモリブロックが現在ど
のアクセスポートに接続されるべきかを示す情報を保持
するポジションレジスタ１５、ポジションレジスタ１５
の値をデコードし接続されるべき先のアクセスポートに
自メモリブロックの接続を伝える信号を発生するポジシ
ョンデコーダ１６、および自メモリブロックのポジショ
ンレジスタ値と各アクセスポートからのメモリブロック
へのアクセス状態を表示する情報を基にポジションレジ
スタ値の値更新制御を発する有限状態マシン２８が含ま
れている。
【００４４】図５の実施例の動作について説明する。動
作開始時において、すべてのメモリブロックのポジショ
ンレジスタ１５は入力制御回路３への接続（００）を表
示しており、すべての面は入力制御回路３からのアドレ
ス入力、データ入力、ライトパルスを選択した状態で待
機している。しかしこのとき、入力制御部３の書き込み
対象特定部にあるポインタレジスタ２７はメモリブロッ
クＡ（００）を指示している。このため最初に入力され
るデータセットａに対応するメモリへの書き込みアクセ
スの為の制御信号（ライトパルスおよびライト完了パル
ス）はメモリブロックＡのみに供給されメモリブロック
Ａ以外の他のメモリブロックにはデータセットａは書き
込まれない。データセットａを書き込まれ、書き込み完
了パルスを受けることによってメモリブロックＡのポジ
ションレジスタ１５は第１のランダムアクセスポート４
への接続を意味する値（０１）に更新される。このとき
同時に、入力制御回路３内の書き込み対象特定部のポイ
ンタレジスタ２７はメモリブロックＢを意味する値（０
１）に更新される。メモリブロックＡ内にてポジション
レジスタ１５の値はアドレス入力信号、データ入力信
号、ライトパルスについて第１のランダムアクセスポー
ト４に接続される処理系が発する信号を選択するように
作用する。メモリブロックＡ内のポジションデコーダ１
６の出力信号は第１のランダムアクセスポート４の先に
接続されている処理系に対して現在メモリブロックＡが
第１のランダムアクセスポート４に接続中であることを
通知する。これによって第１のランダムアクセスポート
４はメモリブロックＡにアクセスするためには、ライト
アクセスならばアクセスするメモリブロックを特に指定
すること無くアクセスすればそのアクセス先が自動的に
メモリブロックＡとなっているし、リードアクセスなら
ばアドレス指定は特にアクセス先のメモリブロックを区
別せずに指定し読み込むデータをバスＡに求めればよい
ことになる。メモリブロックＡが第１のランダムアクセ
スポート４に接続されている時、すなわちメモリブロッ
クＡのポジションレジスタ１５の値が“０１”の時、に
第１のランダムアクセスポート４が発するメモリブロッ
クへのアクセス表示がアクセス終了を表示し、かつこの
とき第２のランダムアクセスポート４が発するメモリブ
ロックへのアクセス表示がアクセス中でないことを表示
していることをメモリブロックＡ内の有限状態マシン１
６が検出するとメモリブロックＡのポジションレジスタ
１５は第２のランダムアクセスポート４への接続を意味
する値（１０）に更新される。第２のランダムアクセス
ポート４に接続中の系動作は第１のランダムアクセスポ
ート４への接続中の系の動作と同様なので説明を省略す
る。
【００４５】第２のランダムアクセスポート４への接続
を終了し、出力制御回路６に接続切り替えされたメモリ
ブロックＡにおいて出力制御回路６が発するアクセス表
示のアクセス完了表示をメモリブロックＡ内の有限状態
マシン１６が検出するとメモリブロックＡ内のポジショ
ンレジスタ１５の値が入力制御回路３への接続を意味す
る値（００）に更新され、メモリブロックはデータセッ
トｅの入力を受け付けを待つことになる。
【００４６】次に、図６を参照して、本発明の第２の実
施の形態による入出力バッファメモリ回路について説明
する。
【００４７】図６において、図１で示した発明実施の形
態における出力制御回路６および出力ポート５の代りに
ランダムアクセスポート２９が用いられている。この実
施の形態は、出力データの取り出し方の形態としてシー
ケンシャルアクセスよりもランダムアクセスの方が適す
る系において本発明の入出力バッファメモリ回路が用い
られる場合により効果的な使用形態を提供する。
【００４８】次に、図７を参照して、本発明の第３の実
施の形態による入出力バッファメモリ回路について説明
する。
【００４９】図７において、図１で示した発明実施の形
態における入力制御回路３および入力ポート２の代りに
ランダムアクセスポート３０が用いられている。この実
施の形態は、入力データの入力の形態としてシーケンシ
ャルアクセスよりもランダムアクセスの方が適する系に
おいて本発明の入出力バッファメモリ回路が用いられる
場合により効果的な使用形態を提供する。
【００５０】次に、図８を参照して、本発明の第４の実
施の形態による入出力バッファメモリ回路について説明
する。
【００５１】図８において、図１の発明実施の形態にお
ける入力制御回路３および入力ポート２の代りにランダ
ムアクセスポート３０が用いられ、図１の発明実施の形
態における出力制御回路６および出力ポート５の代りに
ランダムアクセスポート２９が用いられている。この実
施の形態は、データの入出力の形態としてシーケンシャ
ルアクセスよりもランダムアクセスの方が適する系にお
いて本発明の入出力バッファメモリ回路が用いられる場
合により効果的な使用形態を提供する。
【００５２】
【発明の効果】本発明による第１の効果は、処理系内に
おけるデータ転送を極力少なくすることができるという
ことである。
【００５３】これにより、処理系の回路規模を縮小でき
るようになる。
【００５４】その理由は、処理系内でデータ転送に関わ
る制御回路を大幅に削減できるからである。
【００５５】またこれにより、消費電力を低減できるよ
うになる。
【００５６】その理由は、データ転送の頻度が低く成る
ため系内における素子のスイッチングの回数を削減でき
る為特にＣＭＯＳ構造を有するＬＳＩなどにおいて消費
電力を低減可能と成る。
【００５７】本発明による第２の効果は、処理系内にお
ける処理パイプラインの段間の処理位相差吸収用のバッ
ファメモリ規模を削減できるということである。
【００５８】これにより、系全体の規模削減ができるよ
うになる。
【００５９】その理由はバッファメモリを各段間に固定
的に個別に配備する必要が無く、系全体としてバッファ
メモリ用のメモリ空間を共有するため、全体としてメモ
リの使用効率が向上する為である。
【００６０】また、これにより系全体の処理遅延量が縮
小できるようになる。
【００６１】その理由は、系内の各処理ステージ間のバ
ッファメモリとして、不必要に固定的な内部遅延が存在
せず、常に必要に応じて最少限の量に調整されるからで
ある。
【００６２】本発明による第３の効果は、本発明の入出
力バッファメモリ回路をマイクロプロセッサ回路に適用
した際に、データの入力・参照・加工・出力が同時にパ
イプライン的に実行可能であるということである。
【００６３】これにより、系内の各部位の動作の並列性
が高まり系のデータ処理の性能を向上させることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による入出力バッフ
ァメモリ回路のブロック図である。
【図２】図１の入出力バッファメモリ回路の詳細のブロ
ック図である。
【図３】図２の入出力バッファメモリ回路の動作を説明
するためのタイミングチャートである。
【図４】本発明の第１の実施例による入出力バッファメ
モリ回路のブロック図である。
【図５】本発明の第２の実施例による入出力バッファメ
モリ回路のブロック図である。
【図６】本発明の第２の実施の形態による入出力バッフ
ァメモリ回路のブロック図である。
【図７】本発明の第３の実施の形態による入出力バッフ
ァメモリ回路のブロック図である。
【図８】本発明の第４の実施の形態による入出力バッフ
ァメモリ回路のブロック図である。
【図９】従来の入力バッファメモリ回路のブロック図で
ある。
【図１０】従来の出力バッファメモリ回路のブロック図
である。
【図１１】従来の複数の内部処理ステージが存在する処
理系のブロック図である。
【符号の説明】 １ 内部メモリ素子 ２ 入力ポート ３ 入力制御回路 ４ ランダムアクセスポート ５ 出力ポート ６ 出力制御回路 ７ スイッチング制御回路 ８ 接続設定機構 ９ 接続切り替え制御機構 １０ 書き込み制御部 １１ 書き込み対象特定部 １２ アドレス入力信号用マルチプレクサ １３ データ入力信号用マルチプレクサ １４ ライト制御入力信号用マルチプレクサ １５ ポジションレジスタ １６ ポジションデコーダ １７ タイマー １８ 接続切り替え時間規定値 １９ 比較器 ２０ 論理和ゲート ２１ 論理積ゲート ２２ 論理和ゲート ２３ アドレス ２４ データ ２５ ライトパルス ２６ ライト完了パルス ２７ ポインタレジスタ ２８ 有限状態マシン ２９ ランダムアクセスポート ３０ ランダムアクセスポート
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 318 G06F 5/06 G06F 12/02 540 G06F 13/38 310 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 データセットを受ける一つの入力ポート
    と、 各々が前記データセットを保持可能な容量を有する複数
    の内部メモリ素子と、 前記入力ポートから前記データセットを受け取り、前記
    データセットを前記複数の内部メモリ素子のいずれか一
    つに書き込む為の一つの入力制御回路と、 前記複数の内部メモリ素子のいずれか一つにアクセス
    し、内部データ処理する為の少くとも一つのランダムア
    クセスポートと、 一つの出力ポートと、 前記複数の内部メモリ素子のいずれか一つから前記デー
    タセットを読み出し、読み出されたデータを前記出力ポ
    ートに出力する為の一つの出力制御回路と、 前記入力制御回路の前記内部メモリ素子のいずれか一つ
    への接続、前記内部メモリ素子のいずれか一つの前記ラ
    ンダムアクセスポートへの接続、及び前記内部メモリ素
    子のいずれか一つの前記出力制御回路への接続を制御す
    るスイッチング制御回路とを有することを特徴とする入
    出力バッファメモリ回路。
  2. 【請求項２】 請求項１に記載された入出力バッファメ
    モリ回路において、前記内部メモリ素子の各々は、前記
    入力制御回路に接続されている時は入力ＦＩＦＯメモリ
    として動作し、前記ランダムアクセスポートに接続され
    ている時はランダムアクセスメモリとして動作し、前記
    出力制御回路に接続されている時は出力ＦＩＦＯメモリ
    として動作することを特徴とする入出力バッファメモリ
    回路。
  3. 【請求項３】 請求項１に記載された入出力バッファメ
    モリ回路において、前記スイッチング制御回路は、前記
    入力制御回路、前記ランダムアクセスポート、及び前記
    出力制御回路に接続する内部メモリ素子をデータセット
    単位で周期的に切り替え、前記出力制御回路による前記
    複数の内部メモリ素子の内のひとつからのデータセット
    の前記出力ポートへの出力動作と、前記ランダムアクセ
    スポートによる前記複数の内部メモリ素子の内の他のひ
    とつへのアクセス動作と、前記入力制御回路による前記
    入力ポートからの前記内部メモリ素子の内の更に他のひ
    とつへのデータセットの入力動作とが同時に実行可能と
    したことを特徴とする入出力バッファメモリ回路。
  4. 【請求項４】 請求項１に記載された入出力バッファメ
    モリ回路において、前記スイッチング制御回路は、前記
    入力制御回路、前記ランダムアクセスポート、及び前記
    出力制御回路に接続する内部メモリ素子を、現在接続中
    の前記入力制御回路、前記ランダムアクセスポート、及
    び前記出力制御回路からのアクセス状況及び次に接続さ
    れるべき前記入力制御回路、前記ランダムアクセスポー
    ト、及び前記出力制御回路の空き状況に応じて切り替
    え、前記出力制御回路による前記複数の内部メモリ素子
    の内のひとつからのデータセットの前記出力ポートへの
    出力動作と、前記ランダムアクセスポートによる前記複
    数の内部メモリ素子の内の他のひとつへのアクセス動作
    と、前記入力制御回路による前記入力ポートからの前記
    内部メモリ素子の内の更に他のひとつへのデータセット
    の入力動作とが同時に実行可能としたことを特徴とする
    入出力バッファメモリ回路。
  5. 【請求項５】 請求項１に記載された入出力バッファメ
    モリ回路において、前記少くとも一つのランダムアクセ
    スポートが複数のランダムアクセスポートであり、これ
    ら複数のランダムアクセスポートにより、一つのデータ
    セットに対し、複数の内部データ処理がパイプラインに
    て逐次アクセス可能とした入出力バッファメモリ回路。
  6. 【請求項６】 請求項１に記載された入出力バッファメ
    モリ回路において、前記入力ポートと前記入力制御回路
    との組合せ及び前記出力ポートと前記出力制御回路との
    組合せの内の少くとも一方の代りに、別のランダムアク
    セスポートが設けられていることを特徴とする入出力バ
    ッファメモリ回路。
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