JPS5899857A - パイプライン処理方式のアクセス処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は、１τり四ツクで動作するアクセス発生装置と
、２τクロツクで動作するアクセス発生装置からのメモ
リ・アクセス要求を処理するパイプライン方式のアクセ
ス処理装置に関するものである。

（匂　従来技術の問題点 メモリ制御ユニット（ＭＣＵ）は、中央処理装置やチャ
ネル・プロセッサなどのアクセス発生装置と主メモリと
の間の仲介を行うものであるが、処理を高速で行うため
、メモリ制御ユニットをパイプライン方式とすることは
既に行われている。従来のメモリ制御３−ニットのパイ
プラインにおいては、パイプラインを使用するオペレー
ションのうち最大フローに合わせ【段数を決定している
ため、多段のパイプライン構成となり、ハードウェアの
物量を多く必要とする欠点がある。また、従来技術にお
いては、中央処理装置とチャネル・プロセッサは同一の
クロックで動作しているが、中央処理装置の処理速度の
向上により、中央処理装置のクロック周期をチャネル・
プロセッサのり四ツク周期の１／２にすることが提案さ
れている。従来のメモリ制御ユニットは、中央処理装置
のりｃＩＦタトチャネル・プロセッサのクラックとが異
なる場合については、何も考慮されていない。

（３）　　発゛明の目的 本発明は、上記の考察に基づくものでありて、バーとウ
ェア量を増大されることなくクロックの異なる複数種類
のアクセス発生装置からのメモリ・アクセス要求を処理
できるよ５Ｋしたパイプライン処理方式のアクセス処理
装置を提供することを目的としている。

（４）　　発明の構成 そしてそのため、本発明あパイプライン処理方式のアク
セス処理装置は、２τクロツクで動作する複数のアクセ
ス発生装置からのアクセス要求を選択する第１の優先回
路と、上記２τり四ツクで動作するアクセス発生装置か
ら送られ【来るアト−レスおよび制御情報を上記第１の
優先回路からの、指令に基づい【選択する第１の選択回
路と、偶数段のステージを有すると共に１τクロツク毎
にその内容がシフトされるパイプラインと、該パイプラ
インを複数回使用するためのループバック機構と、上記
パイプラインの先頭のステージを構成すると共和上記第
１の優先回路から出力されるアクセス要求と１τクロッ
ク−で動作する複数のアクセス発生装置からのアクセス
要求と上記ループバック機構からのループバック要求が
入力される第２の優先回路と、上記第１の選択回路から
出力されるアドレスおよび制御情報と１τり覧ツクで動
作するアドレス発生装置からのアドレスおよび制御情報
と上記ループバック機構からのアドルスおよび制御情報
とが入力されると共に上記第２の優先回路からの指令に
基づ館１個のアドレスおよび制御情報を出力する第２の
選択回路とを具備し、且つ、上記第２の優先回路の出刃
および第２の選択回路の出力に基づいてパイプライン処
理が実行されるように構成されたことを特徴とするもの
である。

（５）発明の実施例 以下、本発明を図面を参照しつつ説明する。

図は本発明によるメモリ制御ユニットのｉｌ！施例流側
四ツク図である０図において、１はチャネル・プロセッ
サ用優先回路、２は優先回路、３ないし６はセレクタ、
７と８はデータ入力ボート、９はループバッファ制御部
、１０は主メモリφユニット制御部、１１はデータ・プ
ール制御部、１２はデータ・プール、１３はバッファー
メモリ、１４はマージ回路、１５はＥＣＣ（エラー検出
訂正及びＥＣＣコード作成）回路、１６はバッファ番ア
ドレＸｎレジスタ、１７は書込データ・レジスタ、１８
は読出データ・レジスタ、１９はＥＣＣデータ◆レジス
タ、２０はデータ出刃レジスタ、２１ないし２７はパイ
プラインの各ステージ、２Ｂもデータ出力レジスタをそ
れぞれ示している。また、ＣＨＰＯないしＣＨＰｎはチ
ャネル・プロセッサ、ＣＰＵ０ないしｃｐｕｍは中央処
理装置、ＲＥＱはアクセス要求信号、８ＣＨＲＥＱは選
択チャネルプロセッサ・アクセス要求信号、ＬＢＲＥＱ
はループバック要求信号、ＡＤＲ８はアドレス情報、■
はバリッド番フラグ、ＤＡＴＡはデータ、ＣＯＭＰは丙
子信号、ＲＱｉＤは要求識別信号、ＥＲはエラー情報Ｄ
ＯＷはデータ送出予告信号、ＤＴｉＤはデータ識別信号
、８ＧＯはセグメント指定信号、ＴＯないしＴ−７はタ
イミングをそれぞれ示している。

チャネル中プロセッサＣＨＰＯないしＣＵＰ％のそれぞ
れは２τり四ツクで動作するものであり、中央処理装置
ＣＰＵ０ないしＣＰＵＩＩは１τりｐツクで動作してい
るものである。チャネル・プロセッサ用優先回路１は、
チャネル・プロセッサからのメモリ・アクセス要求を所
定の優先順付和したがって選択するものである。チャネ
ル・プロセッサＣＨＰＯないしＣＨＰｓからのアクセス
要求は、偶数クロック（２τに１回）の時しか発生しな
い。

チャネル・プロセッサ用優先回路１から出力される選択
チャネルプ四セッサ・アクセス要求５ＣＨＲＥＱは、偶
数クロックで優先回路２に送られる。優先回路２には、
選択チャネルプロセッサ働アクセス要求、中央処理装置
ＣＰＵ０ないしＣＰＵ５からのアクセス要求およびルー
プバック要求が入力される。優先回路２は、所定の優先
順位にしたがって、入力された要求の１個を選択する。

たｙし、ループバック要求ＬＢＲＥＱの優先順位は、他
に比べて高くされている。セレクタ３は、チャネル・プ
ロセッサ用優先回路１からの指令に従う【、チャネル・
プロセッサＣＨＰＯないしＣＨＰｓから送られて来るア
ドレス情報と制御情報との組の中から１組の情報を選択
する。セレクタ４は、優先回路２からの指令に従って、
セレクタから送られて来るアドレスおよび制御情報中央
処理袋＠ＣＰＵ０ないしＣＰＵＩＩから送られて来るア
ドレスおよび制御情報、ならびにループバック制御部９
から送られて来るアドレスおよび制御情報の中から、１
個のアドレスおよび制御情報を選択する。パイグラ・ｒ
ンは、優先回路２およびステージ２１ないし２７から構
成されている。優先口［２からの出力およびセレクタ４
からの出力は、バイグラインのステージ２１に入力され
る。ステージ２工ないし２７は、多段接続されたシフト
レジスタであって、選択されたアドレスや制御情報、お
よびバリッド・フラグＶが順次流れて、各ステージにお
け奏処理を行５．各ステージ２１ないし２７の内容は、
１クロツク毎に右ヘシフトされる。もし、バリッド・フ
ラグＶが「０」であれば、たとえアドレスや制御情報が
存在しても処理は何も行わない・１ｍｔ７０−（第１回
目のパイプライン処理のこと）でメモリ制御ユニットの
処理が終了しない場合には、ループバック制御部９にパ
イプラインのステージ２７又は主メモリ・ユニット制御
部ｌＯからの情報を取込み、ループバックするとどにル
ープバック要求ＬＢＲＥＱを発生し、高い優先順位の要
求としてループバック、シ、再びアドレスおよび制御情
報をパイプラインのステージ２１に入力してパイプライ
ンを使用する。パイプラインのステージ２７カラのルー
プバックは厘ぐにループバックするようになっており、
パイプラインの構成が８段、すなわち偶数段のため、プ
ライオリティを取った時のクロック（偶数り■ツクなら
偶数り鴛ツク、奇数り戸ツクなら奇数り田ツク）でルー
プバック要求のプライオリティを取るため、チャネル・
プロセッサＣＨＰＯないしＣＨＰｓの場合は、偶数クロ
ックでしかループバック要求は発生しない。

データ人力ポードアにはチャネル・プロセッサＣＨＰＯ
ないしＣＥＰｓから送られて来たデータがセット−され
、データ入カポ−）８には中央＃１１ｍ１装置ＣＰＵ０
ないしＣＰＵＩＩから送られて来たデータがセットされ
る。セレクタ５は、パイプラインのステージ２２から送
られて来た指令に従ってデータ入力ポードア、８の中か
ら１個のデータを選択する。セレクタ５によりて選択さ
れたデータは、データ・プール１２に格納される。デー
タ・プール制御部１１は、パイプラインのステージ２２
．２５から送られて来る指令に従ってデータ・プール１
２１に制御する。バッファ・メモリ１３は主メ毫りの写
しを保持するものであり、バッファ・アドレス・レジス
タ１６はバッファΦメモリ１３の中のアクセスすべき記
憶場所を示すものである。

データ・プールから読出されたデータは書込みデータ・
レジスタ１７を介してマージ回路１４に送られ、このマ
ージ回路１４によってバッファ・メモリ１３から送られ
て来るデータとマージされる。

！−ジ回路１４の出力はＥＣＣ回路１５に入力される。

ＥＣＣ回路１５は、ＥＣＣチェックおよびＥＣＣ−３−
ドの作成を行うものである。主メモリ・ユニット制御部
ｌＯは、ステージ２４からの指令に基づいて、ループバ
ック制御部９やセレクタ６ｔ−制御すると共に、主メモ
リに対してアドレス情報およびセグメント情報を送出す
るものである。

メモリ制御ユニットは、上述したようにバッファ・メモ
リ１３を有し【おり、アクセス要求の要求アドレスがバ
ッファ・メモリ１３に存在するか否かによってＪ６理の
動きが異なる。先ず、要求アドレスがバッファ・メモリ
１３に存在する場合について説明する。チャネル・プロ
セッサＣＨＰＯないしＣＨＰｓのアドレス要求又は中央
処理装置ｃＰＵＯないしｃｐｕｓからのアクセス要求は
優先回路２によって選択され、この選択されたアクセス
要求に従ってパイプライン処理が実行される。優先回路
２による選択はタイミングＴｏで行われるものとする。

選択されたアクセろ要求がストアであるとすると、タイ
ミングがＴＩ　Ｋなると、ステージ２１はバッファ・ア
ドレス・レジスタ１６ＫｌｌＥ求アドレスをセットし、
データの読出しを指令する。タイミングがＴ２　Ｋなる
と、ステージ２２はセレクタ５およびデータ・プール制
御部１１ｔＣ対して指令を与え、セレクタ５は指令に従
ってデータ入カポ−）？、８の中のデータを選択し、デ
ータ・プール制御部１１はセレクタ５によって選択され
たデータをデータ・プール１２に格納する。タイミング
がＴ４　Ｋなると、ステージ２４は主メモリ・ユニット
制御部１０に対して指令を与え、この指令を受取ると主
メモリ・ユニット制御部ｌＯはセレクタ６を制御し、バ
ッファ・メモリ１３から読出されたデータな読出データ
・レジスタ１８にセットする。タイミングＴ５になると
、ステージ２５はデータ・プール制御部１１に対して指
令を与え、データ番プール制御部１１はこの指令に従っ
てデータ・ブー／Ｉ／１２からデータを読出し、読出し
たデータを書込データ・レジスタ１７にセットする。

書込データ・レジスタ１７のデータと読出データ会レジ
スタ１８のデータはマージ回路１４に人力され、マージ
回路１４にょっ【マージされる。マージ回路１４の出力
はＥＣＣ回路１５に入力され、新しいＥＣＣコードが付
加され、ＥＣＣコードが付加されたデータがＥＣＣデー
タ・レジスタ１９を介してバッファ拳メモリ１３に再書
込みされる。

選択されたアクセス要求が７エツチ・アクセスである場
合には、バッファ辱メモリ１３からの読出しだけを行い
、所定のパイプラインのタイミングで、要求元へ制御情
報や読出データの送出を行う。

選択されたアクセス要求の要求アドレスがバッファ・メ
モ’７１３に存在しない場合には、下記のような処理が
行われる。タイミングがＴ４になると、ステージ２４は
主メモリゃユニット制御部１０に対して指令を与えると
共に、バリッド・フラグＶをＯＦＦにし、以後の処理を
無効にする。主メモリ・ユニット制御部１０は、指令に
従りて主メモリに対して要求アドレスおよびセグメント
番号などを送って主メモリにアクセスする。この結果、
要求アドレスを含むデータ・ブロックが主メモリから読
出されるまで主メモリ・ユニット制御部１０は、要求ア
ドレスを保持すると共に、主メモリへのアクセスをカク
ンタ（図示せず）によって制御して、主メモリからデー
タが送られて来るタイセングを検知して、そのタイミン
グに、ループバック制御部９を介してループバック要求
を発生し、高い優先順位のループバック要求とし【、再
びアドレスおよび制御情報をパイプラインのステージ２
１に入力して、パイプライン処理を行う、主メモリはチ
ャネル・プロセッサと同様に２・τクロックで動作して
いるため、主メモリへのアクセスや主メモリからのデー
タ転送もメモリ制御ユニットの偶数クロックと一致して
いる。このため、要求アドレスがバッファ・メモリに存
在しない場合におけるチャネル・プロセッサへのデータ
および制御情報の送出のためにループバックする要求の
プライオリティも偶数クロックの時に発生する。

選択されたアクセス要求がストアの場合には、選択され
た要求元の送出したストア・データはデータ・プール１
２に格納される。この点は、要求アドレスがバッファ・
メモリに存在する場命と同じである。ループバック要求
に関連するアドレスおよび制御情報は、タイミングがＴ
５になるとステージ２５に移される。主メモリから読出
された要求アドレスを含むデータープ四ツクは、タイ５
ングＴ５で主メモリから溪られ【来る。タイミングがＴ
４になると、ステージ２４は主メモリ・ユニット制御部
１０に対して指令を与え、主メモリ・ユニット制御部１
０はこの指令に従っ【セレクタ６を制御し、主メモリか
ら転送されて来るデータな読出データ・レジスタ１８に
セットする。タイミングＴ５　Ｋなると、ステージ２５
はデータ・プール制御部１１に対して指令を与え、デー
タ・プール制御部１１はこの指令に従ってデータ・プー
ル１２からデータを読出−、このデータを書込データ・
レジスタ１７にセットする。書込データ・レジスタ１７
のデータおよび読出データ・レジスタ１８のデータはマ
ージ回路１４に入力され、マージ回路１４によってマー
ジされる。マージされたデータはＥＣＣ回Ｗ＆１５に入
力され、新たなｎＣＣコードが付加され、新しいＥＣＣ
コードが付加されたデータがＥＣＣデータ・レジスタ１
９を介して再びバッファ・メモリ１３１Ｃ書込まれる。

選択されたアクセス要求が７エツチの場合には、主°メ
モリから転送されて来るデータは読出データ・レジスタ
１Ｂにセットされ、マージ回路１４をスルーで通り、Ｘ
ＣＣ回路１５およびＥＣＣデーターレジスタ１９を介し
てバッファ・メモリ１３に格納される。また、主メモリ
から転送されて来たデータは、制御情報と共に要求元へ
送られる。

パイプラインの最終段からループバックするループバッ
ク要求には、次にアクセスされるであろうデータ・ブロ
ックをバッファ・メモリに先取りし【お（ために発生す
るプリフェッチや、要求アドレスがバッファ・メモリに
存在しないと鎗の１ｓｔ７’＊−のストアにエラーが検
出されたと＃に発生するエラーループバックストアなど
がある。

プリ７エツチの場合には、パイプラインを流れた１ｓｔ
７０−のアクセス要求のステージ２７の情報をみて、プ
リフェッチすべ館条件が々−プバツク制御部９で検出さ
れると、ループバック制御部９ハ、Ｉ［＜”にプリ７エ
ツチのループバック要求を発生し、例えば、バッファ・
メモリのブロック単位が６４バイトとすれば、アドレス
はステージ２７から敗込んだ゛アドレスに＋６４バイト
して、バッファ・メモリの次のエンドリープ四ツクを示
すアドレスにし【、再びパイプラインのステージ２１に
アドレスおよび制御情報を入力し【）くイブライン処理
を行う。

バッファ・メモリにおいて、アクセス中和あるクロック
に対する後続アクセス要求がそのブロックを参照すると
、リプレース予定のブロックへのアクセスとか書込み途
中のクロックに対する読出しなどで矛盾を防止するため
、バッファ・メモリへのアクセス要求は、アミセスの最
初で使用するブロックをリザーブし、アクセスの最後で
それをリリースするようにフラグを使って制御している
。

ｘ５ｔ−ループバックストアの場合には、要求アドレス
がバッファ・メモリに存在しないとどの１ｓｔ７０−の
ストアにエラーが検出されると、通常の後続動作である
主メモリへのアクセスは、行われず、よってリザーブし
たフラグのリリースが１行われないため、アクセスの最
初でリザーブしたフラグがセットされたままとなって以
後、そのブロックに対するアクセス要求はずっと禁止さ
れてしまう。

従って、ループバック制御［１９は、要求アドレｘがパ
シ７ア・メモリ忙存在しないととの１　ｓｔフローのス
トアでエラーを検出すると、置ぐにエラーループバック
ストアのループバック要求を発生し、ステージ２７から
のアドレスや制御情報を再びパイプラインのステージ２
１に人力して、パイプラインを使用することでリザーブ
したフラグをリリースするループバック処理を行う。

（６）発明の効果 以上の説明から明らかなように、本発明によれば、ｌτ
クロックのアクセス発生装置のアクセス要求か、或は２
τクロツクのアクセス発生装置からのアクセス要求かを
意識することなく、アクセス処理装置はパイプツイン処
理を行い得るため１、ハードウェア構成を簡単化するこ
とが出来ａ０仮りに、パイプラインが奇数段の構成であ
るとすると５ｌｓｔ７０−の偶数クロックでプライオリ
ティを取ったアクセス要求がループバックしたときに奇
数クロックでプライオリティを取る場合が想定され、パ
イプラインの決ったタイミングで制御情報やデータの一
様な転送制御をすると、チャネル・プロセッサにとって
は１τずれた転送状態となるので、チャネｙ−プロセッ
サの２τクロツクに合わせるための調整回路が必要とな
る。ところが、本発明のようにパイプラインを偶数段で
構成すれば、ループバックのとき必ず偶数サイクルのク
ロックでプライオリティを取り【パイプライン処理を実
行できるため、チャネル・プロセッサへの情報やデータ
の送出を、１ｓｔフローであるか、或はループバックし
たフ四−であるかに関係なり、ハイプラインの決ったタ
イミングで一様な転送制御を行うことが出来る。

【図面の簡単な説明】

図は本発明によるメモリ制御ユニットの１実施例のブロ
ックである。 １・・・チャネル・プロセッサ用優先回路、２・・・優
先回路、３ないし６・・・セレクタ、７と８・・・デー
タ人力ボート、９・・・ループバック制御部、１０・・
・主メ毎り・ユニット制御部、１１・・・データ・プー
ル制御部、１２・・・データ・プール、１３・・・バッ
ファ・メそり、１４・・・マージ回路、１５・・・ＥＣ
Ｃ（エラー検出訂正及びＥＣＣコート°作成）回路、１
６・・・バッファ・アドレス・レジスタ、１７・・・書
込データ・レジスタ、１８・・・読出データ・レジスタ
、１９・・・ＥＣＣデータ・レジスタ、２０・・・デー
タ出力レジスタ、２１な〜）し２７・・・パイプライン
の各ステージ、２８・・・データ出力レジスタ。 特許出願人　富士通株式会社 代理人弁理士　京　谷　四　部

Claims (1)

【特許請求の範囲】
1. ２τクロツクで動作する複数のアクセス発生装置からの
   アクセス要求を選択する第１の優先回路と、上記２τク
   ロツクで動作するアクセス発生装置から送られて来るア
   ドレスおよび制御情報を上記第１の優先回路からの指令
   に基づいて選択する第１の選択回路と、偶数段のステー
   ジを有すると共ＫＩＴりＵツク毎にその内容がシフトさ
   れるパイプラインと、該パイプラインを複数回使用する
   ためのループバック機構と、上記パイプラインの先頭の
   ステージを構成すると共に上記第１の優先回路から出力
   されるアクセス要求と１τりａツク、で動作する複数の
   アクセス発生装置からのアクセス要求と上記ループバッ
   ク機構からのループバック要求が入力される第２の優先
   回路と、上記第１の選択回路から出力されるアドレスお
   よび制御情報と１τクロツクで動作するアドレス発生装
   置からのアドレスおよび制御情報と上記ループバック機
   構からのアドレスおよび制御情報とが入力されると共に
   上記第２の優先回路からの指令に基づき１個のアドレス
   および制御情報を出力する第２の選択回路とを具備し、
   且つ、上記第２の優先回路の出力および第２′の選択回
   路の出力に基づいてパイプライン処理が実行されるよう
   に構成されたことを特徴とするパイプライン処理方式の
   アクセス処理装置。