JPH05204741A - データ処理装置及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はデータ処理装置に関し、先出しされ
たアドレス情報をデータが入力するまで保持し、該パイ
プライン段数や，バスサイクル数，内部例外，ＴＬＢエ
ントリー要求，バス権解放等の条件に基づいてアドレス
パイプラインバスの制御をし、当該バスのデータロード
制御の簡略化を図ることを目的とする。 【構成】 メモリアクセスに係り先出しされたアドレス
Ａ０〜Ａｎを転送するアドレス転送手段１２を有するデ
ータ処理装置において、前記先出しされたアドレスＡ０
〜Ａｎとメモリアクセスに係るデータＤ０〜Ｄｎとの対
応制御をするアドレス／データ制御手段１１が設けら
れ、前記アドレス／データ制御手段１１が、少なくと
も、アドレス情報とパイプライン情報とに基づいてパイ
プライン制御条件を決定する条件決定手段11Ａと、前記
パイプライン制御条件やパイプライン選択条件に基づい
てパイプライン段数を選択する段数選択手段11Ｂと、前
記パイプライン段数に基づいてデータＤ０〜Ｄｎの有効
位置を検出する有効データ検出手段11Ｃから成ることを
含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目 次〕 産業上の利用分野 従来の技術（図18〜23） 発明が解決しようとする課題（図24〜26） 課題を解決するための手段（図１） 作用 実施例 （１）第１の実施例の説明（図２〜12） （２）第２の実施例の説明（図13） （３）第３の実施例の説明（図14） （４）第４の実施例の説明（図15） （５）第５の実施例の説明（図16） （６）第６の実施例の説明（図17） 発明の効果

【０００２】

【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に関するものであり、更に詳しく言えば、
アドレス先出し（以下アドレスパイプラインという）バ
スを有するメモリアクセス装置及びそのロード方法に関
するものである。

【０００３】近年、データ処理システムの機能の高性能
化の要求に伴い、マイクロプロセッサ等のメモリアクセ
ス装置の動作周波数の高速化が要求されている。例え
ば、外部メモリにスタティックＲＡＭ（以下ＳＲＡＭと
いう）が用いられたメモリアクセス装置であれば、その
動作周波数を満足する。

【０００４】しかし、ＳＲＡＭは高価であり、コストパ
ーマンスに欠け、主記憶装置としては不適当である。従
って、ＳＲＡＭはキャッシュメモリやローカルメモリ等
の少容量のメモリに使用される。そこで、主記憶装置と
して、ダイナミックＲＡＭ（以下ＤＲＡＭという）を使
用したデータ処理装置が開発されている。

【０００５】これによれば、アドレスパイプラインバス
を有するデータ処理装置において、主記憶装置を４つの
バンクに分けて制御をすることにより、そのアクセスタ
イムの高速化が図られている。

【０００６】このため、当該データ処理装置が「アドレ
スだけを出力しているサイクル」，「メモリからの応答
信号となるデータコンプリート信号によるアドレス切換
えとリードデータの入力処理をしているサイクル」及び
「リードデータの入力処理のみを行っているサイクル」
が混在した場合やデータバス幅とデータサイズが異なっ
ていた場合に、出力アドレスとロードデータとの対応を
取ることが困難となる。

【０００７】そこで、先出しをしたアドレス情報をデー
タが入力するまで保持し、該パイプライン段数や，バス
サイクル数，内部例外，ＴＬＢエントリー要求，バス権
解放等の条件に基づいてアドレスパイプラインバスの制
御をし、当該バスのデータロード制御の簡略化を図るこ
とができる装置及びその方法が望まれている。

【０００８】

【従来の技術】図18〜26は、従来例に係る説明図であ
る。また、図18は、従来例に係るアドレスパイプライン
方式のデータ処理装置の説明図である。

【０００９】例えば、ＤＲＡＭを使用しインターリーブ
方式を採るメモリアクセスシステムは、図18において、
アドレス先出しバス（以下パイプラインバスという）３
やデータバス４に接続されたメモリアクセス装置１及び
主記憶装置２から成る。

【００１０】当該システムの特徴は、ＳＲＡＭよりも動
作周波数が遅いＤＲＡＭを主記憶装置２に使用し、それ
らを４つのバンクＢANK0〜ＢANK3を分けして、そのメモ
リアクセスをし、見かけ上、書込み／読出し動作速度を
上げるものである。

【００１１】図19は、従来例に係るデータ処理装置の動
作タイムチャートであり、例えば、４つのアドレスを先
出しするアドレスパイプラインモードの場合、主記憶装
置２のバンクＢANK0には、アドレスｎ，ｎ＋４，ｎ＋
８，ｎ＋12…がラッチされる。

【００１２】また、同様に、バンクＢANK1にはアドレス
ｎ＋１，ｎ＋５，ｎ＋９，ｎ＋13…がラッチされ、ＢAN
K2には、アドレスｎ＋２，ｎ＋６，ｎ＋10，ｎ＋14…が
ラッチされ、ＢANK3には、アドレスｎ＋３，ｎ＋７，ｎ
＋11，ｎ＋15…がラッチされる。

【００１３】これにより、主記憶装置２からメモリアク
セス装置１にアサートされるべき、データコンプリート
信号（ＤＣ＃信号）が見かけ上、基準クロックＣLKの連
続サイクルと同速度の信号として認識され、そのメモリ
アクセスが連続しているように見える。

【００１４】また、図20は、従来例に係るパイプライン
＝１（アドレス１つ先出し）リードサイクル（ウエイト
無）のタイムチャートであり、例えば、主記憶装置２か
らメモリアクセス装置１にデータＤ０〜Ｄ63をロード(
読み出す）する場合、アドレス先出し「１」のデータロ
ードタイミングを示している。

【００１５】図20において、まず、アドレスパイプライ
ンバス（以下単にパイプラインバスという）３では実行
しているバスサイクルの完了を待たずに、アドレスＡ０
〜Ａ31に係るアドレス情報ａ１に続くａ２の１つを先出
する。この際に、アドレスａ１の出力に基づいてそれを
確定するバススタート信号ＢＳ＃がメモリアクセス装置
１から主記憶装置２に出力され、その後、データストロ
ーブ信号ＤＳ＃が主記憶装置２に出力される。

【００１６】これにより、メモリアクセス装置１から主
記憶装置２に出力される書込み信号Ｒ／Ｗ＃，アドレス
有効信号ＡＶ＃及びパイプラインイネーブル信号ＰEN＃
に基づいてデータＤ０〜Ｄ63に係るロードデータｄ１，
ｄ２…ｄ６がロードされる。この際に、主記憶装置２か
らメモリアクセス装置１にデータｄ１に対するＤＣ＃信
号，データｄ２〜Ｄ６に対するＤＣ＃信号が出力され
る。

【００１７】なお、図21は、従来例に係るパイプライン
＝２（アドレス２つ先出し）リードサイクル（ウエイト
無）のタイムチャートであり、例えば、主記憶装置２か
らメモリアクセス装置１にデータＤ０〜Ｄ63をロードす
る場合、そのアドレス先出しが「２」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスＡ０〜Ａ31に係るアドレス情報ａ
１に続くａ２，ａ３の２つを先出する。

【００１８】また、図22は、従来例に係るパイプライン
＝４（アドレス４つ先出し）リードサイクル（ウエイト
無）のタイムチャートであり、例えば、主記憶装置２か
らメモリアクセス装置１にデータＤ０〜Ｄ63をロードす
る場合、そのアドレス先出しが「４」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスＡ０〜Ａ31に係るアドレス情報ａ
１に続くａ２，ａ３，ａ４，ａ５の４つを先出する。

【００１９】さらに、図23は、従来例に係るパイプライ
ン＝４（アドレス４つ先出し）リードサイクル（１ウエ
イト）のタイムチャートであり、例えば、主記憶装置２
からメモリアクセス装置１にデータＤ０〜Ｄ63をロード
( 読み出す）する場合、アドレス先出し「４」のデータ
ロードタイミングを示している。ここでは、バスサイク
ルの完了を待たずに、アドレスＡ０〜Ａ31に係るアドレ
ス情報ａ１に続くａ２，ａ３，ａ４の４つを先出する。

【００２０】

【発明が解決しようとする課題】ところで、従来例のパ
イプラインバス３を有するデータ処理装置によれば、主
記憶装置２を４つのバンクＢANK0〜ＢANK3に分けて制御
をすることにより、そのアクセスタイムの高速化が図ら
れている。しかし、当該データ処理装置が次のような状
態を有することから下記のような問題を生ずる。

【００２１】 図20〜24のアドレス先出し「１」，
「２」，「４」のデータロードタイミングに示すよう
に、パイプラインバス３では実行しているバスサイクル
の完了を待たずに、アドレスＡ０〜Ａ31の先出しを行う
ので、「アドレスＡ０〜Ａ31だけを出力しているサイク
ル」が存在する。

【００２２】 また、アドレスＡ０〜Ａ31の先出し処
理の出力後には、メモリ側からの応答信号（ＤＣ＃信
号）がアサートしない限り、アドレスＡ０〜Ａ31を更新
しない。また、リードデータも受け取らないという「Ｄ
Ｃ＃信号によるアドレス切換えとリードデータの入力処
理をしているサイクル」が存在する。

【００２３】ここで、アドレスＡ０〜Ａ31を更新しない
理由は１つのバンクアクセスに対して、前のアドレスＡ
０〜Ａ31に対するデータ処理が終了しない限り，すなわ
ち、前バスサイクルのロードデータＤ０〜Ｄ63に対する
ＤＣ＃信号がアサートされない限り、アドレスＡ０〜Ａ
31の更新が許可されないからである。

【００２４】 さらに、ロードデータＤ０〜Ｄ63に係
るアドレスＡ０〜Ａ31を出力した後は、先出し分のアド
レスＡ０〜Ａ31に対応するロードデータＤ０〜Ｄ63を受
け取る「リードデータの入力処理のみを行っているサイ
クル」が存在する。

【００２５】〔１〕第１の問題点 従って、パイプラインバス３では読み出すべきロードデ
ータＤ０〜Ｄ63がメモリアクセス装置１に入力されたと
きには、該データＤ０〜Ｄ63に対するアドレス情報が先
出しされているために、それが既に無くなっている。こ
のことで、データＤ０〜Ｄ63が入力されるまで、そのア
ドレス情報を保持し置く必要がある。しかし、次のよう
な問題がある。

【００２６】例えば、主記憶装置２が６４ビットデータ
バス幅を有していた場合であって、６４ビットのデータ
をロードする場合には、「データバス幅＝データサイ
ズ」となることから支障はなく、メモリアクセス装置１
において、データバス４から入力された全データＤを有
効して取り扱える（図24（ｄ）参照）。

【００２７】しかし、図24（ａ）〜（ｃ）に示すよう
に、６４ビットデータバス幅をもっている３２ビットの
データＤ０〜Ｄ31をロードする場合には、すなわち、
「データバス幅≠データサイズ」のような場合には、６
４ビットのデータバス４でロードされたデータＤ０〜Ｄ
63の内、どのデータＤ０〜Ｄ31が有効なのか否かを、先
出しされたアドレス情報のデータＤ０〜Ｄ31がロードさ
れるまで、それ保持して置かなければならない。

【００２８】また、３２ビットのデータＤ０〜Ｄ31を取
り扱う場合であって、それが６４ビット上にアラインし
て連続して置かれている場合には、６４ビットデータバ
ス全てが有効データＤ０〜Ｄ31となる。従って、アドレ
ス生成情報も有効判断の要因としなければならない。

【００２９】〔２〕第２の問題点 次に問題となるのは、アドレス先出し分の情報を保持す
る上で、パイプラインバス３の段数（アドレス先出し
数）によって、その制御が決まらない点である。例え
ば、何らの内部要因により、パイプラインバス３の段数
分だけ、アドレスＡ０〜Ａ31を出力せずに、アドレスＡ
０〜Ａ31を出力途中で中断してデータＤ０〜Ｄ63だけの
サイクルに遷移して、該アドレスＡ０〜Ａ31とデータと
を処理するサイクルを飛び越す場合がある。

【００３０】かかる要因については、下記の通りであ
る。 ロードすべきデータ数がアドレスパイプライン段数
よりも少ない場合である。例えば、パイプライン＝１，
２，４の全てをサポートするメモリアクセス装置１にお
いて、どのパイプラインを使用するか否かは、外部メモ
リのバンク構成やアドレス生成の方式及びデータサイズ
により決定される。

【００３１】すなわち、図25のパイプライン＝４のとき
にアクセスすべきデータｄ１，ｄ２が２つしかない場合
のタイミングに示すように、パイプライン＝４のバスサ
イクルが選択されても、ロードすべきデータが４つ以下
の場合等には、アドレスＡ０〜Ａ31先出しサイクルを終
了してデータＤ０〜Ｄ63を処理するだけのサイクルに遷
移することとなる。

【００３２】従って、パイプライン＝４に遷移しても、
アドレスＡ０〜Ａ31とデータＤ０〜Ｄ63との関係は２個
先出しに留まる。 次に内部例外が発生した場合である。

【００３３】例えば、アドレスパイプライン処理を行う
メモリアクセス装置１がメモリアクセスと並行して内部
で浮動小数点等の演算処理を行うような場合であって、
もしその演算途中でオーバーフローや無効演算等の内部
例外が発生した場合には、それがアドレス先出し中であ
っても、即座に、アドレスＡ０〜Ａ31の出力を中断し
て、アドレス先出しに対するデータ処理をしてバスサイ
クルを終了しなければならない。

【００３４】もしも、バスサイクルを即座に終了しない
と、例外が発生してしたままバスアクセスを継続してし
まうこととなり、その場合には、例外発生通知がそれだ
け遅れてしまう。これによりエラーリカバリー処理が遅
れて、当該システムの信頼性が低下をすることとなる。

【００３５】 また、ＴＬＢ（テーブルルックアバッ
ファ）エントリー要求が発生した場合である。例えば、
アドレス変換をサポートするメモリアクセス装置１で
は、その内部にＴＬＢをもち、アドレス変換情報をエン
トリーしなければならない。これに対しては、パイプラ
インバス４中に、ＴＬＢミスが発生すると、発生すべき
アドレスＡ０〜Ａ31がもう既に存在しないので、直ち
に、アドレス先出しを中断してデータＤ０〜Ｄ63だけの
処理を行いバスサイクルを終了してＴＬＢエントリーサ
イクルに遷移しなければならない。

【００３６】〔３〕第３の問題点 次に問題となるのは、外部からの要因により、アドレス
先出し中で、そのアドレス出力を中断してデータだけの
処理をしなければならない場合がある。かかる場合に、
アドレス先出し数とそれ以降のデータ処理の個数とが一
致しない場合がある。具体的には、図26に示すようにア
ドレス先出し中のＤＣ＃信号を検出するサイクルでバス
権解放信号ＢＲＬ＃（Ｂus Ｒelease；以下ＢＲＬ＃信
号という）がアサートされた場合に該当する。

【００３７】これは、アドレスＡ０〜Ａ31先出しサイク
ルでは先出しできるアドレスＡ０〜Ａ31を出力して置
き、その後、残りのバンクからのＤＣ＃信号がアサート
されるのを待って、アドレスＡ０〜Ａ31を更新して行く
ものである。

【００３８】例えば、パイプライン＝４の場合は、アド
レスＡ０〜Ａ31を４つ先出した時点で、ＤＣ＃信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのＤＣ＃信号により、出力アドレスＡ０〜Ａ31
を更新して行く（図23，25参照）。なお、アドレス先出
しサイクル中に、ＤＣ＃信号を検出する方法もある。

【００３９】例えば、メモリアクセス装置１が主記憶装
置２をアクセスする場合に、バス権を獲得してから行う
が、他のバスマスタからのＢＲＬ＃信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。

【００４０】かかる場合に、ＢＲＬ＃信号の受付は、誤
動作を防ぐために、主記憶装置２からの応答信号である
ＤＣ＃信号のアサート時のみを受付ようとすると、ＢＲ
Ｌ＃信号を受付た場合には、即座にアドレス出力を中断
して、データＤ０〜Ｄ63だけのアクセスに遷移し、その
データ処理が終了次第，即座に、バス権を解放しなけれ
ばならない。

【００４１】すなわち、ＤＣ＃信号を検出するサイクル
は図23に示すように、アドレスＡ０〜Ａ31のみを出力す
るサイクルにもあり、そのサイクルでもＢＲＬ＃信号を
受け付けなければならない。

【００４２】従って、このサイクルでＤＣ＃信号と共に
ＢＲＬ＃信号を受け付けると、図26のようなタイミング
となり、残りのＤＣ＃信号を受け付けてからデータＤ０
〜Ｄ63だけの処理をする個数とアドレスＡ０〜Ａ31先出
し分の数とが異なる場合が生じる。

【００４３】なお、図26において、アドレスＡ０〜Ａ31
先出しは「４」であり、アドレスＡ０〜Ａ31を「４」先
出ししているが、データだけのサイクルが「３」しかな
い。これにより、パイプラインバス３における有効なロ
ードデータを決める上で困難となり、バスの正常動作の
妨げとなる。また、パイプラインバス３のデータロード
制御が複雑化を招くという問題がある。

【００４４】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、先出しをしたアドレス情報をデー
タが入力するまで保持し、該パイプライン段数や，バス
サイクル数，内部例外，ＴＬＢエントリー要求，バス権
解放に基づいてパイプラインバスの制御をし、当該バス
のロード制御の簡略化を図ることが可能となるデータ処
理装置及びデータ処理方法の提供を目的とする。

【００４５】

【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明に係るデータ処理装置及びデータ処理方法の原理
図をそれぞれ示している。

【００４６】本発明のデータ処理装置は図１（ａ）に示
すように、メモリアクセスに係り先出しされたアドレス
Ａ０〜Ａｎを転送するアドレス転送手段１２を有するデ
ータ処理装置において、前記先出しされたアドレスＡ０
〜Ａｎとメモリアクセスに係るデータＤ０〜Ｄｎとの対
応制御をするアドレス／データ制御手段１１が設けられ
ることを特徴とする。

【００４７】なお、前記データ処理装置において、前記
アドレス／データ制御手段１１が、図１（ｂ）に示すよ
うに、少なくとも、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件を決定する条件決定手
段11Ａと、前記パイプライン制御条件やパイプライン選
択条件に基づいてパイプライン段数を選択する段数選択
手段11Ｂと、前記パイプライン段数に基づいてデータＤ
０〜Ｄｎの有効位置を検出する有効データ検出手段11Ｃ
から成ることを特徴とする。

【００４８】また、前記データ処理装置において、前記
データＤ０〜Ｄｎを格納する記憶手段１３が設けられ、
前記アドレス転送手段１２のデータバス幅が該データＤ
０〜Ｄｎのデータサイズと異なる場合に、前記記憶手段
１３が上位，下位ビットに分けて制御されることを特徴
とする。

【００４９】さらに、本発明のデータ処理方法はメモリ
アクセスに係り先出しされたアドレスＡ０〜Ａｎを転送
するアドレスパイプライン処理をするデータ処理方法に
おいて、前記先出しされたアドレスＡ０〜Ａｎとメモリ
アクセスに係るデータＤ０〜Ｄｎとの対応制御処理をす
ることを特徴とする。

【００５０】なお、前記データ処理方法において、前記
対応制御処理は、少なくとも、アドレス情報とパイプラ
イン情報とに基づいてパイプライン制御条件の決定処理
をし、前記パイプライン制御条件やパイプラインモード
に基づいてパイプライン段数の選択処理をし、前記パイ
プライン段数に基づいてデータＤ０〜Ｄｎの有効位置の
判断処理をすることを特徴とする。

【００５１】また、前記データ処理方法において、前記
対応制御処理は、当該アドレスパイプライン処理を解除
するリセット処理に基づいて行うことを特徴とし、上記
目的を達成する。

【００５２】

【作 用】本発明のデータ処理装置によれば、図１
（ａ）に示すように、先出しされたアドレスＡ０〜Ａｎ
とメモリアクセスに係るデータＤ０〜Ｄｎとの対応制御
をするアドレス／データ制御手段１１が設けられる。

【００５３】例えば、アドレス転送手段１２のデータバ
ス幅が該データＤ０〜Ｄｎのデータサイズと異なる場合
であって、主記憶装置１５のデータＤ０〜Ｄｎの読出し
動作（メモリアクセス）に係り先出しされたアドレスＡ
０〜Ａｎがアドレス転送手段１２を介して該記憶装置１
５に転送される。

【００５４】この際に、図１（ｂ）に示すように、アド
レス／データ制御手段１１の条件決定手段11Ａにより先
出しされたアドレスＡ０〜Ａｎと同タイミングのアドレ
ス情報や内部例外，ＴＬＢエントリー要求，バス権解放
等のパイプライン情報に基づいてパイプライン制御条件
が決定され、該パイプライン制御条件とパイプライン選
択条件とに基づいてパイプライン段数が段数選択手段11
Ｂにより選択される。

【００５５】また、該パイプライン段数に基づいてデー
タＤ０〜Ｄｎの有効位置が有効データ検出手段11Ｃによ
り検出される。これにより、当該データ処理装置の記憶
手段１３を上位，下位ビットに分けて制御をすることに
より、主記憶装置１５から読み出されたデータ（以下ロ
ードデータという）Ｄ０〜Ｄｎが記憶手段１３に格納さ
れる。

【００５６】このため、従来例のように「アドレスだけ
を出力しているサイクル」，「ＤＣ＃信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、出力
アドレスＡ０〜ＡｎとロードデータＤ０〜Ｄｎとの対応
を取ることが可能となる。

【００５７】これにより、アドレス転送手段１２におけ
る有効なロードデータＤ０〜Ｄｎを簡単に判断すること
ができ、バスの正常動作を確保すること，及び、該転送
手段１２のロード制御の簡略化を図ることが可能とな
る。

【００５８】さらに、本発明のデータ処理方法によれ
ば、リセット処理に基づいて先出しされたアドレスＡ０
〜Ａｎとメモリアクセスに係るデータＤ０〜Ｄｎとの対
応制御処理をしている。

【００５９】例えば、メモリアクセスに係り先出しされ
たアドレスＡ０〜Ａｎを転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータＤ０〜Ｄｎの有効位置が判断される。

【００６０】このため、データ転送手段１２を介して読
み出すべきロードデータＤ０〜Ｄｎが当該データ処理装
置に入力されるまで、該データＤ０〜Ｄｎに対するアド
レス情報が先出しされても、データＤ０〜Ｄｎが入力さ
れるまで、アドレス／データ制御手段１１において、そ
のアドレス情報を保持し置くことが可能となる。

【００６１】例えば、主記憶装置１５が６４ビットデー
タバス幅を有していた場合であって、３２ビットのデー
タＤ０〜Ｄ31をロードする場合，すなわち、「データバ
ス幅≠データサイズ」のような場合にも、６４ビットの
データバス４でロードされたデータＤ０〜Ｄ63の内、ど
のデータＤ０〜Ｄ31が有効か否かを、先出しされたアド
レス情報のデータＤ０〜Ｄ31がロードされるまで、アド
レス／データ制御手段１１において、それ保持して置く
ことが可能となる。

【００６２】また、３２ビットのデータＤ０〜Ｄ31を取
り扱う場合であって、それが６４ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をアドレス／データ制御手段１１の有効データ検出手段
11Ｃにおいて実行し、それ保持して置くことが可能とな
る。

【００６３】さらに、アドレス先出し分の情報を保持す
る場合でも、従来例に比べて、データ転送手段１２の段
数（アドレス先出し数）によってその制御を簡単に決め
ることが可能となる。すなわち、何らの内部要因によ
り、データ転送手段１２の段数分だけ、アドレスＡ０〜
Ａ31を出力せずに、アドレスＡ０〜Ａ31を出力途中で中
断した場合であっても、データＤ０〜Ｄ63だけのサイク
ルに遷移しても、該アドレスＡ０〜Ａ31とデータとを処
理するサイクルを飛び越すことが無くなる。

【００６４】また、外部からの要因により、アドレス先
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。

【００６５】すなわち、アドレス先出し中のメモリから
の応答信号となるＤＣ＃信号（データコンプリート信
号）を検出するサイクルでバス権を解放するＢＲＬ＃信
号がアサートされた場合であっても、アドレス先出しサ
イクルでは先出しできるアドレスＡ０〜Ａ31を出力して
置き、その後、残りのバンクからのＤＣ＃信号がアサー
トされるのを待って、アドレスＡ０〜Ａ31を更新して行
くことができる。

【００６６】例えば、パイプライン＝４の場合は、アド
レスＡ０〜Ａ31を４つ先出した時点で、ＤＣ＃信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのＤＣ＃信号により、出力アドレスＡ０〜Ａ31
を更新して行く。

【００６７】すなわち、当該データ処理装置が主記憶装
置１５をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのＢＲＬ＃信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。

【００６８】かかる場合にも、当該サイクルでＤＣ＃信
号と共にＢＲＬ＃信号を受け付けた場合に、残りのＤＣ
＃信号を受け付けてからデータＤ０〜Ｄ63だけの処理を
する個数とアドレスＡ０〜Ａ31先出し分の数とを一致さ
せることが可能となる。

【００６９】これにより、データ転送手段１２における
有効なロードデータを容易に決めることが可能となり、
バスの正常動作を確保すること、及び、データ転送手段
１２のデータロード制御の簡略化を図ることが可能とな
る。

【００７０】

【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図２〜17は、本発明の各実施例に係
るデータ処理装置及びデータ処理方法を説明する図をそ
れぞれ示している。

【００７１】（１）第１の実施例の説明 図２は、本発明の各実施例に係るメモリアクセス装置の
説明図であり、図３〜11はその補足説明図を示してい
る。例えば、図１に示すような主記憶装置１５に接続さ
れ、そのメモリアクセスをするデータ処理装置の一例と
なるメモリアクセス装置は、図２において、命令制御部
２１，アドレス生成部２２，タイミングシーケンサ２
３，ロードデータ制御部２４，入力ラッチ部２５，デー
タセレクタ部２６，ロードパイプ部２７及びレジスタ２
８から成る。

【００７２】なお、当該メモリアクセス装置は、ＳＩＭ
Ｄ（単一命令／複数データストリーム）アーキテクチャ
を持つベクトルプロセッサであり、図１において、アド
レス転送手段１２の一例となるアドレス先出しバス（以
下単に、パイプライバスという）をサポートするもので
ある。なお、該装置は主記憶装置１５からロードしたデ
ータＤ０〜Ｄｎをロードパイプ部２７を介してレジスタ
２８に格納するものである。

【００７３】例えば、命令制御部２１は与えられた命令
をデコードして、それがデータＤ０〜Ｄｎを主記憶装置
１５から読み出すロード命令の場合に、アドレス生成部
２２等を起動したり、また、内部例外事象を受けて該生
成部２２に例外事象が発生したことを通知するものであ
る。

【００７４】アドレス生成部２２は、レジスタ２８にロ
ードするデータＤ０〜Ｄｎに係るアドレスＡ０〜Ａｎを
生成するものである。なお、該生成部２２は現在出力し
ているアドレス情報ａ１，ａ２…等をロードデータ制御
部２４に通知をする。

【００７５】タイミングシーケンサ２３はパイプライン
バス等のクロック周期に係るステート（状態）を決定す
るものであり、ロードデータ制御部２４へそのステート
信号Ｔ１，Ｔ２，Ｐ４，Ｐ4B1 ，Ｐ4B2 …等を出力する
ものである。

【００７６】ロードデータ制御部２４はアドレス／デー
タ制御手段１１の一各実施例であり、先出しされたアド
レスＡ０〜Ａｎとメモリアクセスに係るデータＤ０〜Ｄ
ｎとの対応制御をするものである。例えば、ロードデー
タ制御部２４はパイプラインバス等から入力されたロー
ドデータ（読出しデータ）のうち、有効データを検出す
るものである。なお、当該ロードデータ制御部２４は本
発明の主要部を構成する部分であり、その内部構成につ
いては、図４〜11において順次詳述する。

【００７７】入力ラッチ部２５はロードデータ（以下単
にデータともいう）を入力ラッチして、それをデータセ
レクタ部２６に転送するものである。データセレクタ部
２６は有効データを作成する部分であり、例えば、６４
ビットのデータＤ０〜Ｄ63を転送するデータバス幅が該
データＤ０〜Ｄｎのデータサイズと異なる３２ビットの
場合に、それを上位ビットのデータＤ32〜Ｄ64と下位ビ
ットのデータＤ０〜Ｄ31とに分けるものである。

【００７８】なお、データセレクタ部２６はロードデー
タ制御部２４から出力される上，下位アサート信号に基
づいてデータＤ０〜Ｄｎを分割する２つのデータ選択部
（以下２−１ＳＥＬという）から成る。ロードパイプ部
２７はロードデータＤ０〜Ｄｎの出力タイミングをとっ
てレジスタ２８にそれを転送するものである。

【００７９】レジスタ２８は記憶手段１３の一各実施例
であり、データＤ０〜Ｄｎを格納するものである。な
お、レジスタ２８はロードデータＤ０〜Ｄｎを転送する
バンクセレクタバス28Ｄのデータバス幅が該データＤ０
〜Ｄｎのデータサイズと異なる場合に、上位，下位ビッ
トに分けて制御される。

【００８０】例えば、レジスタ２８は図３に示すように
４バンク（ＢANK0〜ＢANK3）６４ビット（上，下位３２
ビット）構成にする。図３において、当該レジスタ２８
はバンクセレクタバス28Ｄに接続されたレジスタ群ＲG
m，ＲGm₊₁，シフトレジスタ28Ａ，加算器28Ｂ，28Ｃ等
から成り、１つのレジスタサイズは最大データ長と同じ
データ幅である。

【００８１】なお、当該レジスタ２８の機能は、レジス
タアドレス（以下ＲＧアドレスいう）がシフトレジスタ
28Ａに指定されると、該シフトレジスタ28Ａから上位側
レジスタ群ＲGmに上位側イネーブ信号WE１が出力され、
下位側レジスタ群ＲGmに下位側イネーブ信号WE２が出力
される。

【００８２】これにより、ロードデータがレジスタ群Ｒ
Gmから次のレジスタ群ＲGm₊₁に順次シフトされる。この
際に、次のレジスタ群ＲGm₊₁のＲＧアドレスが加算器28
Ｂ，28Ｃ等によりインクリメントされ、そのデータが書
込み／読出し制御される。

【００８３】例えば、６４ビットデータをライトする場
合には、そのデータが上位ビットから順次ライトされ
る。また、４バンクＢANK0〜ＢANK3分のデータをレジス
タ群ＲGmにライトされると、次のレジスタ群ＲGm₊₁に遷
移する。ここで、３２ビットならば６４ビットの上位側
のみを順次ライトし、次にアドレスを加算器28Ｂにより
＋１インクリメントして同じレジスタの６４ビットの下
位側にライトして行く。なお、６４ビットの場合には加
算器28によりＲＧアドレスを＋２インクリメントする。

【００８４】この書込み制御はレジスタ２８により行わ
れ、ＲＧアドレスのインクリメントと６４ビットレジス
タの上位，下位のライトイネーブル制御とを内容とす
る。例えば、ライトイネーブルがアサートされている場
合には、レジスタ２８にはデータがライトされない。ま
た、データはバンクセレクタバス28Ｄを介して転送され
る。

【００８５】従って、ロードデータ制御部２４はレジス
タ２８にロードデータを書き込む場合に、該レジスタ２
８側のライト制御に合致，すなわち、ライトイネーブが
アサートしているレジスタ群ＲGmに有効データを格納す
れば、出力アドレスＡ０〜Ａｎとそのロードデータとの
対応を採ることができる。

【００８６】図４は、本発明の各実施例に係るロードデ
ータ制御部の構成図であり、図５はそのアドレス情報制
御部の構成図，図６はその条件抽出回路の構成図，図
７，８はそのパイプライン段数決定部の構成図（その
１，２），図９はその選択信号生成部の構成図，図10は
そのパイプライン段数選択部の構成図，図11はそのパイ
プラインラッチ部の構成図をそれぞれ示している。

【００８７】例えば、ロードしたデータｄ１，ｄ２…の
内の有効データを判断してライトデータＤ０〜Ｄ31，Ｄ
32〜Ｄ63を作成し、レジスタ２８に該ライトデータＤ０
〜Ｄ31，Ｄ32〜Ｄ63の転送制御をするロードデータ制御
部２４は、図４において、アドレス情報制御部４１，パ
イプライン段数決定回路４２，選択信号生成部４３パイ
プライン段数選択部４４及びパイプラインラッチ部４５
から成る。

【００８８】すなわち、アドレス情報制御部４１及びパ
イプライン段数決定回路４２は条件決定手段11Ａの一各
実施例を構成するものでり、アドレス情報とパイプライ
ン情報とに基づいてパイプライン制御条件を抽出するも
のである。なお、該情報制御部４１の内部構成について
は、図５において詳述する。

【００８９】パイプライン段数決定回路４２は第１〜第
３のライン／バス制御部421 〜423から成り、各ライン
／バス制御部421 〜423 が抽出されたパイプライン制御
条件に基づいてパイプライン段数を決定し、それらをパ
イプライン段数選択部４４に出力するものである。な
お、該段数決定回路４２の内部構成については、図７，
８において詳述する。

【００９０】選択信号生成部４３及びパイプライン段数
選択部４４は段数選択手段11Ｂの一各実施例を構成する
ものであり、パイプラインを起動する信号ＳＥＬ（以下
ＳＥＬ信号という）から成るパイプライン選択条件と、
決定されたパイプライン段数等のパイプライン制御条件
とに基づいてパイプライン段数を選択するものである。
なお、該選択信号生成部４３については、図９において
詳述し、該段数選択部４４の内部構成については、図10
においてそれぞれ詳述する。

【００９１】パイプラインラッチ部４５は有効データ検
出手段11Ｃの一各実施例であり、パイプライン段数，上
位アドレス有効信号ＵＥＸ（以下単にＵＥＸ信号とい
う），下位アドレス有効信号ＬＥＸ（以下単にＬＥＸ信
号という）及び書込み信号Ｅnable （以下Ｅnable 信号
という）に基づいてデータＤ０〜Ｄｎの有効位置を検出
し、データセレクタ部２６に上位アサート信号ＳＵＥＸ
（以下単にＳＵＥＸ信号という）及び下位アサート信号
ＳＬＥＸ（以下単にＳＬＥＸ信号という）を出力するも
のである。なお、パイプラインラッチ部４５の内部構成
については、図11において詳述する。

【００９２】次に各部の構成を更に詳細に説明をする。
図５は、本発明の各実施例に係るアドレス情報制御部の
構成図を示している。図５において、アドレス情報制御
部４１は書込み信号発生回路41Ａ及び条件抽出回路41Ｂ
から成る。

【００９３】すなわち、書込み信号発生回路41Ａは三入
力論理和回路ＯＲ１，ＯＲ２，入力バッファＢ１，Ｂ２
及び二入力論理積回路ＡND１から成る。三入力論理和回
路ＯＲ１はパイプライン制御条件となるパイプライン段
数＝１を起動する信号Ｐ-1（以下Ｐ-1起動信号とい
う），パイプライン段数＝２を起動する信号Ｐ-2（以下
Ｐ-2起動信号という）及びパイプライン段数＝２を起動
する信号Ｐ-4（以下Ｐ-4起動信号という）に基づいて三
入力論理和の結果信号を三入力論理和回路ＯＲ２に出力
するものである。

【００９４】入力バッファＢ１はアドレス情報の一例と
なるアドレスＡ０〜Ａｎの先出しステート信号を増幅し
て、それを三入力論理和回路ＯＲ２に出力するものであ
り、入力バッファＢ２はデータコンプリート信号ＤＣ＃
（以下ＤＣ＃信号という）を検出してそのＤＣ＃検出ス
テート信号を二入力論理積回路ＡND１に出力するもので
ある。

【００９５】二入力論理積回路ＡND１はＤＣ＃検出ステ
ート信号と反転したＤＣ＃信号との二入力論理積の結果
信号を三入力論理和回路ＯＲ２に出力するものである。
三入力論理和回路ＯＲ２は先の３つの信号の三入力論理
和の結果信号となるＥnable信号（イネーブル信号）を
パイプラインラッチ部４５やパイプライン段数決定部４
２等にそれぞれ出力するものである。

【００９６】また、条件抽出回路41Ｂはパイプライン制
御条件となるＤＣ＃信号，各種ステート信号P2B1，P4B
1，P4B2，P4B3，T2P1，T2P2，T2P3，バス権解放信号ＢR
L＃（以下ＢRL＃信号という），ＴＬＢ（テーブルルッ
クアップバッファ）エントリー信号ＴEX（以下ＴEX信号
という），内部例外信号ＩREEX（以下ＩREEX信号とい
う），バスアクセス要求信号ＩBRX （以下ＩBRX 信号と
いう）に基づいてパイプラインラインを所定段数により
停止するP2-2C 信号，P4-3C 信号，P4-4C 信号を出力す
るものである。

【００９７】例えば、条件抽出回路41Ｂは図６に示すよ
うに、第１〜第３の論理回路411 〜413 ，二入力論理積
回路ＡND２，ＡND３，第１〜第４のフリップ・フロップ
回路（以下第１〜第４のＦＦ回路という）Ｆ11〜F14 ，
三入力論理和回路ＯＲ３及び二入力論理和回路ＯＲ４か
ら成る。

【００９８】図６において、第１の論理回路411 はＴEX
信号，ＩREEX信号及びＩBRX 信号に基づいて第１の内部
信号Ｓ１を二入力論理積回路ＡND２，ＡND３及び第２，
第３の論理回路412 ，413 に出力するものであり、第２
の論理回路412 はステート信号P2B1（以下P2B1信号とい
う），反転したＤＣ＃信号，ＢRL＃信号及び第１の内部
信号Ｓ１に基づいて第２の内部信号Ｓ２を第１の第１の
ＦＦ回路Ｆ11に出力するものである。

【００９９】また、二入力論理積回路ＡND２はステート
信号P4B1（以下P4B1信号という）及び第１の内部信号Ｓ
１に基づいて第３の内部信号Ｓ３を第２のＦＦ回路Ｆ12
に出力するものである。二入力論理積回路ＡND３はステ
ート信号P4B2（以下P4B2信号という），及び第１の内部
信号Ｓ１に基づいて第４の内部信号Ｓ４を第２のＦＦ回
路Ｆ14に出力するものである。

【０１００】第３の論理回路413 はステート信号P4B3
（以下P4B3信号という），反転したＤＣ＃信号，ＢRL＃
信号及び第１の内部信号Ｓ１に基づいて第５の内部信号
Ｓ５を第４のＦＦ回路Ｆ14に出力するものである。

【０１０１】三入力論理和回路ＯＲ３はステート信号T2
P1，T2P2，T2P4（以下それぞれT2P1，T2P2，T2P4信号と
いう）の三入力論理和の結果信号を第１〜第４のＦＦ回
路Ｆ11〜Ｆ14に出力するものである。

【０１０２】第１〜第４のＦＦ回路Ｆ11〜Ｆ14は三入力
論理和回路ＯＲ３から出力される結果信号をリセットク
ロックにして、第２〜第５の内部信号Ｓ２〜Ｓ５を出力
するものである。例えば、第１のＦＦ回路Ｆ11は第２の
内部信号Ｓ２に基づいてパイプライン＝２のときのラッ
チを２段で止める条件信号P2-2C （以下P2-2C 信号とい
う）をパイプラインライン段数決定部４２に出力するも
のである。

【０１０３】第２のＦＦ回路Ｆ12は第３の内部信号Ｓ３
に基づいてパイプライン＝４のときのラッチを３段で止
める条件信号P4-3C （以下P4-3C 信号という）をパイプ
ラインライン段数決定部４２に出力するものである。

【０１０４】なお、第３のＦＦ回路Ｆ13，第４のＦＦ回
路Ｆ14及び二入力論理和回路ＯＲ４は第４, 第５の内部
信号Ｓ４，Ｓ５の二入力論理和の結果信号を条件信号P4
-3C（以下P4-3C 信号という）としてパイプラインライ
ン段数決定部４２に出力するものである。なお、P4-4C
信号はパイプライン＝４のときのラッチを４段で止める
条件信号である。

【０１０５】図７，８は、本発明の各実施例に係るパイ
プライン段数決定部の構成図（その１，２）であり、図
７はその第１のライン／バス制御421 の構成図を示して
いる。

【０１０６】パイプライン段数決定部は図４に示したよ
うに第１〜第３のライン／バス制御421 〜423 から成
り、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定する回路である。例えば、パイプライン
＝４に遷移して３段のみを遅らせる場合には、パイプラ
インラッチは３でループして４以降には移行しないよう
になる。

【０１０７】図７において、パイプライン＝４バスのパ
イプライン段数を決定する第１のライン／バス制御421
は、第１〜第５のフリップ・フロップ回路（以下単に第
１〜第５のＦＦ回路という）Ｆ21〜Ｆ25，インバータIN
１，二入力論理積回路ＡND４〜ＡND６及び第１の論理回
路414 〜416 から成る。

【０１０８】すなわち、第１のＦＦ回路Ｆ21はパイプラ
イン＝４起動信号Ｐipe4（以下単にＰipe4信号という）
とＥnable 信号とに基づいてパイプライン＝４のときの
ラッチを１段で止める信号P4-1E （以下P4-1E 信号とい
う）をパイプライン段数選択部４４に出力するものであ
る。

【０１０９】第２のＦＦ回路Ｆ22は先のP4-1E 信号及び
インバータIN１により反転したＰipe4信号を二入力論理
積回路ＡND４により信号処理した信号と、Ｅnable 信号
とに基づいてパイプライン＝４のときのラッチを２段で
止める信号P4-2E （以下P4-2E 信号という）をパイプラ
イン段数選択部４４に出力するものである。

【０１１０】第３のＦＦ回路Ｆ23は先のP4-2E 信号や，
インバータIN１により反転したＰipe4信号及び二入力論
理積回路ＡND５により処理した信号を第１の論理回路41
4 により信号処理した信号と、Ｅnable 信号とに基づい
てパイプライン＝４のときのラッチを３段で止める信号
P4-3E （以下P4-3E 信号という）をパイプライン段数選
択部４４に出力するものである。なお、二入力論理積回
路ＡND５は該P4-3E 信号とP4-3C 信号との二入力論理積
の結果信号を第１の論理回路414 に出力するものであ
る。

【０１１１】第４のＦＦ回路Ｆ24は先のP4-3E 信号や，
インバータIN１により反転したＰipe4信号及び二入力論
理積回路ＡND６により処理した信号を第２の論理回路41
5 により信号処理した信号と、Ｅnable 信号とに基づい
てパイプライン＝４のときのラッチを４段で止める信号
P4-4E （以下P4-4E 信号という）をパイプライン段数選
択部４４に出力するものである。なお、二入力論理積回
路ＡND６は該P4-34 信号とP4-4C 信号との二入力論理積
の結果信号を第２の論理回路415 に出力するものであ
る。

【０１１２】第５のＦＦ回路Ｆ25は先のP4-4E 信号及び
P4-4C 信号や、インバータIN１により反転したＰipe4信
号及び当該ＦＦ回路Ｆ25の出力信号P4-5E を第３の論理
回路416 により信号処理した信号と、Ｅnable 信号とに
基づいてパイプライン＝４のときのラッチを５段で止め
る信号P4-5E （以下P4-5E 信号という）をパイプライン
段数選択部４４に出力するものである。

【０１１３】図８（ａ），（ｂ）は、本発明の各実施例
に係るパイプライン段数決定部の構成図（その２）であ
り、図８（ａ）はその第２のライン／バス制御422 の構
成図を示している。

【０１１４】図８（ａ）において、パイプライン＝２バ
スのパイプライン段数を決定する第２のライン／バス制
御422 は、第６〜第８のフリップ・フロップ回路（以下
単に第６〜第８のＦＦ回路という）Ｆ26〜Ｆ28，インバ
ータIN２，二入力論理積回路ＡND７及び第４，第５の論
理回路417 〜418 から成る。

【０１１５】すなわち、第６のＦＦ回路Ｆ26はパイプラ
イン＝２起動信号Ｐipe2（以下単にＰipe2信号という）
とＥnable 信号とに基づいてパイプライン＝２のときの
ラッチを１段で止める信号P2-1E （以下P2-1E 信号とい
う）をパイプライン段数選択部４４に出力するものであ
る。

【０１１６】第７のＦＦ回路Ｆ27は先のP2-1E 信号や,
インバータIN２により反転したＰipe2信号, 二入力論理
積回路ＡND７により信号処理した信号等を第４の論理回
路417 により信号処理した信号と、Ｅnable 信号とに基
づいてパイプライン＝２のときのラッチを２段で止める
信号P2-2E （以下P2-2E 信号という）をパイプライン段
数選択部４４に出力するものである。なお、二入力論理
積回路ＡND７は該P2-2E 信号とP2-2C 信号との二入力論
理積の結果信号を第４の論理回路417 に出力するもので
ある。

【０１１７】第８のＦＦ回路Ｆ28は先のP2-2E 信号及び
P2-2C信号や，インバータIN２により反転したＰipe2信
号，当該ＦＦ回路Ｆ28の出力信号 P2-3Eを第５の論理回
路418 により信号処理した信号と、Ｅnable 信号とに基
づいてパイプライン＝２のときのラッチを３段で止める
信号P2-3E （以下P2-3E 信号という）をパイプライン段
数選択部４４に出力するものである。

【０１１８】また、図８（ｂ）はその第３のライン／バ
ス制御423 の構成図を示している。図８（ｂ）におい
て、パイプライン＝１バスのパイプライン段数を決定す
る第３のライン／バス制御423 は、第９，第10のフリッ
プ・フロップ回路（以下単に第９，第10のＦＦ回路とい
う）Ｆ29，Ｆ30，インバータIN３，第６の論理回路419
から成る。

【０１１９】すなわち、第９のＦＦ回路Ｆ29はパイプラ
イン＝１起動信号Ｐipe1（以下単にＰipe1信号という）
とＥnable 信号とに基づいてパイプライン＝１のときの
ラッチを１段で止める信号P1-1E （以下P1-1E 信号とい
う）をパイプライン段数選択部４４に出力するものであ
る。

【０１２０】第10のＦＦ回路Ｆ30は先のP1-1E 信号や,
インバータIN３により反転したＰipe1信号, 当該ＦＦ回
路Ｆ30の出力信号P1-2E を第６の論理積回路419 により
信号処理した信号と、Ｅnable 信号とに基づいてパイプ
ライン＝１のときのラッチを２段で止める信号P1-2E
（以下P1-2E 信号という）をパイプライン段数選択部４
４に出力するものである。

【０１２１】さらに、図９は、本発明の各実施例に係る
選択信号生成部の構成図を示している。図９において、
パイプライン選択条件となるパイプラインを起動するＳ
ＥＬ信号を出力する選択信号生成部４２は、第１〜第３
のフリップ・フロップ回路（以下単に第１〜第３のＦＦ
回路という）Ｆ31〜Ｆ33，論理回路420 から成る。

【０１２２】すなわち、第１のＦＦ回路Ｆ31はＰipe4信
号と該Ｐipe4信号以外の起動信号をリセットパルスにし
て、パイプラインのどのモードに遷移したか否かを示す
モード信号Ｐipe-4 （以下Ｐipe-4 モード信号という）
をパイプラインラッチ部４５に出力するものである。

【０１２３】第２のＦＦ回路Ｆ32はＰipe2信号と該Ｐip
e2信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Ｐipe-2 （以下Ｐipe-2 モード信号という）をパイプラ
インラッチ部４５に出力するものである。

【０１２４】第３のＦＦ回路Ｆ33はＰipe1信号と該Ｐip
e1信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Ｐipe-1 （以下Ｐipe-1 モード信号という）をパイプラ
インラッチ部４５に出力するものである。

【０１２５】なお、論理回路420 はＰipe-4 モード信
号，Ｐipe-2 モード信号及びＰipe-1モード信号を反転
した３つの信号の三入力論理積の結果信号により、パイ
プラインモード以外を示すモード信号Ｐipe-０（以下Ｐ
ipe-０モード信号という）を出力するものである。ま
た、これらのＰipe-4 モード信号，Ｐipe-2 モード信
号，Ｐipe-1 モード信号及びＰipe-０モード信号の４つ
の信号からＳＥＬ信号が構成され、それがパイプライン
選択条件となる。

【０１２６】また、図10は、本発明の各実施例に係るパ
イプライン段数選択部の構成図を示している。図10にお
いて、パイプラインを選択するパイプライン段数選択部
４４は、第１〜第５のセレクタ回路SE１〜SE５から成
る。

【０１２７】すなわち、第１のセレクタ回路SE１はＰip
e-4 モード信号，Ｐipe-2 モード信号，Ｐipe-1 モード
信号及びＰipe-０モード信号と、P1-1E 信号，P2-1E 信
号及びP4-1E 信号に基づいてパイプラインラッチ部４５
にラッチ１段目を制御する信号１−SE( 以下ラッチ１−
SEL 信号という) を出力するものである。

【０１２８】また、第２のセレクタ回路SE２はＰipe-4
モード信号，Ｐipe-2 モード信号及びＰipe-1 モード信
号と、P1-2E 信号，P2-2E 信号及びP4-2E 信号に基づい
てパイプラインラッチ部４５にラッチ２段目を制御する
信号２−SE( 以下ラッチ２−SEL 信号という) を出力す
るものである。

【０１２９】第３のセレクタ回路SE３はＰipe-4 モード
信号及びＰipe-2 モード信号と、P2-3E 信号及びP4-3E
信号に基づいてパイプラインラッチ部４５にラッチ３段
目を制御する信号３−SE( 以下ラッチ３−SEL 信号とい
う) を出力するものである。

【０１３０】第４のセレクタ回路SE４はＰipe-4 モード
信号と、P4-4E 信号に基づいてパイプラインラッチ部４
５にラッチ４段目を制御する信号４−SE( 以下ラッチ４
−SEL 信号という) を出力するものである。

【０１３１】第５のセレクタ回路SE５はＰipe-4 モード
信号と、P4-5E 信号に基づいてパイプラインラッチ部４
５にラッチ５段目を制御する信号５−SE( 以下ラッチ５
−SEL 信号という) を出力するものである。

【０１３２】なお、図11は、本発明の各実施例に係るパ
イプラインラッチ部の構成図を示している。例えば、６
４ビットのデータＤ０〜Ｄ63を上位ビットのデータＤ32
〜Ｄ64と下位ビットのデータＤ０〜Ｄ31とに分けてライ
トをする場合に、図11において、上位ビットをアサート
するＳＬＥＸ信号を出力するパイプラインラッチ部４５
は、第１〜第５のラッチ回路Ｌatch１〜５（以下単にＬ
atch１〜５という），インバータIN４，二入力論理積回
路ＡND８〜ＡND10及び五入力否定論理積回路ＮAND から
成る。

【０１３３】すなわち、第１のＬatch１は上位アドレス
が有効であることを示すＵＥＸ信号をインバータIN４に
より反転された信号をＥnable 信号に基づいてラッチ
し、その第１の遅延信号SL１を第２のＬatch２と二入力
論理積回路ＡND８とに出力するものである。

【０１３４】また、第２のＬatch２は第１の遅延信号SL
１をＥnable 信号に基づいてラッチし、その第２の遅延
信号SL２を第３のＬatch３と二入力論理積回路ＡND９と
に出力するものである。第３のＬatch３は第２の遅延信
号SL２をＥnable 信号に基づいてラッチし、その第３の
遅延信号SL３を第４のＬatch４と二入力論理積回路ＡND
10とに出力するものである。

【０１３５】さらに、第４のＬatch４は第３の遅延信号
SL３をＥnable 信号に基づいてラッチし、その第４の遅
延信号SL４を第５のＬatch５と二入力論理積回路ＡND11
とに出力するものである。第５のＬatch５は第４の遅延
信号SL４をＥnable 信号に基づいてラッチし、その第５
の遅延信号SL５を二入力論理積回路ＡND12に出力するも
のである。

【０１３６】また、二入力論理積回路ＡND８は、パイプ
ライン段数選択部４４から出力されたラッチ１−SEL 信
号と第１の遅延信号SL１との二入力論理積の結果信号を
五入力否定論理積回路ＮAND に出力するものである。

【０１３７】同様に、二入力論理積回路ＡND９は、ラッ
チ２−SEL 信号と第２の遅延信号SL２との二入力論理積
の結果信号を五入力否定論理積回路ＮAND に出力するも
のであり、二入力論理積回路ＡND10は、ラッチ３−SEL
信号と第３の遅延信号SL３との二入力論理積の結果信号
を五入力否定論理積回路ＮAND に出力するものである。

【０１３８】また、二入力論理積回路ＡND11は、ラッチ
４−SEL 信号と第４の遅延信号SL４との二入力論理積の
結果信号を五入力否定論理積回路ＮAND に出力するもの
であり、二入力論理積回路ＡND12は、ラッチ５−SEL 信
号と第５の遅延信号SL５との二入力論理積の結果信号を
五入力否定論理積回路ＮAND に出力するものである。

【０１３９】さらに、五入力否定論理積回路ＮAND は各
結果信号の五入力否定論理の結果信号をデータセレクタ
部２６に上位ビットをアサートするＳＵＥＸ信号を出力
するものである。このＳＵＥＸ信号は、パイプラインバ
スにより入力されたデータの有効位置を判断する信号で
ある。

【０１４０】なお、下位ビットをアサートするＳＬＥＸ
信号についても、同様な構成によりデータ処理する。こ
のようにして、本発明の各実施例に係るメモリアクセス
装置によれば、図２〜11に示すように、アドレス情報制
御部４１，パイプライン段数決定回路４２，選択信号生
成部４３，パイプライン段数選択部４４及びパイプライ
ンラッチ部４５から成るロードデータ制御部２４が設け
られ、先出しされたアドレスＡ０〜Ａ31とメモリアクセ
スに係るデータＤ０〜Ｄ31とが対応制御される。

【０１４１】例えば、データ転送手段１２の一例となる
パイプラインバスのデータバス幅が該データＤ０〜Ｄ63
のデータサイズと異なる場合であって、主記憶装置１５
のデータＤ０〜Ｄ63の読出し動作（メモリアクセス）に
係り先出しされたアドレスＡ０〜Ａ31がパイプラインバ
スを介して該記憶装置１５に転送される。

【０１４２】この際に、図１（ｂ）に示すように、ロー
ドデータ制御部２４のアドレス情報制御部４１やパイプ
ライン段数決定回路４２により先出しされたアドレスＡ
０〜Ａ31と同タイミングのアドレス情報ａ１，ａ２…と
内部例外，ＴＬＢエントリー要求，バス権解放等のパイ
プライン情報とに基づいてパイプライン制御条件が決定
され、該パイプライン制御条件とパイプライン選択条件
とに基づいてパイプライン段数が，選択信号生成部４
３，パイプライン段数選択部４４により選択される。

【０１４３】また、該パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置がパイプラインラッチ部４５に
より検出される。これにより、当該データ処理装置のレ
ジスタ２８を上位，下位ビットに分けて制御をすること
により、主記憶装置１５から読み出されたロードデータ
Ｄ０〜Ｄ63がレジスタ２８に格納される。

【０１４４】このため、従来例のように「アドレスだけ
を出力しているサイクル」，「ＤＣ＃信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、バス
アクセス数，内部例外，ＴＬＢエントリー，バス権解放
要求等の外部要因により、パイプライン段数が満たない
状態でバスアクセスを中止しなかればならない場合であ
っても、例えば、パイプラインラッチ部４５をループさ
せてそのパイプラインを段数を止めることで、出力アド
レスＡ０〜Ａ31とロードデータＤ０〜Ｄ63との対応を取
ることが可能となる。

【０１４５】これにより、入力されたデータｄ１，ｄ２
…と有効なアドレス情報ａ１，ａ２…との対応が容易に
できる。また、ＳＵＥＸ，ＳＬＥＸ信号を図２のデータ
セレクタ部２６の２−１ＳＥＬの選択信号として使用す
ることにより、入力データｄ１，ｄ２…を選択し、バン
クセレクタバス28Ｄに転送するロードデータ（出力デー
タ）Ｄ０〜Ｄ63を作成することが可能となる。

【０１４６】なお、表１は選択信号ＳＵＥＸ，ＳＬＥＸ
とロードパイプ部２７の出力データとの関係を示してい
る。

【０１４７】

【表１】

【０１４８】また、表１において、バンクセレクタバス
28Ｄに転送するロードデータは上位ビットのみが有効で
ある場合にも上位，下位ビットに同じデータを転送する
ことで、それをロードパイプ部２７を介してレジスタ２
８に簡単に格納することが可能となる。

【０１４９】これにより、パイプラインバスにおける有
効なロードデータＤ０〜Ｄ63を簡単に判断することがで
き、バスの正常動作を確保すること，及び、パイプライ
ンバスのロード制御の簡略化を図ることが可能となる。

【０１５０】次に、本発明の各実施例に係るデータ処理
方法について、当該装置の動作を補足しながら説明をす
る。図12〜17は、本発明の各実施例に係るメモリアクセ
ス装置の動作タイムチャートであり、パイプライン＝４
のアドレスとデータとの関係図をそれぞれ示している。
例えば、メモリアクセスに係り先出しされたアドレスＡ
０〜Ａ31を転送するアドレスパイプライン処理をする場
合に、当該アドレスパイプライン処理を解除するリセッ
ト処理に基づいて、その先出しされたアドレスＡ０〜Ａ
31とメモリアクセスに係るデータＤ０〜Ｄ63との対応制
御処理をする。

【０１５１】すなわち、図12は、本発明の第１の実施例
に係るパイプライン＝４のアドレスとデータとの関係図
であり、外部メモリからのデータコンプリート信号（Ｄ
Ｃ＃信号）を待たずにアドレスを先出しする通常モード
を示している。

【０１５２】図12において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４，ウエイト無しの場合に
は、先出しされたアドレスａ１〜ａ８に対して、対応す
るデータｄ１〜ｄ８が当該メモリアクセス装置に入力さ
れるまでパイプラインをラッチ＝５個分だけ遅らせるパ
イプライン制御条件が決定される。

【０１５３】例えば、アドレス情報制御部４１の書込み
信号発生回路41Ａによりパイプライン制御条件となるパ
イプライン段数＝１を起動するＰ-1起動信号，パイプラ
イン段数＝２を起動するＰ-2起動信号及びパイプライン
段数＝４を起動するＰ-4起動信号，アドレスＡ０〜Ａｎ
の先出しステート信号，ＤＣ＃検出ステート信号等に基
づいてＥnable 信号（イネーブル信号）がパイプライン
ラッチ部４５やパイプライン段数決定部４２等にそれぞ
れ出力される。

【０１５４】また、条件抽出回路41Ｂによりパイプライ
ン制御条件となるＤＣ＃信号，各種ステート信号P2B1，
P4B1，P4B2，P4B3，T2P1，T2P2，T2P3，バス権を解放す
るＢRL＃信号，ＴＬＢエントリーを示すＴEX信号，内部
例外を示すＩREEX信号，バスアクセスを要求するＩBRX
信号に基づいてパイプラインラインを所定段数により停
止するP2-2C 信号，P4-3C 信号，P4-4C 信号がパイプラ
イン段数決定部４２に出力される。

【０１５５】さらに、パイプライン段数決定部４２で
は、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定するため、例えば、パイプライン＝４に
遷移して３段のみを遅らせる場合には、パイプラインラ
ッチは３でループして４以降には移行しないようにす
る。

【０１５６】具体的には、パイプライン＝４バスのパイ
プライン段数を決定する第１のライン／バス制御421 に
より、Ｐipe4信号，Ｅnable 信号，P2-2C 信号，P4-3C
信号，P4-4C 信号に基づいてパイプライン＝４のときの
ラッチを１段で止めるP4-1E信号がパイプライン段数選
択部４４に出力される。

【０１５７】同様に、パイプライン＝４のときのラッチ
を２段で止めるP4-2E 信号，パイプライン＝４のときの
ラッチを３段で止めるP4-3E 信号，パイプライン＝４の
ときのラッチを４段で止める信号P4-4E 信号，パイプラ
イン＝４のときのラッチを５段で止める信号P4-5E 信号
がパイプライン段数選択部４４に出力される。

【０１５８】なお、第２のライン／バス制御422 では、
パイプライン＝２バスのパイプライン段数を決定する場
合に、Ｐipe2信号，Ｅnable 信号，P2-2C 信号に基づい
てパイプライン＝２のときのラッチを１段で止めるP2-1
E 信号，パイプライン＝２のときのラッチを２段で止め
るP2-2E 信号，パイプライン＝２のときのラッチを３段
で止めるP2-3E 信号がパイプライン段数選択部４４に出
力される。

【０１５９】また、第３のライン／バス制御423 では、
パイプライン＝１バスのパイプライン段数を決定する場
合に、Ｐipe1信号，Ｅnable 信号とに基づいてパイプラ
イン＝１のときのラッチを１段で止めるP1-1E 信号，パ
イプライン＝１のときのラッチを２段で止めるP1-2E 信
号がパイプライン段数選択部４４に出力される。

【０１６０】次に、パイプライン制御条件とパイプライ
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部４２では、パイプライン
選択条件となるパイプラインを起動するＳＥＬ信号が出
力される。

【０１６１】例えば、Ｐipe4信号と該Ｐipe4信号以外の
起動信号をリセットパルスにして、パイプラインのどの
モードに遷移したか否かを示すＰipe-4 モード信号，Ｐ
ipe2信号と該Ｐipe2信号以外の起動信号をリセットパル
スにして、パイプラインのどのモードに遷移したか否か
を示すＰipe-2 モード信号がパイプライン段数選択部４
４に出力される。

【０１６２】同様にＰipe1信号と該Ｐipe1信号以外の起
動信号をリセットパルスにして、パイプラインのどのモ
ードに遷移したか否かを示すＰipe-1 モード信号，Ｐip
e-4モード信号，Ｐipe-2 モード信号及びＰipe-1 モー
ド信号を反転した３つの信号処理に基づいてパイプライ
ンモード以外を示すＰipe-０モード信号がパイプライン
段数選択部４４に出力される。

【０１６３】また、パイプライン段数選択部４４ではパ
イプラインを選択するため、Ｐipe-4 モード信号，Ｐip
e-2 モード信号，Ｐipe-1 モード信号及びＰipe-０モー
ド信号と、P1-1E 信号，P2-1E 信号及びP4-1E 信号とに
基づいてパイプラインラッチ部４５のラッチ１段目を制
御するラッチ１−SEL 信号が該ラッチ部４５に出力され
る。

【０１６４】同様に、Ｐipe-4 モード信号，Ｐipe-2 モ
ード信号及びＰipe-1 モード信号と、P1-2E 信号，P2-2
E 信号及びP4-2E 信号とに基づいてパイプラインラッチ
部４５のラッチ２段目を制御するラッチ２−SEL 信号
や、Ｐipe-4 モード信号及びＰipe-2 モード信号と、P2
-3E 信号及びP4-3E 信号とに基づいてそのラッチ３段目
を制御するラッチ３−SEL 信号や，Ｐipe-4 モード信号
と、P4-4E 信号に基づいてそのラッチ４段目を制御する
ラッチ４−SEL 信号や，Ｐipe-4 モード信号と、P4-5E
信号とに基づいてそのラッチ５段目を制御するラッチ５
−SEL 信号がそれぞれ該ラッチ部４５に出力される。

【０１６５】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
アドレス情報ラッチ＝５個分だけ遅らせるため、パイプ
ラインラッチ部４５では、パイプライン段数，ＵＥＸ信
号，ＬＥＸ信号及びＥnable信号に基づいてデータＤ０
〜Ｄｎの有効位置が検出され、データセレクタ部２６に
ＳＵＥＸ信号及びＳＬＥＸ信号が出力される。

【０１６６】具体的には、ラッチ１−SEL 信号〜ラッチ
５−SEL 信号に基づき、第１のＬatch１〜第５のＬatch
５により、アドレス情報ａ１〜ａ８が第１の遅延信号SL
１〜第５の遅延信号SL５によりラッチされ、五入力否定
論理積回路ＮAND からデータセレクタ部２６に上位ビッ
トをアサートするＳＵＥＸ信号が出力される。このＳＵ
ＥＸ信号がパイプラインバスにより入力されたデータｄ
１〜ｄ８の有効位置を判断する信号である。

【０１６７】これにより、先出しアドレスａ１〜ａ８と
対応したデータｄ１〜ｄ８がレジスタ２８に格納され
る。 （２）第２の実施例の説明 図13は本発明の第２の実施例に係るパイプライン＝４の
アドレスとデータとの関係図である。なお、第１の実施
例と異なるのは第２の実施例では、通常モードの場合で
あって、１ウエイト条件が導入された場合を示してい
る。

【０１６８】図13において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４，クロック周期Ｐ4Wステー
トに「１ウエイト有り」が導入される。

【０１６９】また、先出しされたアドレスａ１〜ａ７に
対して、対応するデータｄ１〜ｄ７が当該メモリアクセ
ス装置に入力されるまでパイプラインをラッチ＝５個分
だけ遅らせるパイプライン制御条件が決定される。この
際に、パイプライン＝４のときのラッチを５段で止める
信号P4-5E 信号がパイプライン段数選択部４４に出力さ
れる。

【０１７０】次に、パイプライン制御条件とパイプライ
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部４２では、パイプライン
選択条件となるパイプラインを起動するＳＥＬ信号が出
力される。また、パイプライン段数選択部４４ではパイ
プラインを選択するため、ラッチ１−SEL 信号〜ラッチ
５−SEL 信号がそれぞれパイプラインラッチ部４５に出
力される。

【０１７１】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
第１の実施例と同様に第１のＬatch１〜第５のＬatch５
によりアドレス情報がラッチ＝５個分だけ遅らされる。

【０１７２】これにより、先出しアドレスａ１〜ａ７と
対応したデータｄ１〜ｄ７がレジスタ２８に格納され
る。なお、パイプラインライン＝４に遷移しても、パイ
プライン＝１，２，４に対してラッチ２，３，５個分が
常に、該当せず、アドレスをラッチする制御条件が異な
る場合があり、その例について以下に述べる。

【０１７３】（３）第３の実施例の説明 すなわち、図14は本発明の第３の実施例に係るパイプラ
イン＝４のアドレスとデータとの関係図である。なお、
第１，２の実施例と異なるのは第３の実施例では、４つ
のバスアクセスにおいて、４番目のデータライト時にデ
ータコンプリート信号がアサートされる条件を導入した
場合を示している。

【０１７４】図14において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４の場合であって、４つのバ
スアクセスで４番目にＤＣ＃信号がアサートされた場合
には、先出しされたアドレスａ１〜ａ４に対して、対応
するデータｄ１〜ｄ４が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ＝４個分だけ遅らせる
パイプライン制御条件が決定される。

【０１７５】例えば、パイプライン＝４のときのラッチ
を４段で止める信号P4-4E 信号がパイプライン段数選択
部４４に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部４２では、パイ
プライン選択条件となるパイプラインを起動するＳＥＬ
信号が出力される。また、パイプライン段数選択部４４
ではパイプラインを選択するため、ラッチ１−SEL 信号
〜ラッチ４−SEL 信号がそれぞれパイプラインラッチ部
４５に出力される。

【０１７６】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
第１，２の実施例と異なり、第１のＬatch１〜第４のＬ
atch４によりアドレス情報がラッチ＝４個分だけ遅らさ
れる。

【０１７７】これにより、先出しアドレスａ１〜ａ４と
対応したデータｄ１〜ｄ４がレジスタ２８に格納され
る。 （４）第４の実施例の説明 図15は本発明の第４の実施例に係るパイプライン＝４の
アドレスとデータとの関係図である。なお、第１〜３の
実施例と異なるのは第４の実施例では、４つのバスアク
セスにおいて、４番目のデータライト時にデータコンプ
リート信号がネゲートされる条件を導入した場合を示し
ている。

【０１７８】図15において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４の場合であって、４つのバ
スアクセスで４番目にＤＣ＃信号がネゲートされた場合
には、先出しされたアドレスａ１〜ａ４に対して、対応
するデータｄ１〜ｄ４が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ＝５個分だけ遅らせる
パイプライン制御条件が決定される。

【０１７９】例えば、パイプライン＝４のときのラッチ
を５段で止める信号P4-5E 信号がパイプライン段数選択
部４４に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部４２では、パイ
プライン選択条件となるパイプラインを起動するＳＥＬ
信号が出力される。また、パイプライン段数選択部４４
ではパイプラインを選択するため、ラッチ１−SEL 信号
〜ラッチ５−SEL 信号がそれぞれパイプラインラッチ部
４５に出力される。

【０１８０】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
第１，２の実施例と同様に、第１のＬatch１〜第５のＬ
atch５によりアドレス情報がラッチ＝５個分だけ遅らさ
れる。

【０１８１】これにより、先出しアドレスａ１〜ａ４と
対応したデータｄ１〜ｄ４がレジスタ２８に格納され
る。 （５）第５の実施例の説明 図16は本発明の第５の実施例に係るパイプライン＝４の
アドレスとデータとの関係図である。なお、第１〜４の
実施例と異なるのは第５の実施例では、３つのバスアク
セスの場合を示している。

【０１８２】図16において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４の場合であって、３つのバ
スアクセスの場合には、先出しされたアドレスａ１〜ａ
３に対して、対応するデータｄ１〜ｄ３が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ＝４
個分だけ遅らせるパイプライン制御条件が決定される。

【０１８３】例えば、パイプライン＝４のときのラッチ
を４段で止める信号P4-4E 信号がパイプライン段数選択
部４４に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部４２では、パイ
プライン選択条件となるパイプラインを起動するＳＥＬ
信号が出力される。また、パイプライン段数選択部４４
ではパイプラインを選択するため、ラッチ１−SEL 信号
〜ラッチ４−SEL 信号がそれぞれパイプラインラッチ部
４５に出力される。

【０１８４】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
第３の実施例と同様に、第１のＬatch１〜第４のＬatch
４によりアドレス情報がラッチ＝４個分だけ遅らされ
る。

【０１８５】これにより、先出しアドレスａ１〜ａ３と
対応したデータｄ１〜ｄ３がレジスタ２８に格納され
る。 （６）第６の実施例の説明 図17は本発明の第６の実施例に係るパイプライン＝４の
アドレスとデータとの関係図である。なお、第１〜４の
実施例と異なるのは第５の実施例では、２つのバスアク
セスの場合を示している。

【０１８６】図17において、まず、上位ビットアドレス
情報Ａ０〜Ａ31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン＝４の場合であって、２つのバ
スアクセスの場合には、先出しされたアドレスａ１，ａ
２に対して、対応するデータｄ１，ｄ２が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ＝３
個分だけ遅らせるパイプライン制御条件が決定される。

【０１８７】例えば、パイプライン＝４のときのラッチ
を３段で止める信号P4-3E 信号がパイプライン段数選択
部４４に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部４２では、パイ
プライン選択条件となるパイプラインを起動するＳＥＬ
信号が出力される。また、パイプライン段数選択部４４
ではパイプラインを選択するため、ラッチ１−SEL 信号
〜ラッチ３−SEL 信号がそれぞれパイプラインラッチ部
４５に出力される。

【０１８８】さらに、パイプライン段数に基づいてデー
タＤ０〜Ｄ63の有効位置の判断処理をする。この際に、
第１〜第５の実施例と異なり、第１のＬatch１〜第３の
Ｌatｃｈ４によりアドレス情報がラッチ＝３個分だけ遅
らされる。

【０１８９】これにより、先出しアドレスａ１，ａ２と
対応したデータｄ１，ｄ２がレジスタ２８に格納され
る。なお、これはパイプライン＝１，２にも該当し、パ
イプライン＝ｎの場合であっても良い。

【０１９０】このようにして、本発明の各実施例に係る
データ処理方法によれば、リセット処理に基づいて先出
しされたアドレスＡ０〜Ａ31とメモリアクセスに係るデ
ータＤ０〜Ｄ63との対応制御処理をしている。

【０１９１】例えば、メモリアクセスに係り先出しされ
たアドレスＡ０〜Ａ31を転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータＤ０〜Ｄ63の有効位置が判断される。

【０１９２】例えば、アドレスパイプラインバスを介し
て読み出すべきロードデータＤ０〜Ｄ63が当該メモリア
クセス装置に入力されるまで、該データＤ０〜Ｄ63に対
するアドレス情報ａ１，ａ２…が先出しされても、デー
タＤ０〜Ｄ63が入力されるまで、ロードデータ制御部２
４において、そのアドレス情報ａ１，ａ２…が保持され
る。

【０１９３】このことから、主記憶装置１５が６４ビッ
トデータバス幅を有していた場合であって、３２ビット
のデータＤ０〜Ｄ63をロードする場合，すなわち、「デ
ータバス幅≠データサイズ」のような場合にも、６４ビ
ットのデータバスでロードされたデータＤ０〜Ｄ63の
内、どのデータＤ０〜Ｄ63が有効か否かを、ロードデー
タ制御部２４において、それ判断することが可能とな
る。

【０１９４】また、３２ビットのデータＤ０〜Ｄ63を取
り扱う場合であって、それが６４ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をロードデータ制御部２４のパイプラインラッチ部４５
において実行し、それ保持して置くことが可能となる。

【０１９５】さらに、アドレス先出し分の情報ａ１，ａ
２…を保持する場合でも、従来例に比べて、パイプライ
ンバスの段数（アドレス先出し数）によってその制御を
簡単に決めることが可能となる。すなわち、何らの内部
要因により、パイプラインバスの段数分だけ、アドレス
Ａ０〜Ａ31を出力せずに、アドレスＡ０〜Ａ31を出力途
中で中断した場合であって、データＤ０〜Ｄ63だけのサ
イクルに遷移しても、該アドレスＡ０〜Ａ31とデータと
を処理するサイクルを飛び越すことが無くなる。

【０１９６】また、外部からの要因により、アドレス先
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。

【０１９７】すなわち、アドレス先出し中のメモリから
の応答信号となるＤＣ＃信号を検出するサイクルでバス
権を解放するＢＲＬ＃信号がアサートされた場合であっ
ても、アドレス先出しサイクルでは先出しできるアドレ
スＡ０〜Ａ31を出力して置き、その後、残りのバンクか
らのＤＣ＃信号がアサートされるのを待って、アドレス
Ａ０〜Ａ31を更新して行くことができる。

【０１９８】例えば、パイプライン＝４の場合は、アド
レスＡ０〜Ａ31を４つ先出した時点で、ＤＣ＃信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのＤＣ＃信号により、出力アドレスＡ０〜Ａ31
を更新して行く。

【０１９９】また、当該メモリアクセス装置が主記憶装
置１５をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのＢＲＬ＃信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。

【０２００】かかる場合にも、当該サイクルでＤＣ＃信
号と共にＢＲＬ＃信号を受け付けた場合に、残りのＤＣ
＃信号を受け付けてからデータＤ０〜Ｄ63だけの処理を
する個数とアドレスＡ０〜Ａ31先出し分の数とを一致さ
せることが可能となる。

【０２０１】これにより、従来例のようにアドレス先出
し「１」，「２」，「４」のデータロードタイミング制
御をする場合であって、「アドレスＡ０〜Ａ31だけを出
力しているサイクル」，「ＤＣ＃信号によるアドレス切
換えとリードデータの入力処理をしているサイクル」及
び「リードデータの入力処理のみを行っているサイク
ル」が混在した場合であっても、アドレスパイプライン
バスにおける有効なロードデータを容易に決めることが
可能となり、バスの正常動作を確保すること、及び、ア
ドレスパイプラインラインバスのデータロード制御の簡
略化を図ることが可能となる。

【０２０２】

【発明の効果】以上説明したように、本発明のデータ処
理装置によれば条件決定手段，パイプライン制御条件及
び段数選択手段から成るアドレス／データ制御手段が設
けられ、先出しされたアドレスとメモリアクセスに係る
データとが対応制御される。

【０２０３】このため、アドレス転送手段のデータバス
幅が該データのデータサイズと異なる場合であっても、
先出しされたアドレスと同タイミングのアドレス情報や
内部例外，ＴＬＢエントリー要求，バス権解放等のパイ
プライン情報に基づいてデータの有効位置を検出するこ
とができる。

【０２０４】このことで、従来例のように「アドレスだ
けを出力しているサイクル」，「データコンプリート信
号によるアドレス切換えとリードデータの入力処理をし
ているサイクル」及び「リードデータの入力処理のみを
行っているサイクル」が混在した場合であっても、出力
アドレスとロードデータとの対応を取ることが可能とな
る。

【０２０５】また、アドレス転送手段における有効なロ
ードデータを簡単に判断することができことから、当該
データ処理装置の記憶手段を上位，下位ビットに分けて
制御をすることにより、主記憶装置から読み出されたデ
ータを正確に記憶手段に格納することができる。このこ
とで、バスの正常動作を確保すること，及び、該転送手
段のロード制御の簡略化を図ることが可能となる。

【０２０６】さらに、本発明のデータ処理方法によれ
ば、リセット処理に基づいてメモリアクセスに係りアド
レスパイプライン処理をする場合に、アドレス情報とパ
イプライン情報とに基づいてパイプライン制御条件を決
定し、該パイプライン制御条件とパイプラインモードと
に基づいてパイプライン段数を選択し、そのパイプライ
ン段数に基づいてデータの有効位置を判断している。

【０２０７】このため、ロードデータが当該データ処理
装置に入力されるまで、該データに対するアドレス情報
が先出しされても、データが入力されるまで、そのアド
レス情報を保持し置くことが可能となる。

【０２０８】このことで、パイプライン数よりも短いア
クセス数の場合であっても、出力アドレスとロードデー
タとの対応を取ることができることから、その有効デー
タを容易に判断することが可能となる。また、何らかの
内，外部要因により、データ転送中に、そのアクセス中
断するような要因が生じても、出力アドレスとロードデ
ータとの対応を取ることができることから、その有効デ
ータを容易に判断することが可能となる。

【０２０９】これにより、有効なロードデータが容易に
決められることからデータロード制御の簡略化を図るこ
とが可能となり、ダイナミックＲＡＭを使用した高速動
作可能なメモリアクセス装置の提供に寄与するところが
大きい。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置及びデータ処理方
法の原理図である。

【図２】本発明の各実施例に係るメモリアクセス装置の
構成図である。

【図３】本発明の各実施例に係るレジスタの内部構成図
である。

【図４】本発明の各実施例に係るロードデータ制御部の
構成図である。

【図５】本発明の各実施例に係るアドレス情報制御部の
構成図である。

【図６】本発明の各実施例に係る条件抽出回路の内部構
成図である。

【図７】本発明の各実施例に係るパイプライン段数決定
部の構成図（その１）である。

【図８】本発明の各実施例に係るパイプライン段数決定
部の構成図（その２）である。

【図９】本発明の各実施例に係る選択信号生成部の構成
図である。

【図10】本発明の各実施例に係るパイプライン段数選択
部の構成図である。

【図11】本発明の各実施例に係るパイプラインラッチ部
の構成図である。

【図12】本発明の第１の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図13】本発明の第２の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図14】本発明の第３の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図15】本発明の第４の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図16】本発明の第５の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図17】本発明の第６の実施例に係るパイプライン＝４
のアドレスとデータとの関係図である。

【図18】従来例に係るアドレスパイプライン方式のデー
タ処理装置の説明図である。

【図19】従来例に係るデータ処理装置の動作タイムチャ
ートである。

【図20】従来例に係るパイプライン＝１（アドレス１つ
先出し）リードサイクル（ウエイト無）のタイムチャー
トである。

【図21】従来例に係るパイプライン＝２（アドレス２つ
先出し）リードサイクル（ウエイト無）のタイムチャー
トである。

【図22】従来例に係るパイプライン＝４（アドレス４つ
先出し）リードサイクル（ウエイト無）のタイムチャー
トである。

【図23】従来例に係るパイプライン＝４（アドレス４つ
先出し）リードサイクル（１ウエイト）のタイムチャー
トである。

【図24】従来例に係る第１の問題点を説明するデータバ
スとデータサイズとの関係図である。

【図25】従来例に係る第２の問題点を説明するパイプラ
イン＝４でメモリアクセス＝２の場合のタイムチャート
である。

【図26】従来例に係る第３の問題点を説明するパイプラ
イン＝４とバス権解放信号との関係タイムチャートであ
る。

【符号の説明】 １１…アドレス／データ制御手段、 11Ａ…条件決定手段、 11Ｂ…段数選択手段、 11Ｃ…有効データ検出手段、 １２…アドレス転送手段、 １３…記憶手段、 １４…データバス、 １５…主記憶装置、 Ｄ０〜Ｄｎ…データ、 Ａ０〜Ａｎ…アドレス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白沢 謙二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリアクセスに係り先出しされたアド
   レス（Ａ０〜Ａｎ）を転送するアドレス転送手段（１
   ２）を有するデータ処理装置において、前記先出しされ
   たアドレス（Ａ０〜Ａｎ）とメモリアクセスに係るデー
   タ（Ｄ０〜Ｄｎ）との対応制御をするアドレス／データ
   制御手段（１１）が設けられることを特徴とするデータ
   処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、前記アドレス／データ制御手段（１１）が、少なく
   とも、アドレス情報とパイプライン情報とに基づいてパ
   イプライン制御条件を決定する条件決定手段（11Ａ）
   と、前記パイプライン制御条件やパイプライン選択条件
   に基づいてパイプライン段数を選択する段数選択手段
   （11Ｂ）と、前記パイプライン段数に基づいてデータ
   （Ｄ０〜Ｄｎ）の有効位置を検出する有効データ検出手
   段（11Ｃ）から成ることを特徴とするデータ処理装置。
3. 【請求項３】 請求項１記載のデータ処理装置におい
   て、前記データ（Ｄ０〜Ｄｎ）を格納する記憶手段（１
   ３）が設けられ、前記アドレス転送手段（１２）のデー
   タバス幅が該データ（Ｄ０〜Ｄｎ）のデータサイズと異
   なる場合に、前記記憶手段（１３）が上位，下位ビット
   に分けて制御されることを特徴とするデータ処理装置。
4. 【請求項４】 メモリアクセスに係り先出しされたアド
   レス（Ａ０〜Ａｎ）を転送するアドレスパイプライン処
   理をするデータ処理方法において、前記先出しされたア
   ドレス（Ａ０〜Ａｎ）とメモリアクセスに係るデータ
   （Ｄ０〜Ｄｎ）との対応制御処理をすることを特徴とす
   るデータ処理方法。
5. 【請求項５】 請求項３記載のデータ処理方法におい
   て、前記対応制御処理は、少なくとも、アドレス情報と
   パイプライン情報とに基づいてパイプライン制御条件の
   決定処理をし、前記パイプライン制御条件やパイプライ
   ンモードに基づいてパイプライン段数の選択処理をし、
   前記パイプライン段数に基づいてデータ（Ｄ０〜Ｄｎ）
   の有効位置の判断処理をすることを特徴とするデータ処
   理方法。
6. 【請求項６】 請求項４記載のデータ処理方法におい
   て、前記対応制御処理は、当該アドレスパイプライン処
   理を解除するリセット処理に基づいて行うことを特徴と
   するデータ処理方法。