JPH05204741A - データ処理装置及びデータ処理方法 - Google Patents
データ処理装置及びデータ処理方法Info
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- JPH05204741A JPH05204741A JP1434392A JP1434392A JPH05204741A JP H05204741 A JPH05204741 A JP H05204741A JP 1434392 A JP1434392 A JP 1434392A JP 1434392 A JP1434392 A JP 1434392A JP H05204741 A JPH05204741 A JP H05204741A
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- data
- signal
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Abstract
(57)【要約】
【目的】 本発明はデータ処理装置に関し、先出しされ
たアドレス情報をデータが入力するまで保持し、該パイ
プライン段数や,バスサイクル数,内部例外,TLBエ
ントリー要求,バス権解放等の条件に基づいてアドレス
パイプラインバスの制御をし、当該バスのデータロード
制御の簡略化を図ることを目的とする。 【構成】 メモリアクセスに係り先出しされたアドレス
A0〜Anを転送するアドレス転送手段12を有するデ
ータ処理装置において、前記先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御をするアドレス/データ制御手段11が設けら
れ、前記アドレス/データ制御手段11が、少なくと
も、アドレス情報とパイプライン情報とに基づいてパイ
プライン制御条件を決定する条件決定手段11Aと、前記
パイプライン制御条件やパイプライン選択条件に基づい
てパイプライン段数を選択する段数選択手段11Bと、前
記パイプライン段数に基づいてデータD0〜Dnの有効
位置を検出する有効データ検出手段11Cから成ることを
含み構成する。
たアドレス情報をデータが入力するまで保持し、該パイ
プライン段数や,バスサイクル数,内部例外,TLBエ
ントリー要求,バス権解放等の条件に基づいてアドレス
パイプラインバスの制御をし、当該バスのデータロード
制御の簡略化を図ることを目的とする。 【構成】 メモリアクセスに係り先出しされたアドレス
A0〜Anを転送するアドレス転送手段12を有するデ
ータ処理装置において、前記先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御をするアドレス/データ制御手段11が設けら
れ、前記アドレス/データ制御手段11が、少なくと
も、アドレス情報とパイプライン情報とに基づいてパイ
プライン制御条件を決定する条件決定手段11Aと、前記
パイプライン制御条件やパイプライン選択条件に基づい
てパイプライン段数を選択する段数選択手段11Bと、前
記パイプライン段数に基づいてデータD0〜Dnの有効
位置を検出する有効データ検出手段11Cから成ることを
含み構成する。
Description
【0001】〔目 次〕 産業上の利用分野 従来の技術(図18〜23) 発明が解決しようとする課題(図24〜26) 課題を解決するための手段(図1) 作用 実施例 (1)第1の実施例の説明(図2〜12) (2)第2の実施例の説明(図13) (3)第3の実施例の説明(図14) (4)第4の実施例の説明(図15) (5)第5の実施例の説明(図16) (6)第6の実施例の説明(図17) 発明の効果
【0002】
【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に関するものであり、更に詳しく言えば、
アドレス先出し(以下アドレスパイプラインという)バ
スを有するメモリアクセス装置及びそのロード方法に関
するものである。
ータ処理方法に関するものであり、更に詳しく言えば、
アドレス先出し(以下アドレスパイプラインという)バ
スを有するメモリアクセス装置及びそのロード方法に関
するものである。
【0003】近年、データ処理システムの機能の高性能
化の要求に伴い、マイクロプロセッサ等のメモリアクセ
ス装置の動作周波数の高速化が要求されている。例え
ば、外部メモリにスタティックRAM(以下SRAMと
いう)が用いられたメモリアクセス装置であれば、その
動作周波数を満足する。
化の要求に伴い、マイクロプロセッサ等のメモリアクセ
ス装置の動作周波数の高速化が要求されている。例え
ば、外部メモリにスタティックRAM(以下SRAMと
いう)が用いられたメモリアクセス装置であれば、その
動作周波数を満足する。
【0004】しかし、SRAMは高価であり、コストパ
ーマンスに欠け、主記憶装置としては不適当である。従
って、SRAMはキャッシュメモリやローカルメモリ等
の少容量のメモリに使用される。そこで、主記憶装置と
して、ダイナミックRAM(以下DRAMという)を使
用したデータ処理装置が開発されている。
ーマンスに欠け、主記憶装置としては不適当である。従
って、SRAMはキャッシュメモリやローカルメモリ等
の少容量のメモリに使用される。そこで、主記憶装置と
して、ダイナミックRAM(以下DRAMという)を使
用したデータ処理装置が開発されている。
【0005】これによれば、アドレスパイプラインバス
を有するデータ処理装置において、主記憶装置を4つの
バンクに分けて制御をすることにより、そのアクセスタ
イムの高速化が図られている。
を有するデータ処理装置において、主記憶装置を4つの
バンクに分けて制御をすることにより、そのアクセスタ
イムの高速化が図られている。
【0006】このため、当該データ処理装置が「アドレ
スだけを出力しているサイクル」,「メモリからの応答
信号となるデータコンプリート信号によるアドレス切換
えとリードデータの入力処理をしているサイクル」及び
「リードデータの入力処理のみを行っているサイクル」
が混在した場合やデータバス幅とデータサイズが異なっ
ていた場合に、出力アドレスとロードデータとの対応を
取ることが困難となる。
スだけを出力しているサイクル」,「メモリからの応答
信号となるデータコンプリート信号によるアドレス切換
えとリードデータの入力処理をしているサイクル」及び
「リードデータの入力処理のみを行っているサイクル」
が混在した場合やデータバス幅とデータサイズが異なっ
ていた場合に、出力アドレスとロードデータとの対応を
取ることが困難となる。
【0007】そこで、先出しをしたアドレス情報をデー
タが入力するまで保持し、該パイプライン段数や,バス
サイクル数,内部例外,TLBエントリー要求,バス権
解放等の条件に基づいてアドレスパイプラインバスの制
御をし、当該バスのデータロード制御の簡略化を図るこ
とができる装置及びその方法が望まれている。
タが入力するまで保持し、該パイプライン段数や,バス
サイクル数,内部例外,TLBエントリー要求,バス権
解放等の条件に基づいてアドレスパイプラインバスの制
御をし、当該バスのデータロード制御の簡略化を図るこ
とができる装置及びその方法が望まれている。
【0008】
【従来の技術】図18〜26は、従来例に係る説明図であ
る。また、図18は、従来例に係るアドレスパイプライン
方式のデータ処理装置の説明図である。
る。また、図18は、従来例に係るアドレスパイプライン
方式のデータ処理装置の説明図である。
【0009】例えば、DRAMを使用しインターリーブ
方式を採るメモリアクセスシステムは、図18において、
アドレス先出しバス(以下パイプラインバスという)3
やデータバス4に接続されたメモリアクセス装置1及び
主記憶装置2から成る。
方式を採るメモリアクセスシステムは、図18において、
アドレス先出しバス(以下パイプラインバスという)3
やデータバス4に接続されたメモリアクセス装置1及び
主記憶装置2から成る。
【0010】当該システムの特徴は、SRAMよりも動
作周波数が遅いDRAMを主記憶装置2に使用し、それ
らを4つのバンクBANK0〜BANK3を分けして、そのメモ
リアクセスをし、見かけ上、書込み/読出し動作速度を
上げるものである。
作周波数が遅いDRAMを主記憶装置2に使用し、それ
らを4つのバンクBANK0〜BANK3を分けして、そのメモ
リアクセスをし、見かけ上、書込み/読出し動作速度を
上げるものである。
【0011】図19は、従来例に係るデータ処理装置の動
作タイムチャートであり、例えば、4つのアドレスを先
出しするアドレスパイプラインモードの場合、主記憶装
置2のバンクBANK0には、アドレスn,n+4,n+
8,n+12…がラッチされる。
作タイムチャートであり、例えば、4つのアドレスを先
出しするアドレスパイプラインモードの場合、主記憶装
置2のバンクBANK0には、アドレスn,n+4,n+
8,n+12…がラッチされる。
【0012】また、同様に、バンクBANK1にはアドレス
n+1,n+5,n+9,n+13…がラッチされ、BAN
K2には、アドレスn+2,n+6,n+10,n+14…が
ラッチされ、BANK3には、アドレスn+3,n+7,n
+11,n+15…がラッチされる。
n+1,n+5,n+9,n+13…がラッチされ、BAN
K2には、アドレスn+2,n+6,n+10,n+14…が
ラッチされ、BANK3には、アドレスn+3,n+7,n
+11,n+15…がラッチされる。
【0013】これにより、主記憶装置2からメモリアク
セス装置1にアサートされるべき、データコンプリート
信号(DC#信号)が見かけ上、基準クロックCLKの連
続サイクルと同速度の信号として認識され、そのメモリ
アクセスが連続しているように見える。
セス装置1にアサートされるべき、データコンプリート
信号(DC#信号)が見かけ上、基準クロックCLKの連
続サイクルと同速度の信号として認識され、そのメモリ
アクセスが連続しているように見える。
【0014】また、図20は、従来例に係るパイプライン
=1(アドレス1つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロード(
読み出す)する場合、アドレス先出し「1」のデータロ
ードタイミングを示している。
=1(アドレス1つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロード(
読み出す)する場合、アドレス先出し「1」のデータロ
ードタイミングを示している。
【0015】図20において、まず、アドレスパイプライ
ンバス(以下単にパイプラインバスという)3では実行
しているバスサイクルの完了を待たずに、アドレスA0
〜A31に係るアドレス情報a1に続くa2の1つを先出
する。この際に、アドレスa1の出力に基づいてそれを
確定するバススタート信号BS#がメモリアクセス装置
1から主記憶装置2に出力され、その後、データストロ
ーブ信号DS#が主記憶装置2に出力される。
ンバス(以下単にパイプラインバスという)3では実行
しているバスサイクルの完了を待たずに、アドレスA0
〜A31に係るアドレス情報a1に続くa2の1つを先出
する。この際に、アドレスa1の出力に基づいてそれを
確定するバススタート信号BS#がメモリアクセス装置
1から主記憶装置2に出力され、その後、データストロ
ーブ信号DS#が主記憶装置2に出力される。
【0016】これにより、メモリアクセス装置1から主
記憶装置2に出力される書込み信号R/W#,アドレス
有効信号AV#及びパイプラインイネーブル信号PEN#
に基づいてデータD0〜D63に係るロードデータd1,
d2…d6がロードされる。この際に、主記憶装置2か
らメモリアクセス装置1にデータd1に対するDC#信
号,データd2〜D6に対するDC#信号が出力され
る。
記憶装置2に出力される書込み信号R/W#,アドレス
有効信号AV#及びパイプラインイネーブル信号PEN#
に基づいてデータD0〜D63に係るロードデータd1,
d2…d6がロードされる。この際に、主記憶装置2か
らメモリアクセス装置1にデータd1に対するDC#信
号,データd2〜D6に対するDC#信号が出力され
る。
【0017】なお、図21は、従来例に係るパイプライン
=2(アドレス2つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロードす
る場合、そのアドレス先出しが「2」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスA0〜A31に係るアドレス情報a
1に続くa2,a3の2つを先出する。
=2(アドレス2つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロードす
る場合、そのアドレス先出しが「2」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスA0〜A31に係るアドレス情報a
1に続くa2,a3の2つを先出する。
【0018】また、図22は、従来例に係るパイプライン
=4(アドレス4つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロードす
る場合、そのアドレス先出しが「4」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスA0〜A31に係るアドレス情報a
1に続くa2,a3,a4,a5の4つを先出する。
=4(アドレス4つ先出し)リードサイクル(ウエイト
無)のタイムチャートであり、例えば、主記憶装置2か
らメモリアクセス装置1にデータD0〜D63をロードす
る場合、そのアドレス先出しが「4」のデータロードタ
イミングを示している。ここでは、バスサイクルの完了
を待たずに、アドレスA0〜A31に係るアドレス情報a
1に続くa2,a3,a4,a5の4つを先出する。
【0019】さらに、図23は、従来例に係るパイプライ
ン=4(アドレス4つ先出し)リードサイクル(1ウエ
イト)のタイムチャートであり、例えば、主記憶装置2
からメモリアクセス装置1にデータD0〜D63をロード
( 読み出す)する場合、アドレス先出し「4」のデータ
ロードタイミングを示している。ここでは、バスサイク
ルの完了を待たずに、アドレスA0〜A31に係るアドレ
ス情報a1に続くa2,a3,a4の4つを先出する。
ン=4(アドレス4つ先出し)リードサイクル(1ウエ
イト)のタイムチャートであり、例えば、主記憶装置2
からメモリアクセス装置1にデータD0〜D63をロード
( 読み出す)する場合、アドレス先出し「4」のデータ
ロードタイミングを示している。ここでは、バスサイク
ルの完了を待たずに、アドレスA0〜A31に係るアドレ
ス情報a1に続くa2,a3,a4の4つを先出する。
【0020】
【発明が解決しようとする課題】ところで、従来例のパ
イプラインバス3を有するデータ処理装置によれば、主
記憶装置2を4つのバンクBANK0〜BANK3に分けて制御
をすることにより、そのアクセスタイムの高速化が図ら
れている。しかし、当該データ処理装置が次のような状
態を有することから下記のような問題を生ずる。
イプラインバス3を有するデータ処理装置によれば、主
記憶装置2を4つのバンクBANK0〜BANK3に分けて制御
をすることにより、そのアクセスタイムの高速化が図ら
れている。しかし、当該データ処理装置が次のような状
態を有することから下記のような問題を生ずる。
【0021】 図20〜24のアドレス先出し「1」,
「2」,「4」のデータロードタイミングに示すよう
に、パイプラインバス3では実行しているバスサイクル
の完了を待たずに、アドレスA0〜A31の先出しを行う
ので、「アドレスA0〜A31だけを出力しているサイク
ル」が存在する。
「2」,「4」のデータロードタイミングに示すよう
に、パイプラインバス3では実行しているバスサイクル
の完了を待たずに、アドレスA0〜A31の先出しを行う
ので、「アドレスA0〜A31だけを出力しているサイク
ル」が存在する。
【0022】 また、アドレスA0〜A31の先出し処
理の出力後には、メモリ側からの応答信号(DC#信
号)がアサートしない限り、アドレスA0〜A31を更新
しない。また、リードデータも受け取らないという「D
C#信号によるアドレス切換えとリードデータの入力処
理をしているサイクル」が存在する。
理の出力後には、メモリ側からの応答信号(DC#信
号)がアサートしない限り、アドレスA0〜A31を更新
しない。また、リードデータも受け取らないという「D
C#信号によるアドレス切換えとリードデータの入力処
理をしているサイクル」が存在する。
【0023】ここで、アドレスA0〜A31を更新しない
理由は1つのバンクアクセスに対して、前のアドレスA
0〜A31に対するデータ処理が終了しない限り,すなわ
ち、前バスサイクルのロードデータD0〜D63に対する
DC#信号がアサートされない限り、アドレスA0〜A
31の更新が許可されないからである。
理由は1つのバンクアクセスに対して、前のアドレスA
0〜A31に対するデータ処理が終了しない限り,すなわ
ち、前バスサイクルのロードデータD0〜D63に対する
DC#信号がアサートされない限り、アドレスA0〜A
31の更新が許可されないからである。
【0024】 さらに、ロードデータD0〜D63に係
るアドレスA0〜A31を出力した後は、先出し分のアド
レスA0〜A31に対応するロードデータD0〜D63を受
け取る「リードデータの入力処理のみを行っているサイ
クル」が存在する。
るアドレスA0〜A31を出力した後は、先出し分のアド
レスA0〜A31に対応するロードデータD0〜D63を受
け取る「リードデータの入力処理のみを行っているサイ
クル」が存在する。
【0025】〔1〕第1の問題点 従って、パイプラインバス3では読み出すべきロードデ
ータD0〜D63がメモリアクセス装置1に入力されたと
きには、該データD0〜D63に対するアドレス情報が先
出しされているために、それが既に無くなっている。こ
のことで、データD0〜D63が入力されるまで、そのア
ドレス情報を保持し置く必要がある。しかし、次のよう
な問題がある。
ータD0〜D63がメモリアクセス装置1に入力されたと
きには、該データD0〜D63に対するアドレス情報が先
出しされているために、それが既に無くなっている。こ
のことで、データD0〜D63が入力されるまで、そのア
ドレス情報を保持し置く必要がある。しかし、次のよう
な問題がある。
【0026】例えば、主記憶装置2が64ビットデータ
バス幅を有していた場合であって、64ビットのデータ
をロードする場合には、「データバス幅=データサイ
ズ」となることから支障はなく、メモリアクセス装置1
において、データバス4から入力された全データDを有
効して取り扱える(図24(d)参照)。
バス幅を有していた場合であって、64ビットのデータ
をロードする場合には、「データバス幅=データサイ
ズ」となることから支障はなく、メモリアクセス装置1
において、データバス4から入力された全データDを有
効して取り扱える(図24(d)参照)。
【0027】しかし、図24(a)〜(c)に示すよう
に、64ビットデータバス幅をもっている32ビットの
データD0〜D31をロードする場合には、すなわち、
「データバス幅≠データサイズ」のような場合には、6
4ビットのデータバス4でロードされたデータD0〜D
63の内、どのデータD0〜D31が有効なのか否かを、先
出しされたアドレス情報のデータD0〜D31がロードさ
れるまで、それ保持して置かなければならない。
に、64ビットデータバス幅をもっている32ビットの
データD0〜D31をロードする場合には、すなわち、
「データバス幅≠データサイズ」のような場合には、6
4ビットのデータバス4でロードされたデータD0〜D
63の内、どのデータD0〜D31が有効なのか否かを、先
出しされたアドレス情報のデータD0〜D31がロードさ
れるまで、それ保持して置かなければならない。
【0028】また、32ビットのデータD0〜D31を取
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合には、64ビットデータバ
ス全てが有効データD0〜D31となる。従って、アドレ
ス生成情報も有効判断の要因としなければならない。
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合には、64ビットデータバ
ス全てが有効データD0〜D31となる。従って、アドレ
ス生成情報も有効判断の要因としなければならない。
【0029】〔2〕第2の問題点 次に問題となるのは、アドレス先出し分の情報を保持す
る上で、パイプラインバス3の段数(アドレス先出し
数)によって、その制御が決まらない点である。例え
ば、何らの内部要因により、パイプラインバス3の段数
分だけ、アドレスA0〜A31を出力せずに、アドレスA
0〜A31を出力途中で中断してデータD0〜D63だけの
サイクルに遷移して、該アドレスA0〜A31とデータと
を処理するサイクルを飛び越す場合がある。
る上で、パイプラインバス3の段数(アドレス先出し
数)によって、その制御が決まらない点である。例え
ば、何らの内部要因により、パイプラインバス3の段数
分だけ、アドレスA0〜A31を出力せずに、アドレスA
0〜A31を出力途中で中断してデータD0〜D63だけの
サイクルに遷移して、該アドレスA0〜A31とデータと
を処理するサイクルを飛び越す場合がある。
【0030】かかる要因については、下記の通りであ
る。 ロードすべきデータ数がアドレスパイプライン段数
よりも少ない場合である。例えば、パイプライン=1,
2,4の全てをサポートするメモリアクセス装置1にお
いて、どのパイプラインを使用するか否かは、外部メモ
リのバンク構成やアドレス生成の方式及びデータサイズ
により決定される。
る。 ロードすべきデータ数がアドレスパイプライン段数
よりも少ない場合である。例えば、パイプライン=1,
2,4の全てをサポートするメモリアクセス装置1にお
いて、どのパイプラインを使用するか否かは、外部メモ
リのバンク構成やアドレス生成の方式及びデータサイズ
により決定される。
【0031】すなわち、図25のパイプライン=4のとき
にアクセスすべきデータd1,d2が2つしかない場合
のタイミングに示すように、パイプライン=4のバスサ
イクルが選択されても、ロードすべきデータが4つ以下
の場合等には、アドレスA0〜A31先出しサイクルを終
了してデータD0〜D63を処理するだけのサイクルに遷
移することとなる。
にアクセスすべきデータd1,d2が2つしかない場合
のタイミングに示すように、パイプライン=4のバスサ
イクルが選択されても、ロードすべきデータが4つ以下
の場合等には、アドレスA0〜A31先出しサイクルを終
了してデータD0〜D63を処理するだけのサイクルに遷
移することとなる。
【0032】従って、パイプライン=4に遷移しても、
アドレスA0〜A31とデータD0〜D63との関係は2個
先出しに留まる。 次に内部例外が発生した場合である。
アドレスA0〜A31とデータD0〜D63との関係は2個
先出しに留まる。 次に内部例外が発生した場合である。
【0033】例えば、アドレスパイプライン処理を行う
メモリアクセス装置1がメモリアクセスと並行して内部
で浮動小数点等の演算処理を行うような場合であって、
もしその演算途中でオーバーフローや無効演算等の内部
例外が発生した場合には、それがアドレス先出し中であ
っても、即座に、アドレスA0〜A31の出力を中断し
て、アドレス先出しに対するデータ処理をしてバスサイ
クルを終了しなければならない。
メモリアクセス装置1がメモリアクセスと並行して内部
で浮動小数点等の演算処理を行うような場合であって、
もしその演算途中でオーバーフローや無効演算等の内部
例外が発生した場合には、それがアドレス先出し中であ
っても、即座に、アドレスA0〜A31の出力を中断し
て、アドレス先出しに対するデータ処理をしてバスサイ
クルを終了しなければならない。
【0034】もしも、バスサイクルを即座に終了しない
と、例外が発生してしたままバスアクセスを継続してし
まうこととなり、その場合には、例外発生通知がそれだ
け遅れてしまう。これによりエラーリカバリー処理が遅
れて、当該システムの信頼性が低下をすることとなる。
と、例外が発生してしたままバスアクセスを継続してし
まうこととなり、その場合には、例外発生通知がそれだ
け遅れてしまう。これによりエラーリカバリー処理が遅
れて、当該システムの信頼性が低下をすることとなる。
【0035】 また、TLB(テーブルルックアバッ
ファ)エントリー要求が発生した場合である。例えば、
アドレス変換をサポートするメモリアクセス装置1で
は、その内部にTLBをもち、アドレス変換情報をエン
トリーしなければならない。これに対しては、パイプラ
インバス4中に、TLBミスが発生すると、発生すべき
アドレスA0〜A31がもう既に存在しないので、直ち
に、アドレス先出しを中断してデータD0〜D63だけの
処理を行いバスサイクルを終了してTLBエントリーサ
イクルに遷移しなければならない。
ファ)エントリー要求が発生した場合である。例えば、
アドレス変換をサポートするメモリアクセス装置1で
は、その内部にTLBをもち、アドレス変換情報をエン
トリーしなければならない。これに対しては、パイプラ
インバス4中に、TLBミスが発生すると、発生すべき
アドレスA0〜A31がもう既に存在しないので、直ち
に、アドレス先出しを中断してデータD0〜D63だけの
処理を行いバスサイクルを終了してTLBエントリーサ
イクルに遷移しなければならない。
【0036】〔3〕第3の問題点 次に問題となるのは、外部からの要因により、アドレス
先出し中で、そのアドレス出力を中断してデータだけの
処理をしなければならない場合がある。かかる場合に、
アドレス先出し数とそれ以降のデータ処理の個数とが一
致しない場合がある。具体的には、図26に示すようにア
ドレス先出し中のDC#信号を検出するサイクルでバス
権解放信号BRL#(Bus Release;以下BRL#信
号という)がアサートされた場合に該当する。
先出し中で、そのアドレス出力を中断してデータだけの
処理をしなければならない場合がある。かかる場合に、
アドレス先出し数とそれ以降のデータ処理の個数とが一
致しない場合がある。具体的には、図26に示すようにア
ドレス先出し中のDC#信号を検出するサイクルでバス
権解放信号BRL#(Bus Release;以下BRL#信
号という)がアサートされた場合に該当する。
【0037】これは、アドレスA0〜A31先出しサイク
ルでは先出しできるアドレスA0〜A31を出力して置
き、その後、残りのバンクからのDC#信号がアサート
されるのを待って、アドレスA0〜A31を更新して行く
ものである。
ルでは先出しできるアドレスA0〜A31を出力して置
き、その後、残りのバンクからのDC#信号がアサート
されるのを待って、アドレスA0〜A31を更新して行く
ものである。
【0038】例えば、パイプライン=4の場合は、アド
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く(図23,25参照)。なお、アドレス先出
しサイクル中に、DC#信号を検出する方法もある。
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く(図23,25参照)。なお、アドレス先出
しサイクル中に、DC#信号を検出する方法もある。
【0039】例えば、メモリアクセス装置1が主記憶装
置2をアクセスする場合に、バス権を獲得してから行う
が、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
置2をアクセスする場合に、バス権を獲得してから行う
が、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
【0040】かかる場合に、BRL#信号の受付は、誤
動作を防ぐために、主記憶装置2からの応答信号である
DC#信号のアサート時のみを受付ようとすると、BR
L#信号を受付た場合には、即座にアドレス出力を中断
して、データD0〜D63だけのアクセスに遷移し、その
データ処理が終了次第,即座に、バス権を解放しなけれ
ばならない。
動作を防ぐために、主記憶装置2からの応答信号である
DC#信号のアサート時のみを受付ようとすると、BR
L#信号を受付た場合には、即座にアドレス出力を中断
して、データD0〜D63だけのアクセスに遷移し、その
データ処理が終了次第,即座に、バス権を解放しなけれ
ばならない。
【0041】すなわち、DC#信号を検出するサイクル
は図23に示すように、アドレスA0〜A31のみを出力す
るサイクルにもあり、そのサイクルでもBRL#信号を
受け付けなければならない。
は図23に示すように、アドレスA0〜A31のみを出力す
るサイクルにもあり、そのサイクルでもBRL#信号を
受け付けなければならない。
【0042】従って、このサイクルでDC#信号と共に
BRL#信号を受け付けると、図26のようなタイミング
となり、残りのDC#信号を受け付けてからデータD0
〜D63だけの処理をする個数とアドレスA0〜A31先出
し分の数とが異なる場合が生じる。
BRL#信号を受け付けると、図26のようなタイミング
となり、残りのDC#信号を受け付けてからデータD0
〜D63だけの処理をする個数とアドレスA0〜A31先出
し分の数とが異なる場合が生じる。
【0043】なお、図26において、アドレスA0〜A31
先出しは「4」であり、アドレスA0〜A31を「4」先
出ししているが、データだけのサイクルが「3」しかな
い。これにより、パイプラインバス3における有効なロ
ードデータを決める上で困難となり、バスの正常動作の
妨げとなる。また、パイプラインバス3のデータロード
制御が複雑化を招くという問題がある。
先出しは「4」であり、アドレスA0〜A31を「4」先
出ししているが、データだけのサイクルが「3」しかな
い。これにより、パイプラインバス3における有効なロ
ードデータを決める上で困難となり、バスの正常動作の
妨げとなる。また、パイプラインバス3のデータロード
制御が複雑化を招くという問題がある。
【0044】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、先出しをしたアドレス情報をデー
タが入力するまで保持し、該パイプライン段数や,バス
サイクル数,内部例外,TLBエントリー要求,バス権
解放に基づいてパイプラインバスの制御をし、当該バス
のロード制御の簡略化を図ることが可能となるデータ処
理装置及びデータ処理方法の提供を目的とする。
作されたものであり、先出しをしたアドレス情報をデー
タが入力するまで保持し、該パイプライン段数や,バス
サイクル数,内部例外,TLBエントリー要求,バス権
解放に基づいてパイプラインバスの制御をし、当該バス
のロード制御の簡略化を図ることが可能となるデータ処
理装置及びデータ処理方法の提供を目的とする。
【0045】
【課題を解決するための手段】図1(a),(b)は、
本発明に係るデータ処理装置及びデータ処理方法の原理
図をそれぞれ示している。
本発明に係るデータ処理装置及びデータ処理方法の原理
図をそれぞれ示している。
【0046】本発明のデータ処理装置は図1(a)に示
すように、メモリアクセスに係り先出しされたアドレス
A0〜Anを転送するアドレス転送手段12を有するデ
ータ処理装置において、前記先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御をするアドレス/データ制御手段11が設けられ
ることを特徴とする。
すように、メモリアクセスに係り先出しされたアドレス
A0〜Anを転送するアドレス転送手段12を有するデ
ータ処理装置において、前記先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御をするアドレス/データ制御手段11が設けられ
ることを特徴とする。
【0047】なお、前記データ処理装置において、前記
アドレス/データ制御手段11が、図1(b)に示すよ
うに、少なくとも、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件を決定する条件決定手
段11Aと、前記パイプライン制御条件やパイプライン選
択条件に基づいてパイプライン段数を選択する段数選択
手段11Bと、前記パイプライン段数に基づいてデータD
0〜Dnの有効位置を検出する有効データ検出手段11C
から成ることを特徴とする。
アドレス/データ制御手段11が、図1(b)に示すよ
うに、少なくとも、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件を決定する条件決定手
段11Aと、前記パイプライン制御条件やパイプライン選
択条件に基づいてパイプライン段数を選択する段数選択
手段11Bと、前記パイプライン段数に基づいてデータD
0〜Dnの有効位置を検出する有効データ検出手段11C
から成ることを特徴とする。
【0048】また、前記データ処理装置において、前記
データD0〜Dnを格納する記憶手段13が設けられ、
前記アドレス転送手段12のデータバス幅が該データD
0〜Dnのデータサイズと異なる場合に、前記記憶手段
13が上位,下位ビットに分けて制御されることを特徴
とする。
データD0〜Dnを格納する記憶手段13が設けられ、
前記アドレス転送手段12のデータバス幅が該データD
0〜Dnのデータサイズと異なる場合に、前記記憶手段
13が上位,下位ビットに分けて制御されることを特徴
とする。
【0049】さらに、本発明のデータ処理方法はメモリ
アクセスに係り先出しされたアドレスA0〜Anを転送
するアドレスパイプライン処理をするデータ処理方法に
おいて、前記先出しされたアドレスA0〜Anとメモリ
アクセスに係るデータD0〜Dnとの対応制御処理をす
ることを特徴とする。
アクセスに係り先出しされたアドレスA0〜Anを転送
するアドレスパイプライン処理をするデータ処理方法に
おいて、前記先出しされたアドレスA0〜Anとメモリ
アクセスに係るデータD0〜Dnとの対応制御処理をす
ることを特徴とする。
【0050】なお、前記データ処理方法において、前記
対応制御処理は、少なくとも、アドレス情報とパイプラ
イン情報とに基づいてパイプライン制御条件の決定処理
をし、前記パイプライン制御条件やパイプラインモード
に基づいてパイプライン段数の選択処理をし、前記パイ
プライン段数に基づいてデータD0〜Dnの有効位置の
判断処理をすることを特徴とする。
対応制御処理は、少なくとも、アドレス情報とパイプラ
イン情報とに基づいてパイプライン制御条件の決定処理
をし、前記パイプライン制御条件やパイプラインモード
に基づいてパイプライン段数の選択処理をし、前記パイ
プライン段数に基づいてデータD0〜Dnの有効位置の
判断処理をすることを特徴とする。
【0051】また、前記データ処理方法において、前記
対応制御処理は、当該アドレスパイプライン処理を解除
するリセット処理に基づいて行うことを特徴とし、上記
目的を達成する。
対応制御処理は、当該アドレスパイプライン処理を解除
するリセット処理に基づいて行うことを特徴とし、上記
目的を達成する。
【0052】
【作 用】本発明のデータ処理装置によれば、図1
(a)に示すように、先出しされたアドレスA0〜An
とメモリアクセスに係るデータD0〜Dnとの対応制御
をするアドレス/データ制御手段11が設けられる。
(a)に示すように、先出しされたアドレスA0〜An
とメモリアクセスに係るデータD0〜Dnとの対応制御
をするアドレス/データ制御手段11が設けられる。
【0053】例えば、アドレス転送手段12のデータバ
ス幅が該データD0〜Dnのデータサイズと異なる場合
であって、主記憶装置15のデータD0〜Dnの読出し
動作(メモリアクセス)に係り先出しされたアドレスA
0〜Anがアドレス転送手段12を介して該記憶装置1
5に転送される。
ス幅が該データD0〜Dnのデータサイズと異なる場合
であって、主記憶装置15のデータD0〜Dnの読出し
動作(メモリアクセス)に係り先出しされたアドレスA
0〜Anがアドレス転送手段12を介して該記憶装置1
5に転送される。
【0054】この際に、図1(b)に示すように、アド
レス/データ制御手段11の条件決定手段11Aにより先
出しされたアドレスA0〜Anと同タイミングのアドレ
ス情報や内部例外,TLBエントリー要求,バス権解放
等のパイプライン情報に基づいてパイプライン制御条件
が決定され、該パイプライン制御条件とパイプライン選
択条件とに基づいてパイプライン段数が段数選択手段11
Bにより選択される。
レス/データ制御手段11の条件決定手段11Aにより先
出しされたアドレスA0〜Anと同タイミングのアドレ
ス情報や内部例外,TLBエントリー要求,バス権解放
等のパイプライン情報に基づいてパイプライン制御条件
が決定され、該パイプライン制御条件とパイプライン選
択条件とに基づいてパイプライン段数が段数選択手段11
Bにより選択される。
【0055】また、該パイプライン段数に基づいてデー
タD0〜Dnの有効位置が有効データ検出手段11Cによ
り検出される。これにより、当該データ処理装置の記憶
手段13を上位,下位ビットに分けて制御をすることに
より、主記憶装置15から読み出されたデータ(以下ロ
ードデータという)D0〜Dnが記憶手段13に格納さ
れる。
タD0〜Dnの有効位置が有効データ検出手段11Cによ
り検出される。これにより、当該データ処理装置の記憶
手段13を上位,下位ビットに分けて制御をすることに
より、主記憶装置15から読み出されたデータ(以下ロ
ードデータという)D0〜Dnが記憶手段13に格納さ
れる。
【0056】このため、従来例のように「アドレスだけ
を出力しているサイクル」,「DC#信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、出力
アドレスA0〜AnとロードデータD0〜Dnとの対応
を取ることが可能となる。
を出力しているサイクル」,「DC#信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、出力
アドレスA0〜AnとロードデータD0〜Dnとの対応
を取ることが可能となる。
【0057】これにより、アドレス転送手段12におけ
る有効なロードデータD0〜Dnを簡単に判断すること
ができ、バスの正常動作を確保すること,及び、該転送
手段12のロード制御の簡略化を図ることが可能とな
る。
る有効なロードデータD0〜Dnを簡単に判断すること
ができ、バスの正常動作を確保すること,及び、該転送
手段12のロード制御の簡略化を図ることが可能とな
る。
【0058】さらに、本発明のデータ処理方法によれ
ば、リセット処理に基づいて先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御処理をしている。
ば、リセット処理に基づいて先出しされたアドレスA0
〜Anとメモリアクセスに係るデータD0〜Dnとの対
応制御処理をしている。
【0059】例えば、メモリアクセスに係り先出しされ
たアドレスA0〜Anを転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータD0〜Dnの有効位置が判断される。
たアドレスA0〜Anを転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータD0〜Dnの有効位置が判断される。
【0060】このため、データ転送手段12を介して読
み出すべきロードデータD0〜Dnが当該データ処理装
置に入力されるまで、該データD0〜Dnに対するアド
レス情報が先出しされても、データD0〜Dnが入力さ
れるまで、アドレス/データ制御手段11において、そ
のアドレス情報を保持し置くことが可能となる。
み出すべきロードデータD0〜Dnが当該データ処理装
置に入力されるまで、該データD0〜Dnに対するアド
レス情報が先出しされても、データD0〜Dnが入力さ
れるまで、アドレス/データ制御手段11において、そ
のアドレス情報を保持し置くことが可能となる。
【0061】例えば、主記憶装置15が64ビットデー
タバス幅を有していた場合であって、32ビットのデー
タD0〜D31をロードする場合,すなわち、「データバ
ス幅≠データサイズ」のような場合にも、64ビットの
データバス4でロードされたデータD0〜D63の内、ど
のデータD0〜D31が有効か否かを、先出しされたアド
レス情報のデータD0〜D31がロードされるまで、アド
レス/データ制御手段11において、それ保持して置く
ことが可能となる。
タバス幅を有していた場合であって、32ビットのデー
タD0〜D31をロードする場合,すなわち、「データバ
ス幅≠データサイズ」のような場合にも、64ビットの
データバス4でロードされたデータD0〜D63の内、ど
のデータD0〜D31が有効か否かを、先出しされたアド
レス情報のデータD0〜D31がロードされるまで、アド
レス/データ制御手段11において、それ保持して置く
ことが可能となる。
【0062】また、32ビットのデータD0〜D31を取
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をアドレス/データ制御手段11の有効データ検出手段
11Cにおいて実行し、それ保持して置くことが可能とな
る。
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をアドレス/データ制御手段11の有効データ検出手段
11Cにおいて実行し、それ保持して置くことが可能とな
る。
【0063】さらに、アドレス先出し分の情報を保持す
る場合でも、従来例に比べて、データ転送手段12の段
数(アドレス先出し数)によってその制御を簡単に決め
ることが可能となる。すなわち、何らの内部要因によ
り、データ転送手段12の段数分だけ、アドレスA0〜
A31を出力せずに、アドレスA0〜A31を出力途中で中
断した場合であっても、データD0〜D63だけのサイク
ルに遷移しても、該アドレスA0〜A31とデータとを処
理するサイクルを飛び越すことが無くなる。
る場合でも、従来例に比べて、データ転送手段12の段
数(アドレス先出し数)によってその制御を簡単に決め
ることが可能となる。すなわち、何らの内部要因によ
り、データ転送手段12の段数分だけ、アドレスA0〜
A31を出力せずに、アドレスA0〜A31を出力途中で中
断した場合であっても、データD0〜D63だけのサイク
ルに遷移しても、該アドレスA0〜A31とデータとを処
理するサイクルを飛び越すことが無くなる。
【0064】また、外部からの要因により、アドレス先
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。
【0065】すなわち、アドレス先出し中のメモリから
の応答信号となるDC#信号(データコンプリート信
号)を検出するサイクルでバス権を解放するBRL#信
号がアサートされた場合であっても、アドレス先出しサ
イクルでは先出しできるアドレスA0〜A31を出力して
置き、その後、残りのバンクからのDC#信号がアサー
トされるのを待って、アドレスA0〜A31を更新して行
くことができる。
の応答信号となるDC#信号(データコンプリート信
号)を検出するサイクルでバス権を解放するBRL#信
号がアサートされた場合であっても、アドレス先出しサ
イクルでは先出しできるアドレスA0〜A31を出力して
置き、その後、残りのバンクからのDC#信号がアサー
トされるのを待って、アドレスA0〜A31を更新して行
くことができる。
【0066】例えば、パイプライン=4の場合は、アド
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く。
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く。
【0067】すなわち、当該データ処理装置が主記憶装
置15をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
置15をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
【0068】かかる場合にも、当該サイクルでDC#信
号と共にBRL#信号を受け付けた場合に、残りのDC
#信号を受け付けてからデータD0〜D63だけの処理を
する個数とアドレスA0〜A31先出し分の数とを一致さ
せることが可能となる。
号と共にBRL#信号を受け付けた場合に、残りのDC
#信号を受け付けてからデータD0〜D63だけの処理を
する個数とアドレスA0〜A31先出し分の数とを一致さ
せることが可能となる。
【0069】これにより、データ転送手段12における
有効なロードデータを容易に決めることが可能となり、
バスの正常動作を確保すること、及び、データ転送手段
12のデータロード制御の簡略化を図ることが可能とな
る。
有効なロードデータを容易に決めることが可能となり、
バスの正常動作を確保すること、及び、データ転送手段
12のデータロード制御の簡略化を図ることが可能とな
る。
【0070】
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図2〜17は、本発明の各実施例に係
るデータ処理装置及びデータ処理方法を説明する図をそ
れぞれ示している。
ついて説明をする。図2〜17は、本発明の各実施例に係
るデータ処理装置及びデータ処理方法を説明する図をそ
れぞれ示している。
【0071】(1)第1の実施例の説明 図2は、本発明の各実施例に係るメモリアクセス装置の
説明図であり、図3〜11はその補足説明図を示してい
る。例えば、図1に示すような主記憶装置15に接続さ
れ、そのメモリアクセスをするデータ処理装置の一例と
なるメモリアクセス装置は、図2において、命令制御部
21,アドレス生成部22,タイミングシーケンサ2
3,ロードデータ制御部24,入力ラッチ部25,デー
タセレクタ部26,ロードパイプ部27及びレジスタ2
8から成る。
説明図であり、図3〜11はその補足説明図を示してい
る。例えば、図1に示すような主記憶装置15に接続さ
れ、そのメモリアクセスをするデータ処理装置の一例と
なるメモリアクセス装置は、図2において、命令制御部
21,アドレス生成部22,タイミングシーケンサ2
3,ロードデータ制御部24,入力ラッチ部25,デー
タセレクタ部26,ロードパイプ部27及びレジスタ2
8から成る。
【0072】なお、当該メモリアクセス装置は、SIM
D(単一命令/複数データストリーム)アーキテクチャ
を持つベクトルプロセッサであり、図1において、アド
レス転送手段12の一例となるアドレス先出しバス(以
下単に、パイプライバスという)をサポートするもので
ある。なお、該装置は主記憶装置15からロードしたデ
ータD0〜Dnをロードパイプ部27を介してレジスタ
28に格納するものである。
D(単一命令/複数データストリーム)アーキテクチャ
を持つベクトルプロセッサであり、図1において、アド
レス転送手段12の一例となるアドレス先出しバス(以
下単に、パイプライバスという)をサポートするもので
ある。なお、該装置は主記憶装置15からロードしたデ
ータD0〜Dnをロードパイプ部27を介してレジスタ
28に格納するものである。
【0073】例えば、命令制御部21は与えられた命令
をデコードして、それがデータD0〜Dnを主記憶装置
15から読み出すロード命令の場合に、アドレス生成部
22等を起動したり、また、内部例外事象を受けて該生
成部22に例外事象が発生したことを通知するものであ
る。
をデコードして、それがデータD0〜Dnを主記憶装置
15から読み出すロード命令の場合に、アドレス生成部
22等を起動したり、また、内部例外事象を受けて該生
成部22に例外事象が発生したことを通知するものであ
る。
【0074】アドレス生成部22は、レジスタ28にロ
ードするデータD0〜Dnに係るアドレスA0〜Anを
生成するものである。なお、該生成部22は現在出力し
ているアドレス情報a1,a2…等をロードデータ制御
部24に通知をする。
ードするデータD0〜Dnに係るアドレスA0〜Anを
生成するものである。なお、該生成部22は現在出力し
ているアドレス情報a1,a2…等をロードデータ制御
部24に通知をする。
【0075】タイミングシーケンサ23はパイプライン
バス等のクロック周期に係るステート(状態)を決定す
るものであり、ロードデータ制御部24へそのステート
信号T1,T2,P4,P4B1 ,P4B2 …等を出力する
ものである。
バス等のクロック周期に係るステート(状態)を決定す
るものであり、ロードデータ制御部24へそのステート
信号T1,T2,P4,P4B1 ,P4B2 …等を出力する
ものである。
【0076】ロードデータ制御部24はアドレス/デー
タ制御手段11の一各実施例であり、先出しされたアド
レスA0〜Anとメモリアクセスに係るデータD0〜D
nとの対応制御をするものである。例えば、ロードデー
タ制御部24はパイプラインバス等から入力されたロー
ドデータ(読出しデータ)のうち、有効データを検出す
るものである。なお、当該ロードデータ制御部24は本
発明の主要部を構成する部分であり、その内部構成につ
いては、図4〜11において順次詳述する。
タ制御手段11の一各実施例であり、先出しされたアド
レスA0〜Anとメモリアクセスに係るデータD0〜D
nとの対応制御をするものである。例えば、ロードデー
タ制御部24はパイプラインバス等から入力されたロー
ドデータ(読出しデータ)のうち、有効データを検出す
るものである。なお、当該ロードデータ制御部24は本
発明の主要部を構成する部分であり、その内部構成につ
いては、図4〜11において順次詳述する。
【0077】入力ラッチ部25はロードデータ(以下単
にデータともいう)を入力ラッチして、それをデータセ
レクタ部26に転送するものである。データセレクタ部
26は有効データを作成する部分であり、例えば、64
ビットのデータD0〜D63を転送するデータバス幅が該
データD0〜Dnのデータサイズと異なる32ビットの
場合に、それを上位ビットのデータD32〜D64と下位ビ
ットのデータD0〜D31とに分けるものである。
にデータともいう)を入力ラッチして、それをデータセ
レクタ部26に転送するものである。データセレクタ部
26は有効データを作成する部分であり、例えば、64
ビットのデータD0〜D63を転送するデータバス幅が該
データD0〜Dnのデータサイズと異なる32ビットの
場合に、それを上位ビットのデータD32〜D64と下位ビ
ットのデータD0〜D31とに分けるものである。
【0078】なお、データセレクタ部26はロードデー
タ制御部24から出力される上,下位アサート信号に基
づいてデータD0〜Dnを分割する2つのデータ選択部
(以下2−1SELという)から成る。ロードパイプ部
27はロードデータD0〜Dnの出力タイミングをとっ
てレジスタ28にそれを転送するものである。
タ制御部24から出力される上,下位アサート信号に基
づいてデータD0〜Dnを分割する2つのデータ選択部
(以下2−1SELという)から成る。ロードパイプ部
27はロードデータD0〜Dnの出力タイミングをとっ
てレジスタ28にそれを転送するものである。
【0079】レジスタ28は記憶手段13の一各実施例
であり、データD0〜Dnを格納するものである。な
お、レジスタ28はロードデータD0〜Dnを転送する
バンクセレクタバス28Dのデータバス幅が該データD0
〜Dnのデータサイズと異なる場合に、上位,下位ビッ
トに分けて制御される。
であり、データD0〜Dnを格納するものである。な
お、レジスタ28はロードデータD0〜Dnを転送する
バンクセレクタバス28Dのデータバス幅が該データD0
〜Dnのデータサイズと異なる場合に、上位,下位ビッ
トに分けて制御される。
【0080】例えば、レジスタ28は図3に示すように
4バンク(BANK0〜BANK3)64ビット(上,下位32
ビット)構成にする。図3において、当該レジスタ28
はバンクセレクタバス28Dに接続されたレジスタ群RG
m,RGm+1,シフトレジスタ28A,加算器28B,28C等
から成り、1つのレジスタサイズは最大データ長と同じ
データ幅である。
4バンク(BANK0〜BANK3)64ビット(上,下位32
ビット)構成にする。図3において、当該レジスタ28
はバンクセレクタバス28Dに接続されたレジスタ群RG
m,RGm+1,シフトレジスタ28A,加算器28B,28C等
から成り、1つのレジスタサイズは最大データ長と同じ
データ幅である。
【0081】なお、当該レジスタ28の機能は、レジス
タアドレス(以下RGアドレスいう)がシフトレジスタ
28Aに指定されると、該シフトレジスタ28Aから上位側
レジスタ群RGmに上位側イネーブ信号WE1が出力され、
下位側レジスタ群RGmに下位側イネーブ信号WE2が出力
される。
タアドレス(以下RGアドレスいう)がシフトレジスタ
28Aに指定されると、該シフトレジスタ28Aから上位側
レジスタ群RGmに上位側イネーブ信号WE1が出力され、
下位側レジスタ群RGmに下位側イネーブ信号WE2が出力
される。
【0082】これにより、ロードデータがレジスタ群R
Gmから次のレジスタ群RGm+1に順次シフトされる。この
際に、次のレジスタ群RGm+1のRGアドレスが加算器28
B,28C等によりインクリメントされ、そのデータが書
込み/読出し制御される。
Gmから次のレジスタ群RGm+1に順次シフトされる。この
際に、次のレジスタ群RGm+1のRGアドレスが加算器28
B,28C等によりインクリメントされ、そのデータが書
込み/読出し制御される。
【0083】例えば、64ビットデータをライトする場
合には、そのデータが上位ビットから順次ライトされ
る。また、4バンクBANK0〜BANK3分のデータをレジス
タ群RGmにライトされると、次のレジスタ群RGm+1に遷
移する。ここで、32ビットならば64ビットの上位側
のみを順次ライトし、次にアドレスを加算器28Bにより
+1インクリメントして同じレジスタの64ビットの下
位側にライトして行く。なお、64ビットの場合には加
算器28によりRGアドレスを+2インクリメントする。
合には、そのデータが上位ビットから順次ライトされ
る。また、4バンクBANK0〜BANK3分のデータをレジス
タ群RGmにライトされると、次のレジスタ群RGm+1に遷
移する。ここで、32ビットならば64ビットの上位側
のみを順次ライトし、次にアドレスを加算器28Bにより
+1インクリメントして同じレジスタの64ビットの下
位側にライトして行く。なお、64ビットの場合には加
算器28によりRGアドレスを+2インクリメントする。
【0084】この書込み制御はレジスタ28により行わ
れ、RGアドレスのインクリメントと64ビットレジス
タの上位,下位のライトイネーブル制御とを内容とす
る。例えば、ライトイネーブルがアサートされている場
合には、レジスタ28にはデータがライトされない。ま
た、データはバンクセレクタバス28Dを介して転送され
る。
れ、RGアドレスのインクリメントと64ビットレジス
タの上位,下位のライトイネーブル制御とを内容とす
る。例えば、ライトイネーブルがアサートされている場
合には、レジスタ28にはデータがライトされない。ま
た、データはバンクセレクタバス28Dを介して転送され
る。
【0085】従って、ロードデータ制御部24はレジス
タ28にロードデータを書き込む場合に、該レジスタ2
8側のライト制御に合致,すなわち、ライトイネーブが
アサートしているレジスタ群RGmに有効データを格納す
れば、出力アドレスA0〜Anとそのロードデータとの
対応を採ることができる。
タ28にロードデータを書き込む場合に、該レジスタ2
8側のライト制御に合致,すなわち、ライトイネーブが
アサートしているレジスタ群RGmに有効データを格納す
れば、出力アドレスA0〜Anとそのロードデータとの
対応を採ることができる。
【0086】図4は、本発明の各実施例に係るロードデ
ータ制御部の構成図であり、図5はそのアドレス情報制
御部の構成図,図6はその条件抽出回路の構成図,図
7,8はそのパイプライン段数決定部の構成図(その
1,2),図9はその選択信号生成部の構成図,図10は
そのパイプライン段数選択部の構成図,図11はそのパイ
プラインラッチ部の構成図をそれぞれ示している。
ータ制御部の構成図であり、図5はそのアドレス情報制
御部の構成図,図6はその条件抽出回路の構成図,図
7,8はそのパイプライン段数決定部の構成図(その
1,2),図9はその選択信号生成部の構成図,図10は
そのパイプライン段数選択部の構成図,図11はそのパイ
プラインラッチ部の構成図をそれぞれ示している。
【0087】例えば、ロードしたデータd1,d2…の
内の有効データを判断してライトデータD0〜D31,D
32〜D63を作成し、レジスタ28に該ライトデータD0
〜D31,D32〜D63の転送制御をするロードデータ制御
部24は、図4において、アドレス情報制御部41,パ
イプライン段数決定回路42,選択信号生成部43パイ
プライン段数選択部44及びパイプラインラッチ部45
から成る。
内の有効データを判断してライトデータD0〜D31,D
32〜D63を作成し、レジスタ28に該ライトデータD0
〜D31,D32〜D63の転送制御をするロードデータ制御
部24は、図4において、アドレス情報制御部41,パ
イプライン段数決定回路42,選択信号生成部43パイ
プライン段数選択部44及びパイプラインラッチ部45
から成る。
【0088】すなわち、アドレス情報制御部41及びパ
イプライン段数決定回路42は条件決定手段11Aの一各
実施例を構成するものでり、アドレス情報とパイプライ
ン情報とに基づいてパイプライン制御条件を抽出するも
のである。なお、該情報制御部41の内部構成について
は、図5において詳述する。
イプライン段数決定回路42は条件決定手段11Aの一各
実施例を構成するものでり、アドレス情報とパイプライ
ン情報とに基づいてパイプライン制御条件を抽出するも
のである。なお、該情報制御部41の内部構成について
は、図5において詳述する。
【0089】パイプライン段数決定回路42は第1〜第
3のライン/バス制御部421 〜423から成り、各ライン
/バス制御部421 〜423 が抽出されたパイプライン制御
条件に基づいてパイプライン段数を決定し、それらをパ
イプライン段数選択部44に出力するものである。な
お、該段数決定回路42の内部構成については、図7,
8において詳述する。
3のライン/バス制御部421 〜423から成り、各ライン
/バス制御部421 〜423 が抽出されたパイプライン制御
条件に基づいてパイプライン段数を決定し、それらをパ
イプライン段数選択部44に出力するものである。な
お、該段数決定回路42の内部構成については、図7,
8において詳述する。
【0090】選択信号生成部43及びパイプライン段数
選択部44は段数選択手段11Bの一各実施例を構成する
ものであり、パイプラインを起動する信号SEL(以下
SEL信号という)から成るパイプライン選択条件と、
決定されたパイプライン段数等のパイプライン制御条件
とに基づいてパイプライン段数を選択するものである。
なお、該選択信号生成部43については、図9において
詳述し、該段数選択部44の内部構成については、図10
においてそれぞれ詳述する。
選択部44は段数選択手段11Bの一各実施例を構成する
ものであり、パイプラインを起動する信号SEL(以下
SEL信号という)から成るパイプライン選択条件と、
決定されたパイプライン段数等のパイプライン制御条件
とに基づいてパイプライン段数を選択するものである。
なお、該選択信号生成部43については、図9において
詳述し、該段数選択部44の内部構成については、図10
においてそれぞれ詳述する。
【0091】パイプラインラッチ部45は有効データ検
出手段11Cの一各実施例であり、パイプライン段数,上
位アドレス有効信号UEX(以下単にUEX信号とい
う),下位アドレス有効信号LEX(以下単にLEX信
号という)及び書込み信号Enable (以下Enable 信号
という)に基づいてデータD0〜Dnの有効位置を検出
し、データセレクタ部26に上位アサート信号SUEX
(以下単にSUEX信号という)及び下位アサート信号
SLEX(以下単にSLEX信号という)を出力するも
のである。なお、パイプラインラッチ部45の内部構成
については、図11において詳述する。
出手段11Cの一各実施例であり、パイプライン段数,上
位アドレス有効信号UEX(以下単にUEX信号とい
う),下位アドレス有効信号LEX(以下単にLEX信
号という)及び書込み信号Enable (以下Enable 信号
という)に基づいてデータD0〜Dnの有効位置を検出
し、データセレクタ部26に上位アサート信号SUEX
(以下単にSUEX信号という)及び下位アサート信号
SLEX(以下単にSLEX信号という)を出力するも
のである。なお、パイプラインラッチ部45の内部構成
については、図11において詳述する。
【0092】次に各部の構成を更に詳細に説明をする。
図5は、本発明の各実施例に係るアドレス情報制御部の
構成図を示している。図5において、アドレス情報制御
部41は書込み信号発生回路41A及び条件抽出回路41B
から成る。
図5は、本発明の各実施例に係るアドレス情報制御部の
構成図を示している。図5において、アドレス情報制御
部41は書込み信号発生回路41A及び条件抽出回路41B
から成る。
【0093】すなわち、書込み信号発生回路41Aは三入
力論理和回路OR1,OR2,入力バッファB1,B2
及び二入力論理積回路AND1から成る。三入力論理和回
路OR1はパイプライン制御条件となるパイプライン段
数=1を起動する信号P-1(以下P-1起動信号とい
う),パイプライン段数=2を起動する信号P-2(以下
P-2起動信号という)及びパイプライン段数=2を起動
する信号P-4(以下P-4起動信号という)に基づいて三
入力論理和の結果信号を三入力論理和回路OR2に出力
するものである。
力論理和回路OR1,OR2,入力バッファB1,B2
及び二入力論理積回路AND1から成る。三入力論理和回
路OR1はパイプライン制御条件となるパイプライン段
数=1を起動する信号P-1(以下P-1起動信号とい
う),パイプライン段数=2を起動する信号P-2(以下
P-2起動信号という)及びパイプライン段数=2を起動
する信号P-4(以下P-4起動信号という)に基づいて三
入力論理和の結果信号を三入力論理和回路OR2に出力
するものである。
【0094】入力バッファB1はアドレス情報の一例と
なるアドレスA0〜Anの先出しステート信号を増幅し
て、それを三入力論理和回路OR2に出力するものであ
り、入力バッファB2はデータコンプリート信号DC#
(以下DC#信号という)を検出してそのDC#検出ス
テート信号を二入力論理積回路AND1に出力するもので
ある。
なるアドレスA0〜Anの先出しステート信号を増幅し
て、それを三入力論理和回路OR2に出力するものであ
り、入力バッファB2はデータコンプリート信号DC#
(以下DC#信号という)を検出してそのDC#検出ス
テート信号を二入力論理積回路AND1に出力するもので
ある。
【0095】二入力論理積回路AND1はDC#検出ステ
ート信号と反転したDC#信号との二入力論理積の結果
信号を三入力論理和回路OR2に出力するものである。
三入力論理和回路OR2は先の3つの信号の三入力論理
和の結果信号となるEnable信号(イネーブル信号)を
パイプラインラッチ部45やパイプライン段数決定部4
2等にそれぞれ出力するものである。
ート信号と反転したDC#信号との二入力論理積の結果
信号を三入力論理和回路OR2に出力するものである。
三入力論理和回路OR2は先の3つの信号の三入力論理
和の結果信号となるEnable信号(イネーブル信号)を
パイプラインラッチ部45やパイプライン段数決定部4
2等にそれぞれ出力するものである。
【0096】また、条件抽出回路41Bはパイプライン制
御条件となるDC#信号,各種ステート信号P2B1,P4B
1,P4B2,P4B3,T2P1,T2P2,T2P3,バス権解放信号BR
L#(以下BRL#信号という),TLB(テーブルルッ
クアップバッファ)エントリー信号TEX(以下TEX信号
という),内部例外信号IREEX(以下IREEX信号とい
う),バスアクセス要求信号IBRX (以下IBRX 信号と
いう)に基づいてパイプラインラインを所定段数により
停止するP2-2C 信号,P4-3C 信号,P4-4C 信号を出力す
るものである。
御条件となるDC#信号,各種ステート信号P2B1,P4B
1,P4B2,P4B3,T2P1,T2P2,T2P3,バス権解放信号BR
L#(以下BRL#信号という),TLB(テーブルルッ
クアップバッファ)エントリー信号TEX(以下TEX信号
という),内部例外信号IREEX(以下IREEX信号とい
う),バスアクセス要求信号IBRX (以下IBRX 信号と
いう)に基づいてパイプラインラインを所定段数により
停止するP2-2C 信号,P4-3C 信号,P4-4C 信号を出力す
るものである。
【0097】例えば、条件抽出回路41Bは図6に示すよ
うに、第1〜第3の論理回路411 〜413 ,二入力論理積
回路AND2,AND3,第1〜第4のフリップ・フロップ
回路(以下第1〜第4のFF回路という)F11〜F14 ,
三入力論理和回路OR3及び二入力論理和回路OR4か
ら成る。
うに、第1〜第3の論理回路411 〜413 ,二入力論理積
回路AND2,AND3,第1〜第4のフリップ・フロップ
回路(以下第1〜第4のFF回路という)F11〜F14 ,
三入力論理和回路OR3及び二入力論理和回路OR4か
ら成る。
【0098】図6において、第1の論理回路411 はTEX
信号,IREEX信号及びIBRX 信号に基づいて第1の内部
信号S1を二入力論理積回路AND2,AND3及び第2,
第3の論理回路412 ,413 に出力するものであり、第2
の論理回路412 はステート信号P2B1(以下P2B1信号とい
う),反転したDC#信号,BRL#信号及び第1の内部
信号S1に基づいて第2の内部信号S2を第1の第1の
FF回路F11に出力するものである。
信号,IREEX信号及びIBRX 信号に基づいて第1の内部
信号S1を二入力論理積回路AND2,AND3及び第2,
第3の論理回路412 ,413 に出力するものであり、第2
の論理回路412 はステート信号P2B1(以下P2B1信号とい
う),反転したDC#信号,BRL#信号及び第1の内部
信号S1に基づいて第2の内部信号S2を第1の第1の
FF回路F11に出力するものである。
【0099】また、二入力論理積回路AND2はステート
信号P4B1(以下P4B1信号という)及び第1の内部信号S
1に基づいて第3の内部信号S3を第2のFF回路F12
に出力するものである。二入力論理積回路AND3はステ
ート信号P4B2(以下P4B2信号という),及び第1の内部
信号S1に基づいて第4の内部信号S4を第2のFF回
路F14に出力するものである。
信号P4B1(以下P4B1信号という)及び第1の内部信号S
1に基づいて第3の内部信号S3を第2のFF回路F12
に出力するものである。二入力論理積回路AND3はステ
ート信号P4B2(以下P4B2信号という),及び第1の内部
信号S1に基づいて第4の内部信号S4を第2のFF回
路F14に出力するものである。
【0100】第3の論理回路413 はステート信号P4B3
(以下P4B3信号という),反転したDC#信号,BRL#
信号及び第1の内部信号S1に基づいて第5の内部信号
S5を第4のFF回路F14に出力するものである。
(以下P4B3信号という),反転したDC#信号,BRL#
信号及び第1の内部信号S1に基づいて第5の内部信号
S5を第4のFF回路F14に出力するものである。
【0101】三入力論理和回路OR3はステート信号T2
P1,T2P2,T2P4(以下それぞれT2P1,T2P2,T2P4信号と
いう)の三入力論理和の結果信号を第1〜第4のFF回
路F11〜F14に出力するものである。
P1,T2P2,T2P4(以下それぞれT2P1,T2P2,T2P4信号と
いう)の三入力論理和の結果信号を第1〜第4のFF回
路F11〜F14に出力するものである。
【0102】第1〜第4のFF回路F11〜F14は三入力
論理和回路OR3から出力される結果信号をリセットク
ロックにして、第2〜第5の内部信号S2〜S5を出力
するものである。例えば、第1のFF回路F11は第2の
内部信号S2に基づいてパイプライン=2のときのラッ
チを2段で止める条件信号P2-2C (以下P2-2C 信号とい
う)をパイプラインライン段数決定部42に出力するも
のである。
論理和回路OR3から出力される結果信号をリセットク
ロックにして、第2〜第5の内部信号S2〜S5を出力
するものである。例えば、第1のFF回路F11は第2の
内部信号S2に基づいてパイプライン=2のときのラッ
チを2段で止める条件信号P2-2C (以下P2-2C 信号とい
う)をパイプラインライン段数決定部42に出力するも
のである。
【0103】第2のFF回路F12は第3の内部信号S3
に基づいてパイプライン=4のときのラッチを3段で止
める条件信号P4-3C (以下P4-3C 信号という)をパイプ
ラインライン段数決定部42に出力するものである。
に基づいてパイプライン=4のときのラッチを3段で止
める条件信号P4-3C (以下P4-3C 信号という)をパイプ
ラインライン段数決定部42に出力するものである。
【0104】なお、第3のFF回路F13,第4のFF回
路F14及び二入力論理和回路OR4は第4, 第5の内部
信号S4,S5の二入力論理和の結果信号を条件信号P4
-3C(以下P4-3C 信号という)としてパイプラインライ
ン段数決定部42に出力するものである。なお、P4-4C
信号はパイプライン=4のときのラッチを4段で止める
条件信号である。
路F14及び二入力論理和回路OR4は第4, 第5の内部
信号S4,S5の二入力論理和の結果信号を条件信号P4
-3C(以下P4-3C 信号という)としてパイプラインライ
ン段数決定部42に出力するものである。なお、P4-4C
信号はパイプライン=4のときのラッチを4段で止める
条件信号である。
【0105】図7,8は、本発明の各実施例に係るパイ
プライン段数決定部の構成図(その1,2)であり、図
7はその第1のライン/バス制御421 の構成図を示して
いる。
プライン段数決定部の構成図(その1,2)であり、図
7はその第1のライン/バス制御421 の構成図を示して
いる。
【0106】パイプライン段数決定部は図4に示したよ
うに第1〜第3のライン/バス制御421 〜423 から成
り、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定する回路である。例えば、パイプライン
=4に遷移して3段のみを遅らせる場合には、パイプラ
インラッチは3でループして4以降には移行しないよう
になる。
うに第1〜第3のライン/バス制御421 〜423 から成
り、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定する回路である。例えば、パイプライン
=4に遷移して3段のみを遅らせる場合には、パイプラ
インラッチは3でループして4以降には移行しないよう
になる。
【0107】図7において、パイプライン=4バスのパ
イプライン段数を決定する第1のライン/バス制御421
は、第1〜第5のフリップ・フロップ回路(以下単に第
1〜第5のFF回路という)F21〜F25,インバータIN
1,二入力論理積回路AND4〜AND6及び第1の論理回
路414 〜416 から成る。
イプライン段数を決定する第1のライン/バス制御421
は、第1〜第5のフリップ・フロップ回路(以下単に第
1〜第5のFF回路という)F21〜F25,インバータIN
1,二入力論理積回路AND4〜AND6及び第1の論理回
路414 〜416 から成る。
【0108】すなわち、第1のFF回路F21はパイプラ
イン=4起動信号Pipe4(以下単にPipe4信号という)
とEnable 信号とに基づいてパイプライン=4のときの
ラッチを1段で止める信号P4-1E (以下P4-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
イン=4起動信号Pipe4(以下単にPipe4信号という)
とEnable 信号とに基づいてパイプライン=4のときの
ラッチを1段で止める信号P4-1E (以下P4-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
【0109】第2のFF回路F22は先のP4-1E 信号及び
インバータIN1により反転したPipe4信号を二入力論理
積回路AND4により信号処理した信号と、Enable 信号
とに基づいてパイプライン=4のときのラッチを2段で
止める信号P4-2E (以下P4-2E 信号という)をパイプラ
イン段数選択部44に出力するものである。
インバータIN1により反転したPipe4信号を二入力論理
積回路AND4により信号処理した信号と、Enable 信号
とに基づいてパイプライン=4のときのラッチを2段で
止める信号P4-2E (以下P4-2E 信号という)をパイプラ
イン段数選択部44に出力するものである。
【0110】第3のFF回路F23は先のP4-2E 信号や,
インバータIN1により反転したPipe4信号及び二入力論
理積回路AND5により処理した信号を第1の論理回路41
4 により信号処理した信号と、Enable 信号とに基づい
てパイプライン=4のときのラッチを3段で止める信号
P4-3E (以下P4-3E 信号という)をパイプライン段数選
択部44に出力するものである。なお、二入力論理積回
路AND5は該P4-3E 信号とP4-3C 信号との二入力論理積
の結果信号を第1の論理回路414 に出力するものであ
る。
インバータIN1により反転したPipe4信号及び二入力論
理積回路AND5により処理した信号を第1の論理回路41
4 により信号処理した信号と、Enable 信号とに基づい
てパイプライン=4のときのラッチを3段で止める信号
P4-3E (以下P4-3E 信号という)をパイプライン段数選
択部44に出力するものである。なお、二入力論理積回
路AND5は該P4-3E 信号とP4-3C 信号との二入力論理積
の結果信号を第1の論理回路414 に出力するものであ
る。
【0111】第4のFF回路F24は先のP4-3E 信号や,
インバータIN1により反転したPipe4信号及び二入力論
理積回路AND6により処理した信号を第2の論理回路41
5 により信号処理した信号と、Enable 信号とに基づい
てパイプライン=4のときのラッチを4段で止める信号
P4-4E (以下P4-4E 信号という)をパイプライン段数選
択部44に出力するものである。なお、二入力論理積回
路AND6は該P4-34 信号とP4-4C 信号との二入力論理積
の結果信号を第2の論理回路415 に出力するものであ
る。
インバータIN1により反転したPipe4信号及び二入力論
理積回路AND6により処理した信号を第2の論理回路41
5 により信号処理した信号と、Enable 信号とに基づい
てパイプライン=4のときのラッチを4段で止める信号
P4-4E (以下P4-4E 信号という)をパイプライン段数選
択部44に出力するものである。なお、二入力論理積回
路AND6は該P4-34 信号とP4-4C 信号との二入力論理積
の結果信号を第2の論理回路415 に出力するものであ
る。
【0112】第5のFF回路F25は先のP4-4E 信号及び
P4-4C 信号や、インバータIN1により反転したPipe4信
号及び当該FF回路F25の出力信号P4-5E を第3の論理
回路416 により信号処理した信号と、Enable 信号とに
基づいてパイプライン=4のときのラッチを5段で止め
る信号P4-5E (以下P4-5E 信号という)をパイプライン
段数選択部44に出力するものである。
P4-4C 信号や、インバータIN1により反転したPipe4信
号及び当該FF回路F25の出力信号P4-5E を第3の論理
回路416 により信号処理した信号と、Enable 信号とに
基づいてパイプライン=4のときのラッチを5段で止め
る信号P4-5E (以下P4-5E 信号という)をパイプライン
段数選択部44に出力するものである。
【0113】図8(a),(b)は、本発明の各実施例
に係るパイプライン段数決定部の構成図(その2)であ
り、図8(a)はその第2のライン/バス制御422 の構
成図を示している。
に係るパイプライン段数決定部の構成図(その2)であ
り、図8(a)はその第2のライン/バス制御422 の構
成図を示している。
【0114】図8(a)において、パイプライン=2バ
スのパイプライン段数を決定する第2のライン/バス制
御422 は、第6〜第8のフリップ・フロップ回路(以下
単に第6〜第8のFF回路という)F26〜F28,インバ
ータIN2,二入力論理積回路AND7及び第4,第5の論
理回路417 〜418 から成る。
スのパイプライン段数を決定する第2のライン/バス制
御422 は、第6〜第8のフリップ・フロップ回路(以下
単に第6〜第8のFF回路という)F26〜F28,インバ
ータIN2,二入力論理積回路AND7及び第4,第5の論
理回路417 〜418 から成る。
【0115】すなわち、第6のFF回路F26はパイプラ
イン=2起動信号Pipe2(以下単にPipe2信号という)
とEnable 信号とに基づいてパイプライン=2のときの
ラッチを1段で止める信号P2-1E (以下P2-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
イン=2起動信号Pipe2(以下単にPipe2信号という)
とEnable 信号とに基づいてパイプライン=2のときの
ラッチを1段で止める信号P2-1E (以下P2-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
【0116】第7のFF回路F27は先のP2-1E 信号や,
インバータIN2により反転したPipe2信号, 二入力論理
積回路AND7により信号処理した信号等を第4の論理回
路417 により信号処理した信号と、Enable 信号とに基
づいてパイプライン=2のときのラッチを2段で止める
信号P2-2E (以下P2-2E 信号という)をパイプライン段
数選択部44に出力するものである。なお、二入力論理
積回路AND7は該P2-2E 信号とP2-2C 信号との二入力論
理積の結果信号を第4の論理回路417 に出力するもので
ある。
インバータIN2により反転したPipe2信号, 二入力論理
積回路AND7により信号処理した信号等を第4の論理回
路417 により信号処理した信号と、Enable 信号とに基
づいてパイプライン=2のときのラッチを2段で止める
信号P2-2E (以下P2-2E 信号という)をパイプライン段
数選択部44に出力するものである。なお、二入力論理
積回路AND7は該P2-2E 信号とP2-2C 信号との二入力論
理積の結果信号を第4の論理回路417 に出力するもので
ある。
【0117】第8のFF回路F28は先のP2-2E 信号及び
P2-2C信号や,インバータIN2により反転したPipe2信
号,当該FF回路F28の出力信号 P2-3Eを第5の論理回
路418 により信号処理した信号と、Enable 信号とに基
づいてパイプライン=2のときのラッチを3段で止める
信号P2-3E (以下P2-3E 信号という)をパイプライン段
数選択部44に出力するものである。
P2-2C信号や,インバータIN2により反転したPipe2信
号,当該FF回路F28の出力信号 P2-3Eを第5の論理回
路418 により信号処理した信号と、Enable 信号とに基
づいてパイプライン=2のときのラッチを3段で止める
信号P2-3E (以下P2-3E 信号という)をパイプライン段
数選択部44に出力するものである。
【0118】また、図8(b)はその第3のライン/バ
ス制御423 の構成図を示している。図8(b)におい
て、パイプライン=1バスのパイプライン段数を決定す
る第3のライン/バス制御423 は、第9,第10のフリッ
プ・フロップ回路(以下単に第9,第10のFF回路とい
う)F29,F30,インバータIN3,第6の論理回路419
から成る。
ス制御423 の構成図を示している。図8(b)におい
て、パイプライン=1バスのパイプライン段数を決定す
る第3のライン/バス制御423 は、第9,第10のフリッ
プ・フロップ回路(以下単に第9,第10のFF回路とい
う)F29,F30,インバータIN3,第6の論理回路419
から成る。
【0119】すなわち、第9のFF回路F29はパイプラ
イン=1起動信号Pipe1(以下単にPipe1信号という)
とEnable 信号とに基づいてパイプライン=1のときの
ラッチを1段で止める信号P1-1E (以下P1-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
イン=1起動信号Pipe1(以下単にPipe1信号という)
とEnable 信号とに基づいてパイプライン=1のときの
ラッチを1段で止める信号P1-1E (以下P1-1E 信号とい
う)をパイプライン段数選択部44に出力するものであ
る。
【0120】第10のFF回路F30は先のP1-1E 信号や,
インバータIN3により反転したPipe1信号, 当該FF回
路F30の出力信号P1-2E を第6の論理積回路419 により
信号処理した信号と、Enable 信号とに基づいてパイプ
ライン=1のときのラッチを2段で止める信号P1-2E
(以下P1-2E 信号という)をパイプライン段数選択部4
4に出力するものである。
インバータIN3により反転したPipe1信号, 当該FF回
路F30の出力信号P1-2E を第6の論理積回路419 により
信号処理した信号と、Enable 信号とに基づいてパイプ
ライン=1のときのラッチを2段で止める信号P1-2E
(以下P1-2E 信号という)をパイプライン段数選択部4
4に出力するものである。
【0121】さらに、図9は、本発明の各実施例に係る
選択信号生成部の構成図を示している。図9において、
パイプライン選択条件となるパイプラインを起動するS
EL信号を出力する選択信号生成部42は、第1〜第3
のフリップ・フロップ回路(以下単に第1〜第3のFF
回路という)F31〜F33,論理回路420 から成る。
選択信号生成部の構成図を示している。図9において、
パイプライン選択条件となるパイプラインを起動するS
EL信号を出力する選択信号生成部42は、第1〜第3
のフリップ・フロップ回路(以下単に第1〜第3のFF
回路という)F31〜F33,論理回路420 から成る。
【0122】すなわち、第1のFF回路F31はPipe4信
号と該Pipe4信号以外の起動信号をリセットパルスにし
て、パイプラインのどのモードに遷移したか否かを示す
モード信号Pipe-4 (以下Pipe-4 モード信号という)
をパイプラインラッチ部45に出力するものである。
号と該Pipe4信号以外の起動信号をリセットパルスにし
て、パイプラインのどのモードに遷移したか否かを示す
モード信号Pipe-4 (以下Pipe-4 モード信号という)
をパイプラインラッチ部45に出力するものである。
【0123】第2のFF回路F32はPipe2信号と該Pip
e2信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Pipe-2 (以下Pipe-2 モード信号という)をパイプラ
インラッチ部45に出力するものである。
e2信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Pipe-2 (以下Pipe-2 モード信号という)をパイプラ
インラッチ部45に出力するものである。
【0124】第3のFF回路F33はPipe1信号と該Pip
e1信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Pipe-1 (以下Pipe-1 モード信号という)をパイプラ
インラッチ部45に出力するものである。
e1信号以外の起動信号をリセットパルスにして、パイプ
ラインのどのモードに遷移したか否かを示すモード信号
Pipe-1 (以下Pipe-1 モード信号という)をパイプラ
インラッチ部45に出力するものである。
【0125】なお、論理回路420 はPipe-4 モード信
号,Pipe-2 モード信号及びPipe-1モード信号を反転
した3つの信号の三入力論理積の結果信号により、パイ
プラインモード以外を示すモード信号Pipe-0(以下P
ipe-0モード信号という)を出力するものである。ま
た、これらのPipe-4 モード信号,Pipe-2 モード信
号,Pipe-1 モード信号及びPipe-0モード信号の4つ
の信号からSEL信号が構成され、それがパイプライン
選択条件となる。
号,Pipe-2 モード信号及びPipe-1モード信号を反転
した3つの信号の三入力論理積の結果信号により、パイ
プラインモード以外を示すモード信号Pipe-0(以下P
ipe-0モード信号という)を出力するものである。ま
た、これらのPipe-4 モード信号,Pipe-2 モード信
号,Pipe-1 モード信号及びPipe-0モード信号の4つ
の信号からSEL信号が構成され、それがパイプライン
選択条件となる。
【0126】また、図10は、本発明の各実施例に係るパ
イプライン段数選択部の構成図を示している。図10にお
いて、パイプラインを選択するパイプライン段数選択部
44は、第1〜第5のセレクタ回路SE1〜SE5から成
る。
イプライン段数選択部の構成図を示している。図10にお
いて、パイプラインを選択するパイプライン段数選択部
44は、第1〜第5のセレクタ回路SE1〜SE5から成
る。
【0127】すなわち、第1のセレクタ回路SE1はPip
e-4 モード信号,Pipe-2 モード信号,Pipe-1 モード
信号及びPipe-0モード信号と、P1-1E 信号,P2-1E 信
号及びP4-1E 信号に基づいてパイプラインラッチ部45
にラッチ1段目を制御する信号1−SE( 以下ラッチ1−
SEL 信号という) を出力するものである。
e-4 モード信号,Pipe-2 モード信号,Pipe-1 モード
信号及びPipe-0モード信号と、P1-1E 信号,P2-1E 信
号及びP4-1E 信号に基づいてパイプラインラッチ部45
にラッチ1段目を制御する信号1−SE( 以下ラッチ1−
SEL 信号という) を出力するものである。
【0128】また、第2のセレクタ回路SE2はPipe-4
モード信号,Pipe-2 モード信号及びPipe-1 モード信
号と、P1-2E 信号,P2-2E 信号及びP4-2E 信号に基づい
てパイプラインラッチ部45にラッチ2段目を制御する
信号2−SE( 以下ラッチ2−SEL 信号という) を出力す
るものである。
モード信号,Pipe-2 モード信号及びPipe-1 モード信
号と、P1-2E 信号,P2-2E 信号及びP4-2E 信号に基づい
てパイプラインラッチ部45にラッチ2段目を制御する
信号2−SE( 以下ラッチ2−SEL 信号という) を出力す
るものである。
【0129】第3のセレクタ回路SE3はPipe-4 モード
信号及びPipe-2 モード信号と、P2-3E 信号及びP4-3E
信号に基づいてパイプラインラッチ部45にラッチ3段
目を制御する信号3−SE( 以下ラッチ3−SEL 信号とい
う) を出力するものである。
信号及びPipe-2 モード信号と、P2-3E 信号及びP4-3E
信号に基づいてパイプラインラッチ部45にラッチ3段
目を制御する信号3−SE( 以下ラッチ3−SEL 信号とい
う) を出力するものである。
【0130】第4のセレクタ回路SE4はPipe-4 モード
信号と、P4-4E 信号に基づいてパイプラインラッチ部4
5にラッチ4段目を制御する信号4−SE( 以下ラッチ4
−SEL 信号という) を出力するものである。
信号と、P4-4E 信号に基づいてパイプラインラッチ部4
5にラッチ4段目を制御する信号4−SE( 以下ラッチ4
−SEL 信号という) を出力するものである。
【0131】第5のセレクタ回路SE5はPipe-4 モード
信号と、P4-5E 信号に基づいてパイプラインラッチ部4
5にラッチ5段目を制御する信号5−SE( 以下ラッチ5
−SEL 信号という) を出力するものである。
信号と、P4-5E 信号に基づいてパイプラインラッチ部4
5にラッチ5段目を制御する信号5−SE( 以下ラッチ5
−SEL 信号という) を出力するものである。
【0132】なお、図11は、本発明の各実施例に係るパ
イプラインラッチ部の構成図を示している。例えば、6
4ビットのデータD0〜D63を上位ビットのデータD32
〜D64と下位ビットのデータD0〜D31とに分けてライ
トをする場合に、図11において、上位ビットをアサート
するSLEX信号を出力するパイプラインラッチ部45
は、第1〜第5のラッチ回路Latch1〜5(以下単にL
atch1〜5という),インバータIN4,二入力論理積回
路AND8〜AND10及び五入力否定論理積回路NAND から
成る。
イプラインラッチ部の構成図を示している。例えば、6
4ビットのデータD0〜D63を上位ビットのデータD32
〜D64と下位ビットのデータD0〜D31とに分けてライ
トをする場合に、図11において、上位ビットをアサート
するSLEX信号を出力するパイプラインラッチ部45
は、第1〜第5のラッチ回路Latch1〜5(以下単にL
atch1〜5という),インバータIN4,二入力論理積回
路AND8〜AND10及び五入力否定論理積回路NAND から
成る。
【0133】すなわち、第1のLatch1は上位アドレス
が有効であることを示すUEX信号をインバータIN4に
より反転された信号をEnable 信号に基づいてラッチ
し、その第1の遅延信号SL1を第2のLatch2と二入力
論理積回路AND8とに出力するものである。
が有効であることを示すUEX信号をインバータIN4に
より反転された信号をEnable 信号に基づいてラッチ
し、その第1の遅延信号SL1を第2のLatch2と二入力
論理積回路AND8とに出力するものである。
【0134】また、第2のLatch2は第1の遅延信号SL
1をEnable 信号に基づいてラッチし、その第2の遅延
信号SL2を第3のLatch3と二入力論理積回路AND9と
に出力するものである。第3のLatch3は第2の遅延信
号SL2をEnable 信号に基づいてラッチし、その第3の
遅延信号SL3を第4のLatch4と二入力論理積回路AND
10とに出力するものである。
1をEnable 信号に基づいてラッチし、その第2の遅延
信号SL2を第3のLatch3と二入力論理積回路AND9と
に出力するものである。第3のLatch3は第2の遅延信
号SL2をEnable 信号に基づいてラッチし、その第3の
遅延信号SL3を第4のLatch4と二入力論理積回路AND
10とに出力するものである。
【0135】さらに、第4のLatch4は第3の遅延信号
SL3をEnable 信号に基づいてラッチし、その第4の遅
延信号SL4を第5のLatch5と二入力論理積回路AND11
とに出力するものである。第5のLatch5は第4の遅延
信号SL4をEnable 信号に基づいてラッチし、その第5
の遅延信号SL5を二入力論理積回路AND12に出力するも
のである。
SL3をEnable 信号に基づいてラッチし、その第4の遅
延信号SL4を第5のLatch5と二入力論理積回路AND11
とに出力するものである。第5のLatch5は第4の遅延
信号SL4をEnable 信号に基づいてラッチし、その第5
の遅延信号SL5を二入力論理積回路AND12に出力するも
のである。
【0136】また、二入力論理積回路AND8は、パイプ
ライン段数選択部44から出力されたラッチ1−SEL 信
号と第1の遅延信号SL1との二入力論理積の結果信号を
五入力否定論理積回路NAND に出力するものである。
ライン段数選択部44から出力されたラッチ1−SEL 信
号と第1の遅延信号SL1との二入力論理積の結果信号を
五入力否定論理積回路NAND に出力するものである。
【0137】同様に、二入力論理積回路AND9は、ラッ
チ2−SEL 信号と第2の遅延信号SL2との二入力論理積
の結果信号を五入力否定論理積回路NAND に出力するも
のであり、二入力論理積回路AND10は、ラッチ3−SEL
信号と第3の遅延信号SL3との二入力論理積の結果信号
を五入力否定論理積回路NAND に出力するものである。
チ2−SEL 信号と第2の遅延信号SL2との二入力論理積
の結果信号を五入力否定論理積回路NAND に出力するも
のであり、二入力論理積回路AND10は、ラッチ3−SEL
信号と第3の遅延信号SL3との二入力論理積の結果信号
を五入力否定論理積回路NAND に出力するものである。
【0138】また、二入力論理積回路AND11は、ラッチ
4−SEL 信号と第4の遅延信号SL4との二入力論理積の
結果信号を五入力否定論理積回路NAND に出力するもの
であり、二入力論理積回路AND12は、ラッチ5−SEL 信
号と第5の遅延信号SL5との二入力論理積の結果信号を
五入力否定論理積回路NAND に出力するものである。
4−SEL 信号と第4の遅延信号SL4との二入力論理積の
結果信号を五入力否定論理積回路NAND に出力するもの
であり、二入力論理積回路AND12は、ラッチ5−SEL 信
号と第5の遅延信号SL5との二入力論理積の結果信号を
五入力否定論理積回路NAND に出力するものである。
【0139】さらに、五入力否定論理積回路NAND は各
結果信号の五入力否定論理の結果信号をデータセレクタ
部26に上位ビットをアサートするSUEX信号を出力
するものである。このSUEX信号は、パイプラインバ
スにより入力されたデータの有効位置を判断する信号で
ある。
結果信号の五入力否定論理の結果信号をデータセレクタ
部26に上位ビットをアサートするSUEX信号を出力
するものである。このSUEX信号は、パイプラインバ
スにより入力されたデータの有効位置を判断する信号で
ある。
【0140】なお、下位ビットをアサートするSLEX
信号についても、同様な構成によりデータ処理する。こ
のようにして、本発明の各実施例に係るメモリアクセス
装置によれば、図2〜11に示すように、アドレス情報制
御部41,パイプライン段数決定回路42,選択信号生
成部43,パイプライン段数選択部44及びパイプライ
ンラッチ部45から成るロードデータ制御部24が設け
られ、先出しされたアドレスA0〜A31とメモリアクセ
スに係るデータD0〜D31とが対応制御される。
信号についても、同様な構成によりデータ処理する。こ
のようにして、本発明の各実施例に係るメモリアクセス
装置によれば、図2〜11に示すように、アドレス情報制
御部41,パイプライン段数決定回路42,選択信号生
成部43,パイプライン段数選択部44及びパイプライ
ンラッチ部45から成るロードデータ制御部24が設け
られ、先出しされたアドレスA0〜A31とメモリアクセ
スに係るデータD0〜D31とが対応制御される。
【0141】例えば、データ転送手段12の一例となる
パイプラインバスのデータバス幅が該データD0〜D63
のデータサイズと異なる場合であって、主記憶装置15
のデータD0〜D63の読出し動作(メモリアクセス)に
係り先出しされたアドレスA0〜A31がパイプラインバ
スを介して該記憶装置15に転送される。
パイプラインバスのデータバス幅が該データD0〜D63
のデータサイズと異なる場合であって、主記憶装置15
のデータD0〜D63の読出し動作(メモリアクセス)に
係り先出しされたアドレスA0〜A31がパイプラインバ
スを介して該記憶装置15に転送される。
【0142】この際に、図1(b)に示すように、ロー
ドデータ制御部24のアドレス情報制御部41やパイプ
ライン段数決定回路42により先出しされたアドレスA
0〜A31と同タイミングのアドレス情報a1,a2…と
内部例外,TLBエントリー要求,バス権解放等のパイ
プライン情報とに基づいてパイプライン制御条件が決定
され、該パイプライン制御条件とパイプライン選択条件
とに基づいてパイプライン段数が,選択信号生成部4
3,パイプライン段数選択部44により選択される。
ドデータ制御部24のアドレス情報制御部41やパイプ
ライン段数決定回路42により先出しされたアドレスA
0〜A31と同タイミングのアドレス情報a1,a2…と
内部例外,TLBエントリー要求,バス権解放等のパイ
プライン情報とに基づいてパイプライン制御条件が決定
され、該パイプライン制御条件とパイプライン選択条件
とに基づいてパイプライン段数が,選択信号生成部4
3,パイプライン段数選択部44により選択される。
【0143】また、該パイプライン段数に基づいてデー
タD0〜D63の有効位置がパイプラインラッチ部45に
より検出される。これにより、当該データ処理装置のレ
ジスタ28を上位,下位ビットに分けて制御をすること
により、主記憶装置15から読み出されたロードデータ
D0〜D63がレジスタ28に格納される。
タD0〜D63の有効位置がパイプラインラッチ部45に
より検出される。これにより、当該データ処理装置のレ
ジスタ28を上位,下位ビットに分けて制御をすること
により、主記憶装置15から読み出されたロードデータ
D0〜D63がレジスタ28に格納される。
【0144】このため、従来例のように「アドレスだけ
を出力しているサイクル」,「DC#信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、バス
アクセス数,内部例外,TLBエントリー,バス権解放
要求等の外部要因により、パイプライン段数が満たない
状態でバスアクセスを中止しなかればならない場合であ
っても、例えば、パイプラインラッチ部45をループさ
せてそのパイプラインを段数を止めることで、出力アド
レスA0〜A31とロードデータD0〜D63との対応を取
ることが可能となる。
を出力しているサイクル」,「DC#信号によるアドレ
ス切換えとリードデータの入力処理をしているサイク
ル」及び「リードデータの入力処理のみを行っているサ
イクル」が混在した場合であっても、また、データバス
幅とデータサイズが異なっていた場合であっても、バス
アクセス数,内部例外,TLBエントリー,バス権解放
要求等の外部要因により、パイプライン段数が満たない
状態でバスアクセスを中止しなかればならない場合であ
っても、例えば、パイプラインラッチ部45をループさ
せてそのパイプラインを段数を止めることで、出力アド
レスA0〜A31とロードデータD0〜D63との対応を取
ることが可能となる。
【0145】これにより、入力されたデータd1,d2
…と有効なアドレス情報a1,a2…との対応が容易に
できる。また、SUEX,SLEX信号を図2のデータ
セレクタ部26の2−1SELの選択信号として使用す
ることにより、入力データd1,d2…を選択し、バン
クセレクタバス28Dに転送するロードデータ(出力デー
タ)D0〜D63を作成することが可能となる。
…と有効なアドレス情報a1,a2…との対応が容易に
できる。また、SUEX,SLEX信号を図2のデータ
セレクタ部26の2−1SELの選択信号として使用す
ることにより、入力データd1,d2…を選択し、バン
クセレクタバス28Dに転送するロードデータ(出力デー
タ)D0〜D63を作成することが可能となる。
【0146】なお、表1は選択信号SUEX,SLEX
とロードパイプ部27の出力データとの関係を示してい
る。
とロードパイプ部27の出力データとの関係を示してい
る。
【0147】
【表1】
【0148】また、表1において、バンクセレクタバス
28Dに転送するロードデータは上位ビットのみが有効で
ある場合にも上位,下位ビットに同じデータを転送する
ことで、それをロードパイプ部27を介してレジスタ2
8に簡単に格納することが可能となる。
28Dに転送するロードデータは上位ビットのみが有効で
ある場合にも上位,下位ビットに同じデータを転送する
ことで、それをロードパイプ部27を介してレジスタ2
8に簡単に格納することが可能となる。
【0149】これにより、パイプラインバスにおける有
効なロードデータD0〜D63を簡単に判断することがで
き、バスの正常動作を確保すること,及び、パイプライ
ンバスのロード制御の簡略化を図ることが可能となる。
効なロードデータD0〜D63を簡単に判断することがで
き、バスの正常動作を確保すること,及び、パイプライ
ンバスのロード制御の簡略化を図ることが可能となる。
【0150】次に、本発明の各実施例に係るデータ処理
方法について、当該装置の動作を補足しながら説明をす
る。図12〜17は、本発明の各実施例に係るメモリアクセ
ス装置の動作タイムチャートであり、パイプライン=4
のアドレスとデータとの関係図をそれぞれ示している。
例えば、メモリアクセスに係り先出しされたアドレスA
0〜A31を転送するアドレスパイプライン処理をする場
合に、当該アドレスパイプライン処理を解除するリセッ
ト処理に基づいて、その先出しされたアドレスA0〜A
31とメモリアクセスに係るデータD0〜D63との対応制
御処理をする。
方法について、当該装置の動作を補足しながら説明をす
る。図12〜17は、本発明の各実施例に係るメモリアクセ
ス装置の動作タイムチャートであり、パイプライン=4
のアドレスとデータとの関係図をそれぞれ示している。
例えば、メモリアクセスに係り先出しされたアドレスA
0〜A31を転送するアドレスパイプライン処理をする場
合に、当該アドレスパイプライン処理を解除するリセッ
ト処理に基づいて、その先出しされたアドレスA0〜A
31とメモリアクセスに係るデータD0〜D63との対応制
御処理をする。
【0151】すなわち、図12は、本発明の第1の実施例
に係るパイプライン=4のアドレスとデータとの関係図
であり、外部メモリからのデータコンプリート信号(D
C#信号)を待たずにアドレスを先出しする通常モード
を示している。
に係るパイプライン=4のアドレスとデータとの関係図
であり、外部メモリからのデータコンプリート信号(D
C#信号)を待たずにアドレスを先出しする通常モード
を示している。
【0152】図12において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4,ウエイト無しの場合に
は、先出しされたアドレスa1〜a8に対して、対応す
るデータd1〜d8が当該メモリアクセス装置に入力さ
れるまでパイプラインをラッチ=5個分だけ遅らせるパ
イプライン制御条件が決定される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4,ウエイト無しの場合に
は、先出しされたアドレスa1〜a8に対して、対応す
るデータd1〜d8が当該メモリアクセス装置に入力さ
れるまでパイプラインをラッチ=5個分だけ遅らせるパ
イプライン制御条件が決定される。
【0153】例えば、アドレス情報制御部41の書込み
信号発生回路41Aによりパイプライン制御条件となるパ
イプライン段数=1を起動するP-1起動信号,パイプラ
イン段数=2を起動するP-2起動信号及びパイプライン
段数=4を起動するP-4起動信号,アドレスA0〜An
の先出しステート信号,DC#検出ステート信号等に基
づいてEnable 信号(イネーブル信号)がパイプライン
ラッチ部45やパイプライン段数決定部42等にそれぞ
れ出力される。
信号発生回路41Aによりパイプライン制御条件となるパ
イプライン段数=1を起動するP-1起動信号,パイプラ
イン段数=2を起動するP-2起動信号及びパイプライン
段数=4を起動するP-4起動信号,アドレスA0〜An
の先出しステート信号,DC#検出ステート信号等に基
づいてEnable 信号(イネーブル信号)がパイプライン
ラッチ部45やパイプライン段数決定部42等にそれぞ
れ出力される。
【0154】また、条件抽出回路41Bによりパイプライ
ン制御条件となるDC#信号,各種ステート信号P2B1,
P4B1,P4B2,P4B3,T2P1,T2P2,T2P3,バス権を解放す
るBRL#信号,TLBエントリーを示すTEX信号,内部
例外を示すIREEX信号,バスアクセスを要求するIBRX
信号に基づいてパイプラインラインを所定段数により停
止するP2-2C 信号,P4-3C 信号,P4-4C 信号がパイプラ
イン段数決定部42に出力される。
ン制御条件となるDC#信号,各種ステート信号P2B1,
P4B1,P4B2,P4B3,T2P1,T2P2,T2P3,バス権を解放す
るBRL#信号,TLBエントリーを示すTEX信号,内部
例外を示すIREEX信号,バスアクセスを要求するIBRX
信号に基づいてパイプラインラインを所定段数により停
止するP2-2C 信号,P4-3C 信号,P4-4C 信号がパイプラ
イン段数決定部42に出力される。
【0155】さらに、パイプライン段数決定部42で
は、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定するため、例えば、パイプライン=4に
遷移して3段のみを遅らせる場合には、パイプラインラ
ッチは3でループして4以降には移行しないようにす
る。
は、パイプライン段数をパイプラインにより何段遅らせ
るか否かを決定するため、例えば、パイプライン=4に
遷移して3段のみを遅らせる場合には、パイプラインラ
ッチは3でループして4以降には移行しないようにす
る。
【0156】具体的には、パイプライン=4バスのパイ
プライン段数を決定する第1のライン/バス制御421 に
より、Pipe4信号,Enable 信号,P2-2C 信号,P4-3C
信号,P4-4C 信号に基づいてパイプライン=4のときの
ラッチを1段で止めるP4-1E信号がパイプライン段数選
択部44に出力される。
プライン段数を決定する第1のライン/バス制御421 に
より、Pipe4信号,Enable 信号,P2-2C 信号,P4-3C
信号,P4-4C 信号に基づいてパイプライン=4のときの
ラッチを1段で止めるP4-1E信号がパイプライン段数選
択部44に出力される。
【0157】同様に、パイプライン=4のときのラッチ
を2段で止めるP4-2E 信号,パイプライン=4のときの
ラッチを3段で止めるP4-3E 信号,パイプライン=4の
ときのラッチを4段で止める信号P4-4E 信号,パイプラ
イン=4のときのラッチを5段で止める信号P4-5E 信号
がパイプライン段数選択部44に出力される。
を2段で止めるP4-2E 信号,パイプライン=4のときの
ラッチを3段で止めるP4-3E 信号,パイプライン=4の
ときのラッチを4段で止める信号P4-4E 信号,パイプラ
イン=4のときのラッチを5段で止める信号P4-5E 信号
がパイプライン段数選択部44に出力される。
【0158】なお、第2のライン/バス制御422 では、
パイプライン=2バスのパイプライン段数を決定する場
合に、Pipe2信号,Enable 信号,P2-2C 信号に基づい
てパイプライン=2のときのラッチを1段で止めるP2-1
E 信号,パイプライン=2のときのラッチを2段で止め
るP2-2E 信号,パイプライン=2のときのラッチを3段
で止めるP2-3E 信号がパイプライン段数選択部44に出
力される。
パイプライン=2バスのパイプライン段数を決定する場
合に、Pipe2信号,Enable 信号,P2-2C 信号に基づい
てパイプライン=2のときのラッチを1段で止めるP2-1
E 信号,パイプライン=2のときのラッチを2段で止め
るP2-2E 信号,パイプライン=2のときのラッチを3段
で止めるP2-3E 信号がパイプライン段数選択部44に出
力される。
【0159】また、第3のライン/バス制御423 では、
パイプライン=1バスのパイプライン段数を決定する場
合に、Pipe1信号,Enable 信号とに基づいてパイプラ
イン=1のときのラッチを1段で止めるP1-1E 信号,パ
イプライン=1のときのラッチを2段で止めるP1-2E 信
号がパイプライン段数選択部44に出力される。
パイプライン=1バスのパイプライン段数を決定する場
合に、Pipe1信号,Enable 信号とに基づいてパイプラ
イン=1のときのラッチを1段で止めるP1-1E 信号,パ
イプライン=1のときのラッチを2段で止めるP1-2E 信
号がパイプライン段数選択部44に出力される。
【0160】次に、パイプライン制御条件とパイプライ
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部42では、パイプライン
選択条件となるパイプラインを起動するSEL信号が出
力される。
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部42では、パイプライン
選択条件となるパイプラインを起動するSEL信号が出
力される。
【0161】例えば、Pipe4信号と該Pipe4信号以外の
起動信号をリセットパルスにして、パイプラインのどの
モードに遷移したか否かを示すPipe-4 モード信号,P
ipe2信号と該Pipe2信号以外の起動信号をリセットパル
スにして、パイプラインのどのモードに遷移したか否か
を示すPipe-2 モード信号がパイプライン段数選択部4
4に出力される。
起動信号をリセットパルスにして、パイプラインのどの
モードに遷移したか否かを示すPipe-4 モード信号,P
ipe2信号と該Pipe2信号以外の起動信号をリセットパル
スにして、パイプラインのどのモードに遷移したか否か
を示すPipe-2 モード信号がパイプライン段数選択部4
4に出力される。
【0162】同様にPipe1信号と該Pipe1信号以外の起
動信号をリセットパルスにして、パイプラインのどのモ
ードに遷移したか否かを示すPipe-1 モード信号,Pip
e-4モード信号,Pipe-2 モード信号及びPipe-1 モー
ド信号を反転した3つの信号処理に基づいてパイプライ
ンモード以外を示すPipe-0モード信号がパイプライン
段数選択部44に出力される。
動信号をリセットパルスにして、パイプラインのどのモ
ードに遷移したか否かを示すPipe-1 モード信号,Pip
e-4モード信号,Pipe-2 モード信号及びPipe-1 モー
ド信号を反転した3つの信号処理に基づいてパイプライ
ンモード以外を示すPipe-0モード信号がパイプライン
段数選択部44に出力される。
【0163】また、パイプライン段数選択部44ではパ
イプラインを選択するため、Pipe-4 モード信号,Pip
e-2 モード信号,Pipe-1 モード信号及びPipe-0モー
ド信号と、P1-1E 信号,P2-1E 信号及びP4-1E 信号とに
基づいてパイプラインラッチ部45のラッチ1段目を制
御するラッチ1−SEL 信号が該ラッチ部45に出力され
る。
イプラインを選択するため、Pipe-4 モード信号,Pip
e-2 モード信号,Pipe-1 モード信号及びPipe-0モー
ド信号と、P1-1E 信号,P2-1E 信号及びP4-1E 信号とに
基づいてパイプラインラッチ部45のラッチ1段目を制
御するラッチ1−SEL 信号が該ラッチ部45に出力され
る。
【0164】同様に、Pipe-4 モード信号,Pipe-2 モ
ード信号及びPipe-1 モード信号と、P1-2E 信号,P2-2
E 信号及びP4-2E 信号とに基づいてパイプラインラッチ
部45のラッチ2段目を制御するラッチ2−SEL 信号
や、Pipe-4 モード信号及びPipe-2 モード信号と、P2
-3E 信号及びP4-3E 信号とに基づいてそのラッチ3段目
を制御するラッチ3−SEL 信号や,Pipe-4 モード信号
と、P4-4E 信号に基づいてそのラッチ4段目を制御する
ラッチ4−SEL 信号や,Pipe-4 モード信号と、P4-5E
信号とに基づいてそのラッチ5段目を制御するラッチ5
−SEL 信号がそれぞれ該ラッチ部45に出力される。
ード信号及びPipe-1 モード信号と、P1-2E 信号,P2-2
E 信号及びP4-2E 信号とに基づいてパイプラインラッチ
部45のラッチ2段目を制御するラッチ2−SEL 信号
や、Pipe-4 モード信号及びPipe-2 モード信号と、P2
-3E 信号及びP4-3E 信号とに基づいてそのラッチ3段目
を制御するラッチ3−SEL 信号や,Pipe-4 モード信号
と、P4-4E 信号に基づいてそのラッチ4段目を制御する
ラッチ4−SEL 信号や,Pipe-4 モード信号と、P4-5E
信号とに基づいてそのラッチ5段目を制御するラッチ5
−SEL 信号がそれぞれ該ラッチ部45に出力される。
【0165】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
アドレス情報ラッチ=5個分だけ遅らせるため、パイプ
ラインラッチ部45では、パイプライン段数,UEX信
号,LEX信号及びEnable信号に基づいてデータD0
〜Dnの有効位置が検出され、データセレクタ部26に
SUEX信号及びSLEX信号が出力される。
タD0〜D63の有効位置の判断処理をする。この際に、
アドレス情報ラッチ=5個分だけ遅らせるため、パイプ
ラインラッチ部45では、パイプライン段数,UEX信
号,LEX信号及びEnable信号に基づいてデータD0
〜Dnの有効位置が検出され、データセレクタ部26に
SUEX信号及びSLEX信号が出力される。
【0166】具体的には、ラッチ1−SEL 信号〜ラッチ
5−SEL 信号に基づき、第1のLatch1〜第5のLatch
5により、アドレス情報a1〜a8が第1の遅延信号SL
1〜第5の遅延信号SL5によりラッチされ、五入力否定
論理積回路NAND からデータセレクタ部26に上位ビッ
トをアサートするSUEX信号が出力される。このSU
EX信号がパイプラインバスにより入力されたデータd
1〜d8の有効位置を判断する信号である。
5−SEL 信号に基づき、第1のLatch1〜第5のLatch
5により、アドレス情報a1〜a8が第1の遅延信号SL
1〜第5の遅延信号SL5によりラッチされ、五入力否定
論理積回路NAND からデータセレクタ部26に上位ビッ
トをアサートするSUEX信号が出力される。このSU
EX信号がパイプラインバスにより入力されたデータd
1〜d8の有効位置を判断する信号である。
【0167】これにより、先出しアドレスa1〜a8と
対応したデータd1〜d8がレジスタ28に格納され
る。 (2)第2の実施例の説明 図13は本発明の第2の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1の実施
例と異なるのは第2の実施例では、通常モードの場合で
あって、1ウエイト条件が導入された場合を示してい
る。
対応したデータd1〜d8がレジスタ28に格納され
る。 (2)第2の実施例の説明 図13は本発明の第2の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1の実施
例と異なるのは第2の実施例では、通常モードの場合で
あって、1ウエイト条件が導入された場合を示してい
る。
【0168】図13において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4,クロック周期P4Wステー
トに「1ウエイト有り」が導入される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4,クロック周期P4Wステー
トに「1ウエイト有り」が導入される。
【0169】また、先出しされたアドレスa1〜a7に
対して、対応するデータd1〜d7が当該メモリアクセ
ス装置に入力されるまでパイプラインをラッチ=5個分
だけ遅らせるパイプライン制御条件が決定される。この
際に、パイプライン=4のときのラッチを5段で止める
信号P4-5E 信号がパイプライン段数選択部44に出力さ
れる。
対して、対応するデータd1〜d7が当該メモリアクセ
ス装置に入力されるまでパイプラインをラッチ=5個分
だけ遅らせるパイプライン制御条件が決定される。この
際に、パイプライン=4のときのラッチを5段で止める
信号P4-5E 信号がパイプライン段数選択部44に出力さ
れる。
【0170】次に、パイプライン制御条件とパイプライ
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部42では、パイプライン
選択条件となるパイプラインを起動するSEL信号が出
力される。また、パイプライン段数選択部44ではパイ
プラインを選択するため、ラッチ1−SEL 信号〜ラッチ
5−SEL 信号がそれぞれパイプラインラッチ部45に出
力される。
ンモードとに基づいてパイプライン段数の選択処理をす
る。この際に、選択信号生成部42では、パイプライン
選択条件となるパイプラインを起動するSEL信号が出
力される。また、パイプライン段数選択部44ではパイ
プラインを選択するため、ラッチ1−SEL 信号〜ラッチ
5−SEL 信号がそれぞれパイプラインラッチ部45に出
力される。
【0171】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
第1の実施例と同様に第1のLatch1〜第5のLatch5
によりアドレス情報がラッチ=5個分だけ遅らされる。
タD0〜D63の有効位置の判断処理をする。この際に、
第1の実施例と同様に第1のLatch1〜第5のLatch5
によりアドレス情報がラッチ=5個分だけ遅らされる。
【0172】これにより、先出しアドレスa1〜a7と
対応したデータd1〜d7がレジスタ28に格納され
る。なお、パイプラインライン=4に遷移しても、パイ
プライン=1,2,4に対してラッチ2,3,5個分が
常に、該当せず、アドレスをラッチする制御条件が異な
る場合があり、その例について以下に述べる。
対応したデータd1〜d7がレジスタ28に格納され
る。なお、パイプラインライン=4に遷移しても、パイ
プライン=1,2,4に対してラッチ2,3,5個分が
常に、該当せず、アドレスをラッチする制御条件が異な
る場合があり、その例について以下に述べる。
【0173】(3)第3の実施例の説明 すなわち、図14は本発明の第3の実施例に係るパイプラ
イン=4のアドレスとデータとの関係図である。なお、
第1,2の実施例と異なるのは第3の実施例では、4つ
のバスアクセスにおいて、4番目のデータライト時にデ
ータコンプリート信号がアサートされる条件を導入した
場合を示している。
イン=4のアドレスとデータとの関係図である。なお、
第1,2の実施例と異なるのは第3の実施例では、4つ
のバスアクセスにおいて、4番目のデータライト時にデ
ータコンプリート信号がアサートされる条件を導入した
場合を示している。
【0174】図14において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、4つのバ
スアクセスで4番目にDC#信号がアサートされた場合
には、先出しされたアドレスa1〜a4に対して、対応
するデータd1〜d4が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ=4個分だけ遅らせる
パイプライン制御条件が決定される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、4つのバ
スアクセスで4番目にDC#信号がアサートされた場合
には、先出しされたアドレスa1〜a4に対して、対応
するデータd1〜d4が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ=4個分だけ遅らせる
パイプライン制御条件が決定される。
【0175】例えば、パイプライン=4のときのラッチ
を4段で止める信号P4-4E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ4−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
を4段で止める信号P4-4E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ4−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
【0176】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
第1,2の実施例と異なり、第1のLatch1〜第4のL
atch4によりアドレス情報がラッチ=4個分だけ遅らさ
れる。
タD0〜D63の有効位置の判断処理をする。この際に、
第1,2の実施例と異なり、第1のLatch1〜第4のL
atch4によりアドレス情報がラッチ=4個分だけ遅らさ
れる。
【0177】これにより、先出しアドレスa1〜a4と
対応したデータd1〜d4がレジスタ28に格納され
る。 (4)第4の実施例の説明 図15は本発明の第4の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜3の
実施例と異なるのは第4の実施例では、4つのバスアク
セスにおいて、4番目のデータライト時にデータコンプ
リート信号がネゲートされる条件を導入した場合を示し
ている。
対応したデータd1〜d4がレジスタ28に格納され
る。 (4)第4の実施例の説明 図15は本発明の第4の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜3の
実施例と異なるのは第4の実施例では、4つのバスアク
セスにおいて、4番目のデータライト時にデータコンプ
リート信号がネゲートされる条件を導入した場合を示し
ている。
【0178】図15において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、4つのバ
スアクセスで4番目にDC#信号がネゲートされた場合
には、先出しされたアドレスa1〜a4に対して、対応
するデータd1〜d4が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ=5個分だけ遅らせる
パイプライン制御条件が決定される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、4つのバ
スアクセスで4番目にDC#信号がネゲートされた場合
には、先出しされたアドレスa1〜a4に対して、対応
するデータd1〜d4が当該メモリアクセス装置に入力
されるまでパイプラインをラッチ=5個分だけ遅らせる
パイプライン制御条件が決定される。
【0179】例えば、パイプライン=4のときのラッチ
を5段で止める信号P4-5E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ5−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
を5段で止める信号P4-5E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ5−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
【0180】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
第1,2の実施例と同様に、第1のLatch1〜第5のL
atch5によりアドレス情報がラッチ=5個分だけ遅らさ
れる。
タD0〜D63の有効位置の判断処理をする。この際に、
第1,2の実施例と同様に、第1のLatch1〜第5のL
atch5によりアドレス情報がラッチ=5個分だけ遅らさ
れる。
【0181】これにより、先出しアドレスa1〜a4と
対応したデータd1〜d4がレジスタ28に格納され
る。 (5)第5の実施例の説明 図16は本発明の第5の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜4の
実施例と異なるのは第5の実施例では、3つのバスアク
セスの場合を示している。
対応したデータd1〜d4がレジスタ28に格納され
る。 (5)第5の実施例の説明 図16は本発明の第5の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜4の
実施例と異なるのは第5の実施例では、3つのバスアク
セスの場合を示している。
【0182】図16において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、3つのバ
スアクセスの場合には、先出しされたアドレスa1〜a
3に対して、対応するデータd1〜d3が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ=4
個分だけ遅らせるパイプライン制御条件が決定される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、3つのバ
スアクセスの場合には、先出しされたアドレスa1〜a
3に対して、対応するデータd1〜d3が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ=4
個分だけ遅らせるパイプライン制御条件が決定される。
【0183】例えば、パイプライン=4のときのラッチ
を4段で止める信号P4-4E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ4−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
を4段で止める信号P4-4E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ4−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
【0184】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
第3の実施例と同様に、第1のLatch1〜第4のLatch
4によりアドレス情報がラッチ=4個分だけ遅らされ
る。
タD0〜D63の有効位置の判断処理をする。この際に、
第3の実施例と同様に、第1のLatch1〜第4のLatch
4によりアドレス情報がラッチ=4個分だけ遅らされ
る。
【0185】これにより、先出しアドレスa1〜a3と
対応したデータd1〜d3がレジスタ28に格納され
る。 (6)第6の実施例の説明 図17は本発明の第6の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜4の
実施例と異なるのは第5の実施例では、2つのバスアク
セスの場合を示している。
対応したデータd1〜d3がレジスタ28に格納され
る。 (6)第6の実施例の説明 図17は本発明の第6の実施例に係るパイプライン=4の
アドレスとデータとの関係図である。なお、第1〜4の
実施例と異なるのは第5の実施例では、2つのバスアク
セスの場合を示している。
【0186】図17において、まず、上位ビットアドレス
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、2つのバ
スアクセスの場合には、先出しされたアドレスa1,a
2に対して、対応するデータd1,d2が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ=3
個分だけ遅らせるパイプライン制御条件が決定される。
情報A0〜A31とパイプライン情報とに基づいてパイプ
ライン制御条件の決定処理をする。この際に、パイプラ
イン情報がパイプライン=4の場合であって、2つのバ
スアクセスの場合には、先出しされたアドレスa1,a
2に対して、対応するデータd1,d2が当該メモリア
クセス装置に入力されるまでパイプラインをラッチ=3
個分だけ遅らせるパイプライン制御条件が決定される。
【0187】例えば、パイプライン=4のときのラッチ
を3段で止める信号P4-3E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ3−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
を3段で止める信号P4-3E 信号がパイプライン段数選択
部44に出力される。次に、パイプライン制御条件とパ
イプラインモードとに基づいてパイプライン段数の選択
処理をする。この際に、選択信号生成部42では、パイ
プライン選択条件となるパイプラインを起動するSEL
信号が出力される。また、パイプライン段数選択部44
ではパイプラインを選択するため、ラッチ1−SEL 信号
〜ラッチ3−SEL 信号がそれぞれパイプラインラッチ部
45に出力される。
【0188】さらに、パイプライン段数に基づいてデー
タD0〜D63の有効位置の判断処理をする。この際に、
第1〜第5の実施例と異なり、第1のLatch1〜第3の
Latch4によりアドレス情報がラッチ=3個分だけ遅
らされる。
タD0〜D63の有効位置の判断処理をする。この際に、
第1〜第5の実施例と異なり、第1のLatch1〜第3の
Latch4によりアドレス情報がラッチ=3個分だけ遅
らされる。
【0189】これにより、先出しアドレスa1,a2と
対応したデータd1,d2がレジスタ28に格納され
る。なお、これはパイプライン=1,2にも該当し、パ
イプライン=nの場合であっても良い。
対応したデータd1,d2がレジスタ28に格納され
る。なお、これはパイプライン=1,2にも該当し、パ
イプライン=nの場合であっても良い。
【0190】このようにして、本発明の各実施例に係る
データ処理方法によれば、リセット処理に基づいて先出
しされたアドレスA0〜A31とメモリアクセスに係るデ
ータD0〜D63との対応制御処理をしている。
データ処理方法によれば、リセット処理に基づいて先出
しされたアドレスA0〜A31とメモリアクセスに係るデ
ータD0〜D63との対応制御処理をしている。
【0191】例えば、メモリアクセスに係り先出しされ
たアドレスA0〜A31を転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータD0〜D63の有効位置が判断される。
たアドレスA0〜A31を転送するアドレスパイプライン
処理をする場合に、アドレス情報とパイプライン情報と
に基づいてパイプライン制御条件が決定されると、該パ
イプライン制御条件とパイプラインモードとに基づいて
パイプライン段数が選択され、そのパイプライン段数に
基づいてデータD0〜D63の有効位置が判断される。
【0192】例えば、アドレスパイプラインバスを介し
て読み出すべきロードデータD0〜D63が当該メモリア
クセス装置に入力されるまで、該データD0〜D63に対
するアドレス情報a1,a2…が先出しされても、デー
タD0〜D63が入力されるまで、ロードデータ制御部2
4において、そのアドレス情報a1,a2…が保持され
る。
て読み出すべきロードデータD0〜D63が当該メモリア
クセス装置に入力されるまで、該データD0〜D63に対
するアドレス情報a1,a2…が先出しされても、デー
タD0〜D63が入力されるまで、ロードデータ制御部2
4において、そのアドレス情報a1,a2…が保持され
る。
【0193】このことから、主記憶装置15が64ビッ
トデータバス幅を有していた場合であって、32ビット
のデータD0〜D63をロードする場合,すなわち、「デ
ータバス幅≠データサイズ」のような場合にも、64ビ
ットのデータバスでロードされたデータD0〜D63の
内、どのデータD0〜D63が有効か否かを、ロードデー
タ制御部24において、それ判断することが可能とな
る。
トデータバス幅を有していた場合であって、32ビット
のデータD0〜D63をロードする場合,すなわち、「デ
ータバス幅≠データサイズ」のような場合にも、64ビ
ットのデータバスでロードされたデータD0〜D63の
内、どのデータD0〜D63が有効か否かを、ロードデー
タ制御部24において、それ判断することが可能とな
る。
【0194】また、32ビットのデータD0〜D63を取
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をロードデータ制御部24のパイプラインラッチ部45
において実行し、それ保持して置くことが可能となる。
り扱う場合であって、それが64ビット上にアラインし
て連続して置かれている場合であっても、その有効判断
をロードデータ制御部24のパイプラインラッチ部45
において実行し、それ保持して置くことが可能となる。
【0195】さらに、アドレス先出し分の情報a1,a
2…を保持する場合でも、従来例に比べて、パイプライ
ンバスの段数(アドレス先出し数)によってその制御を
簡単に決めることが可能となる。すなわち、何らの内部
要因により、パイプラインバスの段数分だけ、アドレス
A0〜A31を出力せずに、アドレスA0〜A31を出力途
中で中断した場合であって、データD0〜D63だけのサ
イクルに遷移しても、該アドレスA0〜A31とデータと
を処理するサイクルを飛び越すことが無くなる。
2…を保持する場合でも、従来例に比べて、パイプライ
ンバスの段数(アドレス先出し数)によってその制御を
簡単に決めることが可能となる。すなわち、何らの内部
要因により、パイプラインバスの段数分だけ、アドレス
A0〜A31を出力せずに、アドレスA0〜A31を出力途
中で中断した場合であって、データD0〜D63だけのサ
イクルに遷移しても、該アドレスA0〜A31とデータと
を処理するサイクルを飛び越すことが無くなる。
【0196】また、外部からの要因により、アドレス先
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。
出し中に、そのアドレス出力を中断してデータだけの処
理をしなければならない場合であっても、アドレス先出
し数とそれ以降のデータ処理の個数とを一致させること
が可能となる。
【0197】すなわち、アドレス先出し中のメモリから
の応答信号となるDC#信号を検出するサイクルでバス
権を解放するBRL#信号がアサートされた場合であっ
ても、アドレス先出しサイクルでは先出しできるアドレ
スA0〜A31を出力して置き、その後、残りのバンクか
らのDC#信号がアサートされるのを待って、アドレス
A0〜A31を更新して行くことができる。
の応答信号となるDC#信号を検出するサイクルでバス
権を解放するBRL#信号がアサートされた場合であっ
ても、アドレス先出しサイクルでは先出しできるアドレ
スA0〜A31を出力して置き、その後、残りのバンクか
らのDC#信号がアサートされるのを待って、アドレス
A0〜A31を更新して行くことができる。
【0198】例えば、パイプライン=4の場合は、アド
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く。
レスA0〜A31を4つ先出した時点で、DC#信号が帰
ってきたか否かををウエイト無しのバスサイクルかウエ
イト有りのバスサイクルか否かを判断し、その後は、メ
モリからのDC#信号により、出力アドレスA0〜A31
を更新して行く。
【0199】また、当該メモリアクセス装置が主記憶装
置15をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
置15をアクセスする場合に、バス権を獲得してから行
うが、他のバスマスタからのBRL#信号がアサートさ
れ、他のバスマスタがバス権を要求する場合もある。
【0200】かかる場合にも、当該サイクルでDC#信
号と共にBRL#信号を受け付けた場合に、残りのDC
#信号を受け付けてからデータD0〜D63だけの処理を
する個数とアドレスA0〜A31先出し分の数とを一致さ
せることが可能となる。
号と共にBRL#信号を受け付けた場合に、残りのDC
#信号を受け付けてからデータD0〜D63だけの処理を
する個数とアドレスA0〜A31先出し分の数とを一致さ
せることが可能となる。
【0201】これにより、従来例のようにアドレス先出
し「1」,「2」,「4」のデータロードタイミング制
御をする場合であって、「アドレスA0〜A31だけを出
力しているサイクル」,「DC#信号によるアドレス切
換えとリードデータの入力処理をしているサイクル」及
び「リードデータの入力処理のみを行っているサイク
ル」が混在した場合であっても、アドレスパイプライン
バスにおける有効なロードデータを容易に決めることが
可能となり、バスの正常動作を確保すること、及び、ア
ドレスパイプラインラインバスのデータロード制御の簡
略化を図ることが可能となる。
し「1」,「2」,「4」のデータロードタイミング制
御をする場合であって、「アドレスA0〜A31だけを出
力しているサイクル」,「DC#信号によるアドレス切
換えとリードデータの入力処理をしているサイクル」及
び「リードデータの入力処理のみを行っているサイク
ル」が混在した場合であっても、アドレスパイプライン
バスにおける有効なロードデータを容易に決めることが
可能となり、バスの正常動作を確保すること、及び、ア
ドレスパイプラインラインバスのデータロード制御の簡
略化を図ることが可能となる。
【0202】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば条件決定手段,パイプライン制御条件及
び段数選択手段から成るアドレス/データ制御手段が設
けられ、先出しされたアドレスとメモリアクセスに係る
データとが対応制御される。
理装置によれば条件決定手段,パイプライン制御条件及
び段数選択手段から成るアドレス/データ制御手段が設
けられ、先出しされたアドレスとメモリアクセスに係る
データとが対応制御される。
【0203】このため、アドレス転送手段のデータバス
幅が該データのデータサイズと異なる場合であっても、
先出しされたアドレスと同タイミングのアドレス情報や
内部例外,TLBエントリー要求,バス権解放等のパイ
プライン情報に基づいてデータの有効位置を検出するこ
とができる。
幅が該データのデータサイズと異なる場合であっても、
先出しされたアドレスと同タイミングのアドレス情報や
内部例外,TLBエントリー要求,バス権解放等のパイ
プライン情報に基づいてデータの有効位置を検出するこ
とができる。
【0204】このことで、従来例のように「アドレスだ
けを出力しているサイクル」,「データコンプリート信
号によるアドレス切換えとリードデータの入力処理をし
ているサイクル」及び「リードデータの入力処理のみを
行っているサイクル」が混在した場合であっても、出力
アドレスとロードデータとの対応を取ることが可能とな
る。
けを出力しているサイクル」,「データコンプリート信
号によるアドレス切換えとリードデータの入力処理をし
ているサイクル」及び「リードデータの入力処理のみを
行っているサイクル」が混在した場合であっても、出力
アドレスとロードデータとの対応を取ることが可能とな
る。
【0205】また、アドレス転送手段における有効なロ
ードデータを簡単に判断することができことから、当該
データ処理装置の記憶手段を上位,下位ビットに分けて
制御をすることにより、主記憶装置から読み出されたデ
ータを正確に記憶手段に格納することができる。このこ
とで、バスの正常動作を確保すること,及び、該転送手
段のロード制御の簡略化を図ることが可能となる。
ードデータを簡単に判断することができことから、当該
データ処理装置の記憶手段を上位,下位ビットに分けて
制御をすることにより、主記憶装置から読み出されたデ
ータを正確に記憶手段に格納することができる。このこ
とで、バスの正常動作を確保すること,及び、該転送手
段のロード制御の簡略化を図ることが可能となる。
【0206】さらに、本発明のデータ処理方法によれ
ば、リセット処理に基づいてメモリアクセスに係りアド
レスパイプライン処理をする場合に、アドレス情報とパ
イプライン情報とに基づいてパイプライン制御条件を決
定し、該パイプライン制御条件とパイプラインモードと
に基づいてパイプライン段数を選択し、そのパイプライ
ン段数に基づいてデータの有効位置を判断している。
ば、リセット処理に基づいてメモリアクセスに係りアド
レスパイプライン処理をする場合に、アドレス情報とパ
イプライン情報とに基づいてパイプライン制御条件を決
定し、該パイプライン制御条件とパイプラインモードと
に基づいてパイプライン段数を選択し、そのパイプライ
ン段数に基づいてデータの有効位置を判断している。
【0207】このため、ロードデータが当該データ処理
装置に入力されるまで、該データに対するアドレス情報
が先出しされても、データが入力されるまで、そのアド
レス情報を保持し置くことが可能となる。
装置に入力されるまで、該データに対するアドレス情報
が先出しされても、データが入力されるまで、そのアド
レス情報を保持し置くことが可能となる。
【0208】このことで、パイプライン数よりも短いア
クセス数の場合であっても、出力アドレスとロードデー
タとの対応を取ることができることから、その有効デー
タを容易に判断することが可能となる。また、何らかの
内,外部要因により、データ転送中に、そのアクセス中
断するような要因が生じても、出力アドレスとロードデ
ータとの対応を取ることができることから、その有効デ
ータを容易に判断することが可能となる。
クセス数の場合であっても、出力アドレスとロードデー
タとの対応を取ることができることから、その有効デー
タを容易に判断することが可能となる。また、何らかの
内,外部要因により、データ転送中に、そのアクセス中
断するような要因が生じても、出力アドレスとロードデ
ータとの対応を取ることができることから、その有効デ
ータを容易に判断することが可能となる。
【0209】これにより、有効なロードデータが容易に
決められることからデータロード制御の簡略化を図るこ
とが可能となり、ダイナミックRAMを使用した高速動
作可能なメモリアクセス装置の提供に寄与するところが
大きい。
決められることからデータロード制御の簡略化を図るこ
とが可能となり、ダイナミックRAMを使用した高速動
作可能なメモリアクセス装置の提供に寄与するところが
大きい。
【図1】本発明に係るデータ処理装置及びデータ処理方
法の原理図である。
法の原理図である。
【図2】本発明の各実施例に係るメモリアクセス装置の
構成図である。
構成図である。
【図3】本発明の各実施例に係るレジスタの内部構成図
である。
である。
【図4】本発明の各実施例に係るロードデータ制御部の
構成図である。
構成図である。
【図5】本発明の各実施例に係るアドレス情報制御部の
構成図である。
構成図である。
【図6】本発明の各実施例に係る条件抽出回路の内部構
成図である。
成図である。
【図7】本発明の各実施例に係るパイプライン段数決定
部の構成図(その1)である。
部の構成図(その1)である。
【図8】本発明の各実施例に係るパイプライン段数決定
部の構成図(その2)である。
部の構成図(その2)である。
【図9】本発明の各実施例に係る選択信号生成部の構成
図である。
図である。
【図10】本発明の各実施例に係るパイプライン段数選択
部の構成図である。
部の構成図である。
【図11】本発明の各実施例に係るパイプラインラッチ部
の構成図である。
の構成図である。
【図12】本発明の第1の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図13】本発明の第2の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図14】本発明の第3の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図15】本発明の第4の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図16】本発明の第5の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図17】本発明の第6の実施例に係るパイプライン=4
のアドレスとデータとの関係図である。
のアドレスとデータとの関係図である。
【図18】従来例に係るアドレスパイプライン方式のデー
タ処理装置の説明図である。
タ処理装置の説明図である。
【図19】従来例に係るデータ処理装置の動作タイムチャ
ートである。
ートである。
【図20】従来例に係るパイプライン=1(アドレス1つ
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
【図21】従来例に係るパイプライン=2(アドレス2つ
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
【図22】従来例に係るパイプライン=4(アドレス4つ
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
先出し)リードサイクル(ウエイト無)のタイムチャー
トである。
【図23】従来例に係るパイプライン=4(アドレス4つ
先出し)リードサイクル(1ウエイト)のタイムチャー
トである。
先出し)リードサイクル(1ウエイト)のタイムチャー
トである。
【図24】従来例に係る第1の問題点を説明するデータバ
スとデータサイズとの関係図である。
スとデータサイズとの関係図である。
【図25】従来例に係る第2の問題点を説明するパイプラ
イン=4でメモリアクセス=2の場合のタイムチャート
である。
イン=4でメモリアクセス=2の場合のタイムチャート
である。
【図26】従来例に係る第3の問題点を説明するパイプラ
イン=4とバス権解放信号との関係タイムチャートであ
る。
イン=4とバス権解放信号との関係タイムチャートであ
る。
【符号の説明】 11…アドレス/データ制御手段、 11A…条件決定手段、 11B…段数選択手段、 11C…有効データ検出手段、 12…アドレス転送手段、 13…記憶手段、 14…データバス、 15…主記憶装置、 D0〜Dn…データ、 A0〜An…アドレス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白沢 謙二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項1】 メモリアクセスに係り先出しされたアド
レス(A0〜An)を転送するアドレス転送手段(1
2)を有するデータ処理装置において、前記先出しされ
たアドレス(A0〜An)とメモリアクセスに係るデー
タ(D0〜Dn)との対応制御をするアドレス/データ
制御手段(11)が設けられることを特徴とするデータ
処理装置。 - 【請求項2】 請求項1記載のデータ処理装置におい
て、前記アドレス/データ制御手段(11)が、少なく
とも、アドレス情報とパイプライン情報とに基づいてパ
イプライン制御条件を決定する条件決定手段(11A)
と、前記パイプライン制御条件やパイプライン選択条件
に基づいてパイプライン段数を選択する段数選択手段
(11B)と、前記パイプライン段数に基づいてデータ
(D0〜Dn)の有効位置を検出する有効データ検出手
段(11C)から成ることを特徴とするデータ処理装置。 - 【請求項3】 請求項1記載のデータ処理装置におい
て、前記データ(D0〜Dn)を格納する記憶手段(1
3)が設けられ、前記アドレス転送手段(12)のデー
タバス幅が該データ(D0〜Dn)のデータサイズと異
なる場合に、前記記憶手段(13)が上位,下位ビット
に分けて制御されることを特徴とするデータ処理装置。 - 【請求項4】 メモリアクセスに係り先出しされたアド
レス(A0〜An)を転送するアドレスパイプライン処
理をするデータ処理方法において、前記先出しされたア
ドレス(A0〜An)とメモリアクセスに係るデータ
(D0〜Dn)との対応制御処理をすることを特徴とす
るデータ処理方法。 - 【請求項5】 請求項3記載のデータ処理方法におい
て、前記対応制御処理は、少なくとも、アドレス情報と
パイプライン情報とに基づいてパイプライン制御条件の
決定処理をし、前記パイプライン制御条件やパイプライ
ンモードに基づいてパイプライン段数の選択処理をし、
前記パイプライン段数に基づいてデータ(D0〜Dn)
の有効位置の判断処理をすることを特徴とするデータ処
理方法。 - 【請求項6】 請求項4記載のデータ処理方法におい
て、前記対応制御処理は、当該アドレスパイプライン処
理を解除するリセット処理に基づいて行うことを特徴と
するデータ処理方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01434392A JP3152312B2 (ja) | 1992-01-29 | 1992-01-29 | データ処理装置及びデータ処理方法 |
US08/705,562 US5809552A (en) | 1992-01-29 | 1996-08-29 | Data processing system, memory access device and method including selecting the number of pipeline stages based on pipeline conditions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01434392A JP3152312B2 (ja) | 1992-01-29 | 1992-01-29 | データ処理装置及びデータ処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05204741A true JPH05204741A (ja) | 1993-08-13 |
JP3152312B2 JP3152312B2 (ja) | 2001-04-03 |
Family
ID=11858428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01434392A Expired - Fee Related JP3152312B2 (ja) | 1992-01-29 | 1992-01-29 | データ処理装置及びデータ処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152312B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997009675A1 (fr) * | 1995-09-08 | 1997-03-13 | Hitachi, Ltd. | Memoire pipeline a etapes variables |
WO2010021119A1 (ja) * | 2008-08-21 | 2010-02-25 | パナソニック株式会社 | 命令制御装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5899857A (ja) * | 1981-12-09 | 1983-06-14 | Fujitsu Ltd | パイプライン処理方式のアクセス処理装置 |
JPS62290949A (ja) * | 1986-06-10 | 1987-12-17 | Fujitsu Ltd | 主記憶制御方式 |
-
1992
- 1992-01-29 JP JP01434392A patent/JP3152312B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5899857A (ja) * | 1981-12-09 | 1983-06-14 | Fujitsu Ltd | パイプライン処理方式のアクセス処理装置 |
JPS62290949A (ja) * | 1986-06-10 | 1987-12-17 | Fujitsu Ltd | 主記憶制御方式 |
Cited By (2)
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WO1997009675A1 (fr) * | 1995-09-08 | 1997-03-13 | Hitachi, Ltd. | Memoire pipeline a etapes variables |
WO2010021119A1 (ja) * | 2008-08-21 | 2010-02-25 | パナソニック株式会社 | 命令制御装置 |
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Publication number | Publication date |
---|---|
JP3152312B2 (ja) | 2001-04-03 |
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