JPS62290949A - 主記憶制御方式 - Google Patents
主記憶制御方式Info
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- JPS62290949A JPS62290949A JP13422786A JP13422786A JPS62290949A JP S62290949 A JPS62290949 A JP S62290949A JP 13422786 A JP13422786 A JP 13422786A JP 13422786 A JP13422786 A JP 13422786A JP S62290949 A JPS62290949 A JP S62290949A
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- 230000006870 function Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
- 238000000605 extraction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
アクセスタイムの異なる複数個の主記憶装置（ＭＳ）の
内の１個を接続する機能を備えた計算機システムにおい
て、該接続する主記憶装置（ＭＳ）のアクセスタイムに
対応して、該計算機システム内に設けられている主記憶
アクセスパイプライン（ＳＲ，ＡＳＲｌ・−）の途中の
段数を増減させる手段を設けることにより、該主記憶ア
クセスパイプライン（ＳＲ，ＡＳＲｌ−・−）の後段で
の信号取り出しタイミング位置を固定に保つようにした
ものである。
内の１個を接続する機能を備えた計算機システムにおい
て、該接続する主記憶装置（ＭＳ）のアクセスタイムに
対応して、該計算機システム内に設けられている主記憶
アクセスパイプライン（ＳＲ，ＡＳＲｌ・−）の途中の
段数を増減させる手段を設けることにより、該主記憶ア
クセスパイプライン（ＳＲ，ＡＳＲｌ−・−）の後段で
の信号取り出しタイミング位置を固定に保つようにした
ものである。
本発明は、アクセスタイムの異なる複数個の主記憶装置
（ＭＳ）の内の１個と接続する機能を備えた計算機シス
テムにおける主記憶制御方式に係り、特に、主記憶アク
セスパイプラインの構成法に関する。
（ＭＳ）の内の１個と接続する機能を備えた計算機シス
テムにおける主記憶制御方式に係り、特に、主記憶アク
セスパイプラインの構成法に関する。
最近の半導体技術の著しい進歩に伴って、記憶装置のア
クセスタイムは日進月歩で短縮されている。一方、アク
セスタイムを固定すると、コストが低下していく動向に
ある。
クセスタイムは日進月歩で短縮されている。一方、アク
セスタイムを固定すると、コストが低下していく動向に
ある。
従って、計算機システムの要求に応じて、アクセスタイ
ムの短い記憶装置か、或いはアクセスタイムは長くても
良いが低コストの記憶装置を適宜選択して接続できるこ
とが必要となる。
ムの短い記憶装置か、或いはアクセスタイムは長くても
良いが低コストの記憶装置を適宜選択して接続できるこ
とが必要となる。
通常、主記憶制御装置には、主記憶アクセスパイプライ
ンとして、ソースレジスタパイプライン。
ンとして、ソースレジスタパイプライン。
アドレスパイプライン、データパイプライン、エラーパ
イプライン等が備えられていて、ソースレジスタパイプ
ライン（ＳＲ）では、今アクセスされたフェッチ、或い
はストアのアクセス元の装置名。
イプライン等が備えられていて、ソースレジスタパイプ
ライン（ＳＲ）では、今アクセスされたフェッチ、或い
はストアのアクセス元の装置名。
ファンクション（ＦＣ） （フェッチ、ブリフェッチ。
ストア、キーストア、キーリード等）、データＩＤ（第
何番目のデータかを示す情報）を含んでおり。
何番目のデータかを示す情報）を含んでおり。
アドレスパイプラインはアドレスを、データパイプライ
ンはデータ等を、該アクセスが終了する迄、各パイプラ
イン中に保持しておき、必要な段から必要な制御情報を
取り出しすことにより、それぞれのファンクション（Ｆ
Ｃ） 、アクセス元等に応じた制御が行われている。
ンはデータ等を、該アクセスが終了する迄、各パイプラ
イン中に保持しておき、必要な段から必要な制御情報を
取り出しすことにより、それぞれのファンクション（Ｆ
Ｃ） 、アクセス元等に応じた制御が行われている。
例えば、キャッシュメモリを備えた計算機システムにお
いては、主記憶装置（ＭＳ）からムーブインしたデータ
をキャッシュメモリに格納する必要があり、核上記憶ア
ドレスを、該ムーブインデータが得られる迄保持してお
く必要がある。
いては、主記憶装置（ＭＳ）からムーブインしたデータ
をキャッシュメモリに格納する必要があり、核上記憶ア
ドレスを、該ムーブインデータが得られる迄保持してお
く必要がある。
又、複数個の中央処理装置（ＣＰｔ１０．１．−・−）
を備えた計算機システムにおいては、アクセス結果をア
クセス元に返送する為に、装置名、ファンクション（Ｆ
Ｃ）情報等を、該アクセス結果が得られる迄保持してお
く必要がある。
を備えた計算機システムにおいては、アクセス結果をア
クセス元に返送する為に、装置名、ファンクション（Ｆ
Ｃ）情報等を、該アクセス結果が得られる迄保持してお
く必要がある。
又、特定のバンクに対するアクセスが輻較する場合には
、データを、少なくとも１サイクル待ち合わせる為に、
アクセスデータを保持しておく遼・要がある。
、データを、少なくとも１サイクル待ち合わせる為に、
アクセスデータを保持しておく遼・要がある。
この為、該計算機システムに接続される主記憶装置（Ｍ
Ｓ）のアクセスタイムの長短に対しては、当該主記憶ア
クセスパイプラインの後段の任意の段から、上記保持さ
れている情報を取り出すことにより対処することになる
が、複数個のアクセスタイムに応じて取り出す選択回路
を設けることは、ハードウェア量の増加を招く問題があ
り、効果的な対応策が待たれていた。
Ｓ）のアクセスタイムの長短に対しては、当該主記憶ア
クセスパイプラインの後段の任意の段から、上記保持さ
れている情報を取り出すことにより対処することになる
が、複数個のアクセスタイムに応じて取り出す選択回路
を設けることは、ハードウェア量の増加を招く問題があ
り、効果的な対応策が待たれていた。
〔従来の技術と発明が解決しようとする問題点〕第３図
は従来の主記憶アクセスパイプラインの構成例の概略を
示した図である。
は従来の主記憶アクセスパイプラインの構成例の概略を
示した図である。
ここでは、説明の便宜上、ソースレジスタパイプライン
（ＳＲ，ＡＳＲ）を例にして、従来の選択回路を説明す
る。
（ＳＲ，ＡＳＲ）を例にして、従来の選択回路を説明す
る。
先ず、ソースレジスタパ・Ｃプライン（ＳＲ／ＡＳＲ）
１には、前述のように、装置名（自系のＣＰｔ１Ｏ，
１，ＣＩＩＰ。
１には、前述のように、装置名（自系のＣＰｔ１Ｏ，
１，ＣＩＩＰ。
他系のＣＰＵ０． ｉ 、 ＣＩＩＰ） 、アクセスフ
ァンクション（ＰＣ）（リード／ライト／−） 、デー
タＩＤ（第何番目のデータを示す識別子）１等のデータ
が投入されており、デコーダ（Ｄ［１Ｃ１） ｌｌａに
おいて装置種別を出力し、デコーダ（ＤＥＣ２） ｌｌ
ｂにおいて、ファンクション（ＦＣ）の種別を出力し、
デコーダ（ＤＥＣ３） ｌｌｃにおいて、データＩＤ、
、２．− を出力する。
ァンクション（ＰＣ）（リード／ライト／−） 、デー
タＩＤ（第何番目のデータを示す識別子）１等のデータ
が投入されており、デコーダ（Ｄ［１Ｃ１） ｌｌａに
おいて装置種別を出力し、デコーダ（ＤＥＣ２） ｌｌ
ｂにおいて、ファンクション（ＦＣ）の種別を出力し、
デコーダ（ＤＥＣ３） ｌｌｃにおいて、データＩＤ、
、２．− を出力する。
そして、アンド回路１１ｄ、・・−において、例えば、
ｃｐｕｏ、リード、データ Ｉ Ｄ １−−−−−・・
−−−−−■ＣＰＵＩ、ライトデークＩＤ２−−一−−
−・・・−−−−−・■他系ＣＰｌｊＯ，リード、°デ
ータＩＤ、−−−一・−・−−−−一・■ＣＰＵ１．ラ
イト、データＩ Ｄ ｒ−−−−一・−−ｍ−−・・−
■と云った、ストアナクセスが終了したことを通知する
信号■、■、フェッチデータが送られることを通知する
信号■、■等の制御信号が生成され、アクセスタイムに
応じて、何れかの段からの信号を選択する選択回路１１
ｇを介して、それぞれの装置に送出される。
ｃｐｕｏ、リード、データ Ｉ Ｄ １−−−−−・・
−−−−−■ＣＰＵＩ、ライトデークＩＤ２−−一−−
−・・・−−−−−・■他系ＣＰｌｊＯ，リード、°デ
ータＩＤ、−−−一・−・−−−−一・■ＣＰＵ１．ラ
イト、データＩ Ｄ ｒ−−−−一・−−ｍ−−・・−
■と云った、ストアナクセスが終了したことを通知する
信号■、■、フェッチデータが送られることを通知する
信号■、■等の制御信号が生成され、アクセスタイムに
応じて、何れかの段からの信号を選択する選択回路１１
ｇを介して、それぞれの装置に送出される。
若し、当該計算機システムが、２個の主記憶制御装置を
備えた二重化システムであると、他系の主記憶装置（Ｍ
Ｓ）に対応して、同じ選択回路を備えてはいるが、パイ
プラ・インは段数の異なる主記憶アクセスパイプライン
（ＡＳＲ） １で構成される。
備えた二重化システムであると、他系の主記憶装置（Ｍ
Ｓ）に対応して、同じ選択回路を備えてはいるが、パイ
プラ・インは段数の異なる主記憶アクセスパイプライン
（ＡＳＲ） １で構成される。
本図においては、３種類のアクセスタイムを前提とした
選択回路を示したが、この選択対象となるアクセスタイ
ムの種類が増加すると、本図に示した選択回路は、益々
大きくなり、ハードウェア量が大きくなると云う問題が
あった。
選択回路を示したが、この選択対象となるアクセスタイ
ムの種類が増加すると、本図に示した選択回路は、益々
大きくなり、ハードウェア量が大きくなると云う問題が
あった。
又、上記選択信号を生成する論理条件が多くなると、該
選択回路の構成は、更に複雑になり、ハ−ドウエアは更
に増大すると云う問題があった。
選択回路の構成は、更に複雑になり、ハ−ドウエアは更
に増大すると云う問題があった。
本発明は上記従来の欠点に鑑み、少ないハードウェアで
、アクセスタイムの異なる記憶装置を接続する為の主記
憶制御方式、特に主記憶アクセスパイプラインの構成法
を提供することを目的とするものである。
、アクセスタイムの異なる記憶装置を接続する為の主記
憶制御方式、特に主記憶アクセスパイプラインの構成法
を提供することを目的とするものである。
第１図は本発明の主記憶制御方式の原理ブロック図であ
る。
る。
本発明においては、アクセスタイムの異なる複数個の主
記憶装置（ＭＳ）の内の１個を、選択的に接続する機能
を備えた計算機システムにおいて、該接続する主記憶装
置（ＭＳ）のアクセスタイムに対応して、該計算機シス
テム内に設けられている主記憶アクセスパイプライン（
ＳＲ，ＡＳＲ、・・・・・） １の途中の段数を増減さ
せる手段１２を設け、核上記憶アクセスパイプライン（
ＳＲ，ＡＳＲ、・・・・・） １の後段での制御信号取
り出しタイミング位置を固定に保つように構成する。
記憶装置（ＭＳ）の内の１個を、選択的に接続する機能
を備えた計算機システムにおいて、該接続する主記憶装
置（ＭＳ）のアクセスタイムに対応して、該計算機シス
テム内に設けられている主記憶アクセスパイプライン（
ＳＲ，ＡＳＲ、・・・・・） １の途中の段数を増減さ
せる手段１２を設け、核上記憶アクセスパイプライン（
ＳＲ，ＡＳＲ、・・・・・） １の後段での制御信号取
り出しタイミング位置を固定に保つように構成する。
即ち、本発明によれば、アクセスタイムの異なる複数個
の主記憶装置（ＭＳ）の内の１個を接続する機能を備え
た計算機システムにおいて、該接続する主記憶装置（Ｍ
Ｓ）のアクセスタイムに対応して、該計算機システム内
に設けられている主記憶アクセスパイプライン（ＳＲ，
ＡＳＲ、・・・・・・−）の途中の段数を増減させる手
段を設けることにより、該主記憶アクセスパイプライン
（ＳＲ，ＡＳＲ、・・・・・・・）の後段での信号取り
出しタイミング位置を固定に保つようにしたものである
ので、個々の制御信号毎に選択回路を設ける必要がなく
なり、ハードウェア量を削減できる効果がある。
の主記憶装置（ＭＳ）の内の１個を接続する機能を備え
た計算機システムにおいて、該接続する主記憶装置（Ｍ
Ｓ）のアクセスタイムに対応して、該計算機システム内
に設けられている主記憶アクセスパイプライン（ＳＲ，
ＡＳＲ、・・・・・・−）の途中の段数を増減させる手
段を設けることにより、該主記憶アクセスパイプライン
（ＳＲ，ＡＳＲ、・・・・・・・）の後段での信号取り
出しタイミング位置を固定に保つようにしたものである
ので、個々の制御信号毎に選択回路を設ける必要がなく
なり、ハードウェア量を削減できる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例を示した図であり、前述の第
１図、第２図における段数増減手段１２が本発明を実施
するのに必要な手段である。尚、全図を通して、同じ符
号は同じ対象物を示している。
１図、第２図における段数増減手段１２が本発明を実施
するのに必要な手段である。尚、全図を通して、同じ符
号は同じ対象物を示している。
以下、第１図を参照しながら、第２図によって、本発明
による主記憶制御方式を説明する。
による主記憶制御方式を説明する。
先ず、第１図において、制御信号生成回路１３は、第３
図で説明した、従来の選択回路１１において、主記憶ア
クセスパイプラインの特定の、例えば、最終段からの制
御信号を生成する回路のみから構成されていて、前述の
制御信号、例えば、ｃｐｕｏ、リード、データ Ｉ Ｄ
、−−−−−−−−−−■ＣＰＵＩ、ライトデータＩ
Ｄ ２−・−・−・−・−■他系ｃｐｕｏ、リード、
′データＩＤｌ−・・−・−・−・−■ＣＰ［１１，ラ
イト、データ Ｉ Ｄ ２−−−−−−一−−−−■を
生成する。 。
図で説明した、従来の選択回路１１において、主記憶ア
クセスパイプラインの特定の、例えば、最終段からの制
御信号を生成する回路のみから構成されていて、前述の
制御信号、例えば、ｃｐｕｏ、リード、データ Ｉ Ｄ
、−−−−−−−−−−■ＣＰＵＩ、ライトデータＩ
Ｄ ２−・−・−・−・−■他系ｃｐｕｏ、リード、
′データＩＤｌ−・・−・−・−・−■ＣＰ［１１，ラ
イト、データ Ｉ Ｄ ２−−−−−−一−−−−■を
生成する。 。
そして、上記制？ｆｆ１ｌ信号を当該ソースレジスタパ
イプライン（Ｓｉ２） １の最終段からのみ生成してい
る所に特徴がある。
イプライン（Ｓｉ２） １の最終段からのみ生成してい
る所に特徴がある。
そして、段数増減手段１２が、アクセスタイムの異なる
記憶装置の内の何れかを接続する為の選択回路として機
能する。
記憶装置の内の何れかを接続する為の選択回路として機
能する。
即ち、最も短いアクセスタイムの記憶装置を接続する場
合には、アクセスタイムａに対応するアンド回路１２ａ
を付勢して、当該ソースレジスタパイプライン（ＳＲ）
１を構成しているシフトレジスタｌａの出力を１ｄに
バイパスする回路を構成することにより、当該ソースレ
ジスタパイプラインン（ＳＲ） １を、最も短いタイミ
ングのパイプラインにすることができる。
合には、アクセスタイムａに対応するアンド回路１２ａ
を付勢して、当該ソースレジスタパイプライン（ＳＲ）
１を構成しているシフトレジスタｌａの出力を１ｄに
バイパスする回路を構成することにより、当該ソースレ
ジスタパイプラインン（ＳＲ） １を、最も短いタイミ
ングのパイプラインにすることができる。
同じようにして、アクセスタイムＣに対応するアンド回
路１２ｃを付勢して、当該ソースレジスタパイプライン
（ＳＲ） １を構成しているシフトレジスタ１ｃの出力
を１ｄにバイパスする回路を構成することにより、当該
ソースレジスタパイプラインン（Ｓｉｌｌ） １を、最
も長いタイミングのパイプラインにすることができる。
路１２ｃを付勢して、当該ソースレジスタパイプライン
（ＳＲ） １を構成しているシフトレジスタ１ｃの出力
を１ｄにバイパスする回路を構成することにより、当該
ソースレジスタパイプラインン（Ｓｉｌｌ） １を、最
も長いタイミングのパイプラインにすることができる。
そして、本発明によれば、この段数増減手段１２を１個
設けて、単に３個（但し、１ビツト当たり）のアンド回
路を制御する制御信号を（−１勢するだけで、例えば、
３種類のアクセスタイムａ、ｂ。
設けて、単に３個（但し、１ビツト当たり）のアンド回
路を制御する制御信号を（−１勢するだけで、例えば、
３種類のアクセスタイムａ、ｂ。
Ｃを有する記憶装置の何れとも接続することができる。
上記実施例は、ソースレジスタパイプライン（ＳＲ／Ａ
ＳＲ） １について説明したものであるが、主記憶アク
セスパイプラインの他の構成要素である、前述のアドレ
スパイプライン、データパイプライン等についても、同
じ構成をとれば良いことは云う迄もないことである。
ＳＲ） １について説明したものであるが、主記憶アク
セスパイプラインの他の構成要素である、前述のアドレ
スパイプライン、データパイプライン等についても、同
じ構成をとれば良いことは云う迄もないことである。
このように、本発明は、主記憶アクセスパイプラインを
備え、該パイプラインの特定の段からの制御信号を取り
出すことによって、アクセスタイムの異なる記憶装置と
の接続を可能とする計算機システムにおいて、例えば、
ソースレジスタパイプライン（ＳＲ／ＡＳＲ）の途中の
段数を増減する選択回路を設けて、該パイプラインの後
段での、上記制御信号を取り出す位置を固定とするよう
にした所に特徴がある。
備え、該パイプラインの特定の段からの制御信号を取り
出すことによって、アクセスタイムの異なる記憶装置と
の接続を可能とする計算機システムにおいて、例えば、
ソースレジスタパイプライン（ＳＲ／ＡＳＲ）の途中の
段数を増減する選択回路を設けて、該パイプラインの後
段での、上記制御信号を取り出す位置を固定とするよう
にした所に特徴がある。
以上、詳細に説明したように、本発明の主記憶制御方式
は、アクセスタイムの異なる複数個の主記憶装置（ＭＳ
）の内の１個を接続する機能を備えた計算機システムに
おいて、該接続する主記憶装置（耶）のアクセスタイム
に対応して、該計算機システム内に設けられている主記
憶アクセスパイプライン（ＳＲ，ＡＳＲ、・・・・・）
（１）の途中の段数を増減させる手段を設けることに
より、該主記憶アクセスパイプライン（ＳＲ，ＡＳＲ、
・・・・・・・）の後段での信号取り出しタイミング位
置を固定に保つようにしたものであるので、個々の制御
信号毎に選択回路を設ける必要がなくなり、ハードウェ
ア量を削減できる効果がある。
は、アクセスタイムの異なる複数個の主記憶装置（ＭＳ
）の内の１個を接続する機能を備えた計算機システムに
おいて、該接続する主記憶装置（耶）のアクセスタイム
に対応して、該計算機システム内に設けられている主記
憶アクセスパイプライン（ＳＲ，ＡＳＲ、・・・・・）
（１）の途中の段数を増減させる手段を設けることに
より、該主記憶アクセスパイプライン（ＳＲ，ＡＳＲ、
・・・・・・・）の後段での信号取り出しタイミング位
置を固定に保つようにしたものであるので、個々の制御
信号毎に選択回路を設ける必要がなくなり、ハードウェ
ア量を削減できる効果がある。
第１図は本発明の主記憶側？１町方式の原理プロ・ツタ
図。 第２図は本発明の一実施例を示した図。 第３図は従来の主記憶アクセスパイプラインの構成例の
概略を示した図。 である。 図面において、 １は主記憶アクセスパイプライン、又はソースレジスタ
パイプライン（ＳＲ／ＡＳＲ） 。 １１は選択回路。 Ｈａ、 ｌｌｂ、 ｌｌｃはデコーダ（ＤＥＣ） 。 １１ ｄ 、 −はアンド回路、１１ｇはセレクタ（Ｓ
ＥＬ） 。 １２は段数増減手段、１２ａ〜１２ｃはアンド回路。 １３は制御信号生成回路。 ｌａ〜１ｄはソースレジスタパイプラインを構成してい
るシフトレジスタ。 をそれぞれ示す。 一−一 一二−−−１ １ ｌ １
図。 第２図は本発明の一実施例を示した図。 第３図は従来の主記憶アクセスパイプラインの構成例の
概略を示した図。 である。 図面において、 １は主記憶アクセスパイプライン、又はソースレジスタ
パイプライン（ＳＲ／ＡＳＲ） 。 １１は選択回路。 Ｈａ、 ｌｌｂ、 ｌｌｃはデコーダ（ＤＥＣ） 。 １１ ｄ 、 −はアンド回路、１１ｇはセレクタ（Ｓ
ＥＬ） 。 １２は段数増減手段、１２ａ〜１２ｃはアンド回路。 １３は制御信号生成回路。 ｌａ〜１ｄはソースレジスタパイプラインを構成してい
るシフトレジスタ。 をそれぞれ示す。 一−一 一二−−−１ １ ｌ １
Claims (1)
- 【特許請求の範囲】 アクセスタイムの異なる複数個の主記憶装置（ＭＳ）の
内の１個を、選択的に接続する機能を備えた計算機シス
テムにおいて、 該接続する主記憶装置（ＭＳ）のアクセスタイムに対応
して、該計算機システム内に設けられている主記憶アク
セスパイプライン（ＳＲ、ＡＳＲ、・・・・・）（１）
の途中の段数を増減させる手段（１２）を設け、該主記
憶アクセスパイプライン（ＳＲ、ＡＳＲ、・・・・・）
（１）の後段での制御信号取り出しタイミング位置を、
固定に保つようにしたことを特徴とする主記憶制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422786A JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290949A true JPS62290949A (ja) | 1987-12-17 |
| JPH042977B2 JPH042977B2 (ja) | 1992-01-21 |
Family
ID=15123394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13422786A Granted JPS62290949A (ja) | 1986-06-10 | 1986-06-10 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444136A (ja) * | 1990-06-11 | 1992-02-13 | Nec Corp | メモリアクセス制御装置 |
| JPH05204741A (ja) * | 1992-01-29 | 1993-08-13 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
-
1986
- 1986-06-10 JP JP13422786A patent/JPS62290949A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444136A (ja) * | 1990-06-11 | 1992-02-13 | Nec Corp | メモリアクセス制御装置 |
| JPH05204741A (ja) * | 1992-01-29 | 1993-08-13 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042977B2 (ja) | 1992-01-21 |
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