JPS6120905B2 - - Google Patents
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- JPS6120905B2 JPS6120905B2 JP10152980A JP10152980A JPS6120905B2 JP S6120905 B2 JPS6120905 B2 JP S6120905B2 JP 10152980 A JP10152980 A JP 10152980A JP 10152980 A JP10152980 A JP 10152980A JP S6120905 B2 JPS6120905 B2 JP S6120905B2
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- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、ベクトル・データ処理装置、特にベ
クトル・データ処理装置のベクトル・レジスタの
アクセスに関するものである。
クトル・データ処理装置のベクトル・レジスタの
アクセスに関するものである。
第１図はベクトル・データ処理装置の概要を示
すものであつて、１はメモリ、２はベクトル・レ
ジスタ、３は演算器を示している。ベクトル・デ
ータ処理装置においては、主メモリ１とベクト
ル・レジスタ２との間でデータのストアおよびロ
ードが行われ、演算器３はベクトル・レジスタ２
内のエレメント列の演算を行う。ベクトル・レジ
スタ２は複数個設けられているものであり、各ベ
クトル・レジスタは複数のエレメント・データ、
例えば＃０エレメント・データないし＃127エレ
メント・データを格納する。従来技術において
は、例えば論理的に８個のベクトル・レジスタが
存在する場合には、８個のバンクが設けられ、各
バンクに１個のベクトル・レジスタが割当てられ
ている。このような従来方式においては、或るア
クセス要求元が＃ｉのベクトル・レジスタをアク
セスしていると仮定すると、アクセス要求元Ａが
＃ｉのベクトル・レジスタの＃０エレメント・デ
ータないし＃127エレメント・データをアクセス
し終るまで他のアクセス要求元が＃ｉのベクト
ル・レジスタをアクセスすることが出来ず、この
点が高速化を妨げる原因となつていた。また例え
ば、64個のベクトル・レジスタがある場合、64個
のバンク構成が実現できず、例えば８バンクで構
成するような場合も、同様にそのバンクへのアク
セスができず問題であつた。
すものであつて、１はメモリ、２はベクトル・レ
ジスタ、３は演算器を示している。ベクトル・デ
ータ処理装置においては、主メモリ１とベクト
ル・レジスタ２との間でデータのストアおよびロ
ードが行われ、演算器３はベクトル・レジスタ２
内のエレメント列の演算を行う。ベクトル・レジ
スタ２は複数個設けられているものであり、各ベ
クトル・レジスタは複数のエレメント・データ、
例えば＃０エレメント・データないし＃127エレ
メント・データを格納する。従来技術において
は、例えば論理的に８個のベクトル・レジスタが
存在する場合には、８個のバンクが設けられ、各
バンクに１個のベクトル・レジスタが割当てられ
ている。このような従来方式においては、或るア
クセス要求元が＃ｉのベクトル・レジスタをアク
セスしていると仮定すると、アクセス要求元Ａが
＃ｉのベクトル・レジスタの＃０エレメント・デ
ータないし＃127エレメント・データをアクセス
し終るまで他のアクセス要求元が＃ｉのベクト
ル・レジスタをアクセスすることが出来ず、この
点が高速化を妨げる原因となつていた。また例え
ば、64個のベクトル・レジスタがある場合、64個
のバンク構成が実現できず、例えば８バンクで構
成するような場合も、同様にそのバンクへのアク
セスができず問題であつた。
本発明は、上記の欠点を除去するものであつ
て、ベクトル・レジスタを効率的にアクセスでき
るとともにベクトル・レジスタのアクセス制御を
簡単に行い得るようにしたベクトル・データ処理
装置を提供することを目的としている。そしてそ
のため、本発明のベクトル・データ処理装置は、
複数のエレメント格納域からなる複数のベクトト
ル・レジスタをＭ個のバンク単位で構成し、Ｍ個
のアクセス要求元がそれぞれ各バンク単位の各エ
レメント格納域を順次にアクセスして処理を行う
ベクトル・データ処理装置において、ベクトル・
レジスタのｉ番目のエレメント格納域とｉ＋１番
のエレメント格納域を異なるバンク単位に割付け
ると共に各ベクトル・レジスタの同一番号のエレ
メント格納域を同一バンクに割当る構成とし、先
頭（第０番とする）のエレメント格納域をアクセ
スできるタイム・スロツトとして各アクセス要求
元に対して連続するＭ個のタイム・スロツトの中
の互いに異なる１個のタイム・スロツトを割当
て、先頭のエレメント格納域をアクセスできるタ
イム・スロツトとしてタイム・スロツトT0が割
当てられたアクセス要求元に対して第ｊ番のエレ
メント格納域をタイム・スロツトＴJ（但し、ＴJ
＋１はＴJの次のタイム・スロツト）でアクセス出
来るようにしたことを特徴とするものである。
て、ベクトル・レジスタを効率的にアクセスでき
るとともにベクトル・レジスタのアクセス制御を
簡単に行い得るようにしたベクトル・データ処理
装置を提供することを目的としている。そしてそ
のため、本発明のベクトル・データ処理装置は、
複数のエレメント格納域からなる複数のベクトト
ル・レジスタをＭ個のバンク単位で構成し、Ｍ個
のアクセス要求元がそれぞれ各バンク単位の各エ
レメント格納域を順次にアクセスして処理を行う
ベクトル・データ処理装置において、ベクトル・
レジスタのｉ番目のエレメント格納域とｉ＋１番
のエレメント格納域を異なるバンク単位に割付け
ると共に各ベクトル・レジスタの同一番号のエレ
メント格納域を同一バンクに割当る構成とし、先
頭（第０番とする）のエレメント格納域をアクセ
スできるタイム・スロツトとして各アクセス要求
元に対して連続するＭ個のタイム・スロツトの中
の互いに異なる１個のタイム・スロツトを割当
て、先頭のエレメント格納域をアクセスできるタ
イム・スロツトとしてタイム・スロツトT0が割
当てられたアクセス要求元に対して第ｊ番のエレ
メント格納域をタイム・スロツトＴJ（但し、ＴJ
＋１はＴJの次のタイム・スロツト）でアクセス出
来るようにしたことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第２図は本発明におけるベクトル・レジスタ関
連部分のデータ系のブロツク図、第３図は本発明
におけるベクトル・レジスタ関連部分のアドレス
系の１実施例のブロツク図、第４図はアクセス要
求元がエレメント格納域をアクセスできるタイ
ム・スロツトを説明する図、第５図は本発明にお
けるベクトル・レジスタの関連部分のアドレス系
の第２実施例のブロツク図である。
連部分のデータ系のブロツク図、第３図は本発明
におけるベクトル・レジスタ関連部分のアドレス
系の１実施例のブロツク図、第４図はアクセス要
求元がエレメント格納域をアクセスできるタイ
ム・スロツトを説明する図、第５図は本発明にお
けるベクトル・レジスタの関連部分のアドレス系
の第２実施例のブロツク図である。
第２図において、４はロード・パイプライン、
５と６は演算パイプライン、７はストア・パイプ
ライン、８ないし１０は書込レジスタ、１１ない
し１８は入力レジスタ、Ｂ０ないしＢ７はバン
ク、１９ないし２６は出力レジスタ、２７ないし
３３はバツフア・レジスタをそれぞれ示してい
る。
５と６は演算パイプライン、７はストア・パイプ
ライン、８ないし１０は書込レジスタ、１１ない
し１８は入力レジスタ、Ｂ０ないしＢ７はバン
ク、１９ないし２６は出力レジスタ、２７ないし
３３はバツフア・レジスタをそれぞれ示してい
る。
ロード・パイプライン４は主メモリ１上のデー
タをベクトル・レジスタに格納するためのもので
ある。演算パイプライン５は例えば加算パイプラ
インであり、また演算パイプライン６は例えば乗
算パイプラインである。演算パイプライン５，６
には、指定されたベクトル・レジスタから読出さ
れたエレメント・データ列が逐次入力され、演算
結果の列が指定されたベクトル・レジスタに逐次
に格納される。ストア・パイプライン７は、ベク
トル・レジスタのデータを主メモリ１に書込むた
めのものである。ベクトル・レジスタは、８個の
バンクＢ０ないしＢ７から構成されている。第２
図から判るように、ベクトル・レジスタVRjの
＃（8m＋ｉ）エレメント格納域はバンクBiに割
付けられる。なお、ｉは０，１，２……７であ
り、１個のベクトル・レジスタのエレメント数が
128個のときはｍは０，１，２……15であり、
VRjはVR０，VR１，……VRnである。書込レジ
スタ８は入力レジスタ１１ないし１８に接続され
ている。また、図面に示されていないが、書込レ
ジスタ９と１０のそれぞれも入力レジスタ１１な
いし１８に接続されている。出力レジスタ１９は
レジスタ２７，２９，３０，３１および３３に接
続されている。図面には完全に示されていない
が、出力レジスタ２０ないし２６のそれぞれも同
様である。演算パイプライン５の一方の入力には
２個のバツフア・レジスタ２７と２８が設けら
れ、他方の入力には１個のバツフア・レジスタ２
９しか設けられていないが、このような構成はエ
レメント・データ間の同期をとるために採用され
ているものである。例えばベクトル・レジスタ
VR０のエレメント・データとベクトル・レジス
タVR１のエレメント・データとを演算パイプラ
イン５で演算する場合、後述するようにベクト
ル・レジスタVR０の＃ｉエレメント・データが
バツフア・レジスタ２７に入力されるより１サイ
クル遅れてベクトル・レジスタVR１の＃ｉエレ
メント・データがバツフア・レジスタ２９に入力
されるが、バツフウ・レジスタ２８はベクトル・
レジスチVR０の＃ｉエレメント・データを１サ
イクル遅延させるものである。演算パイプライン
６の入力側も同様な構成になつている。
タをベクトル・レジスタに格納するためのもので
ある。演算パイプライン５は例えば加算パイプラ
インであり、また演算パイプライン６は例えば乗
算パイプラインである。演算パイプライン５，６
には、指定されたベクトル・レジスタから読出さ
れたエレメント・データ列が逐次入力され、演算
結果の列が指定されたベクトル・レジスタに逐次
に格納される。ストア・パイプライン７は、ベク
トル・レジスタのデータを主メモリ１に書込むた
めのものである。ベクトル・レジスタは、８個の
バンクＢ０ないしＢ７から構成されている。第２
図から判るように、ベクトル・レジスタVRjの
＃（8m＋ｉ）エレメント格納域はバンクBiに割
付けられる。なお、ｉは０，１，２……７であ
り、１個のベクトル・レジスタのエレメント数が
128個のときはｍは０，１，２……15であり、
VRjはVR０，VR１，……VRnである。書込レジ
スタ８は入力レジスタ１１ないし１８に接続され
ている。また、図面に示されていないが、書込レ
ジスタ９と１０のそれぞれも入力レジスタ１１な
いし１８に接続されている。出力レジスタ１９は
レジスタ２７，２９，３０，３１および３３に接
続されている。図面には完全に示されていない
が、出力レジスタ２０ないし２６のそれぞれも同
様である。演算パイプライン５の一方の入力には
２個のバツフア・レジスタ２７と２８が設けら
れ、他方の入力には１個のバツフア・レジスタ２
９しか設けられていないが、このような構成はエ
レメント・データ間の同期をとるために採用され
ているものである。例えばベクトル・レジスタ
VR０のエレメント・データとベクトル・レジス
タVR１のエレメント・データとを演算パイプラ
イン５で演算する場合、後述するようにベクト
ル・レジスタVR０の＃ｉエレメント・データが
バツフア・レジスタ２７に入力されるより１サイ
クル遅れてベクトル・レジスタVR１の＃ｉエレ
メント・データがバツフア・レジスタ２９に入力
されるが、バツフウ・レジスタ２８はベクトル・
レジスチVR０の＃ｉエレメント・データを１サ
イクル遅延させるものである。演算パイプライン
６の入力側も同様な構成になつている。
第３図は本発明におけるベクトル・レジスタ関
連部分のアドレス系の第１実施例のブロツク図で
ある。第３図において３４ないし４１はベクト
ル・レジスタに対するアドレス・レジスタ、４２
ないし４９はアクセ要求選択回路、５０ないし５
７はバンク内アドレス・レジスタをそれぞれ示し
ている。また、EW１，ER２，ER３，FW１，
FR２，FR３，ＬおよびＳはベクトル・レジスタ
のアクセス要求元である。アクセス要求元EW１
は、演算パイプライン５の演算結果をベクトル・
レジスタに書込むためのものである。アクセス要
求元ER２は、例えば被演算数そなるエレメン
ト・データをベクトル・レジスタから読み出して
演算パイプライン５に供給するためのものであ
る。アクセス要求元ER３は、演算数となるエレ
メント・データ列をベクトル・レジスタから読出
し演転パイプ５に供給するためのものである。ア
クセスFW１，FR２およびFR３は演算パイプラ
イン６に対するものであり、FW１はEW１に、
FR２はER２に、FR３はER３にそれぞれ相当し
ている。アクセス要求元Ｌは、主メモリか送られ
て来るデータをベクトル・レジスタに供給するた
めのものである。アクセス要求元Ｓは、ベクト
ル・レジスタからデータを読出して主メモリにス
トアするためのものである。ベクトル・レジスタ
に対するアドレス・レジスタ３４ないし４１のそ
れぞれ、例えば13ビツト構成のものであり、その
内容は１個のエレメントに対するアクセスが行わ
れる度に＋１される。図面には完全に示されてい
ないが、アクセス要求選択回路４２ないし４９の
それぞれは、アドレス・レジスタ３４ないし４１
に接続されている。アクセス要求選択回路４２な
いし４９のそれぞれは、アクセス要求元からアク
セス要求を受信したとき、そのアクセス要求元に
割当てられたタイム・スロツトになると、管理下
にあるバンクのアクセスを許可するものである。
バンク内のアドレス・レジスタ５０ないし５７の
それぞれは、例えば10ビツト構成のものであり、
バンク内のエレメント格納域を指定するものであ
る。
連部分のアドレス系の第１実施例のブロツク図で
ある。第３図において３４ないし４１はベクト
ル・レジスタに対するアドレス・レジスタ、４２
ないし４９はアクセ要求選択回路、５０ないし５
７はバンク内アドレス・レジスタをそれぞれ示し
ている。また、EW１，ER２，ER３，FW１，
FR２，FR３，ＬおよびＳはベクトル・レジスタ
のアクセス要求元である。アクセス要求元EW１
は、演算パイプライン５の演算結果をベクトル・
レジスタに書込むためのものである。アクセス要
求元ER２は、例えば被演算数そなるエレメン
ト・データをベクトル・レジスタから読み出して
演算パイプライン５に供給するためのものであ
る。アクセス要求元ER３は、演算数となるエレ
メント・データ列をベクトル・レジスタから読出
し演転パイプ５に供給するためのものである。ア
クセスFW１，FR２およびFR３は演算パイプラ
イン６に対するものであり、FW１はEW１に、
FR２はER２に、FR３はER３にそれぞれ相当し
ている。アクセス要求元Ｌは、主メモリか送られ
て来るデータをベクトル・レジスタに供給するた
めのものである。アクセス要求元Ｓは、ベクト
ル・レジスタからデータを読出して主メモリにス
トアするためのものである。ベクトル・レジスタ
に対するアドレス・レジスタ３４ないし４１のそ
れぞれ、例えば13ビツト構成のものであり、その
内容は１個のエレメントに対するアクセスが行わ
れる度に＋１される。図面には完全に示されてい
ないが、アクセス要求選択回路４２ないし４９の
それぞれは、アドレス・レジスタ３４ないし４１
に接続されている。アクセス要求選択回路４２な
いし４９のそれぞれは、アクセス要求元からアク
セス要求を受信したとき、そのアクセス要求元に
割当てられたタイム・スロツトになると、管理下
にあるバンクのアクセスを許可するものである。
バンク内のアドレス・レジスタ５０ないし５７の
それぞれは、例えば10ビツト構成のものであり、
バンク内のエレメント格納域を指定するものであ
る。
第４図はアクセス要求元がエレメント格納域を
アクセスできるタイム・スロツトを説明するもの
である。第４図から判るように、アクセス要求元
Ｌは、＃０タイム・スロツトで＃０エレメント格
納域、＃１タイム・スロツトで＃１エレメント格
納域、＃２タイム・スロツトで＃２エレメント格
納域、＃３タイム・スロツトで＃３エレメント格
納域、＃４タイム・スロツトで＃４エレメント格
納域、＃５タイム・スロツトで＃５エレメント格
納域、＃６タイム・スロツトで＃６エレメント格
納域、＃７タイム・スロツトで＃７エレメント格
納域をアクセスすることが出来る。アクセス要求
元ER２は、＃１タイム・スロツトで＃０エレメ
ント格納域、＃２タイム・スロツトで＃１エレメ
ント格納域、＃３タイム・スロツトで＃２エレメ
ント格納域、＃４タイム・スロツトで＃３エレメ
ント格納域、＃５タイム・スロツトで＃４エレメ
ント格納域、＃６タイム・スロツトで＃５エレメ
ント格納域、＃７タイム・スロツトで＃６エレメ
ント格納域、＃０タイム・スロツトで＃７エレメ
ント格納域をアクセスすることが出来る。他のア
クセス要求元がエレメント格納域をアクセスでき
るタイム・スロツトも図示のとおりである、な
お、＃ｉ（ｉ＝０ないし７）のエレメント格納域
をアクセスできるタイミングにおいては、（8m＋
ｉ）のエレメント格納域がアクセスすることが出
来るのは説明するまでもない。
アクセスできるタイム・スロツトを説明するもの
である。第４図から判るように、アクセス要求元
Ｌは、＃０タイム・スロツトで＃０エレメント格
納域、＃１タイム・スロツトで＃１エレメント格
納域、＃２タイム・スロツトで＃２エレメント格
納域、＃３タイム・スロツトで＃３エレメント格
納域、＃４タイム・スロツトで＃４エレメント格
納域、＃５タイム・スロツトで＃５エレメント格
納域、＃６タイム・スロツトで＃６エレメント格
納域、＃７タイム・スロツトで＃７エレメント格
納域をアクセスすることが出来る。アクセス要求
元ER２は、＃１タイム・スロツトで＃０エレメ
ント格納域、＃２タイム・スロツトで＃１エレメ
ント格納域、＃３タイム・スロツトで＃２エレメ
ント格納域、＃４タイム・スロツトで＃３エレメ
ント格納域、＃５タイム・スロツトで＃４エレメ
ント格納域、＃６タイム・スロツトで＃５エレメ
ント格納域、＃７タイム・スロツトで＃６エレメ
ント格納域、＃０タイム・スロツトで＃７エレメ
ント格納域をアクセスすることが出来る。他のア
クセス要求元がエレメント格納域をアクセスでき
るタイム・スロツトも図示のとおりである、な
お、＃ｉ（ｉ＝０ないし７）のエレメント格納域
をアクセスできるタイミングにおいては、（8m＋
ｉ）のエレメント格納域がアクセスすることが出
来るのは説明するまでもない。
第５図は本発明におけるベクトル・レジスタ関
連部分のアドレス系の第２実施例のブロツク図で
ある。第５図において、５８はアクセス要求選択
回路を示している。アクセス要求元Ｌからのアク
セス要求があつたときには、アクセス要求選択回
路５８は＃０タイム・スロツトでアドレス・レジ
スタ４０のバンク内アドレスをレジスタ５０にセ
ツトする。アクセス要求元ER2からのアクセス要
求があつたときには、アクセス要求選択回路５８
は、＃１タイム・スロツトでアドレス・レジスタ
３５のバンク内アドレスを取出してレジスタ５０
にセツトされる。アクセス要求元ER３からのア
クセス要求があつたときには、アクセス要求選択
回路５８は＃２タイム・スロツトでアドレス・レ
ジスタ３６のバンク内アドレスを取出し、レジス
タ５０にセツトする。以下、第４図の第１行に示
したとおりである。
連部分のアドレス系の第２実施例のブロツク図で
ある。第５図において、５８はアクセス要求選択
回路を示している。アクセス要求元Ｌからのアク
セス要求があつたときには、アクセス要求選択回
路５８は＃０タイム・スロツトでアドレス・レジ
スタ４０のバンク内アドレスをレジスタ５０にセ
ツトする。アクセス要求元ER2からのアクセス要
求があつたときには、アクセス要求選択回路５８
は、＃１タイム・スロツトでアドレス・レジスタ
３５のバンク内アドレスを取出してレジスタ５０
にセツトされる。アクセス要求元ER３からのア
クセス要求があつたときには、アクセス要求選択
回路５８は＃２タイム・スロツトでアドレス・レ
ジスタ３６のバンク内アドレスを取出し、レジス
タ５０にセツトする。以下、第４図の第１行に示
したとおりである。
バンク内アドレス・レジスタ５０ないし５７の
それぞれの内容は、１サイクル毎に右側のバンク
内アドレス・レジスタに移される。例えばアドレ
ス・レジスタ４０のバンク内アドレスBADは
＃０タイム・スロツトでレジスタ５０にセツトさ
れるが、バンク内アドレスBADは＃１タイム・
スロツトにはレジスタ５１に移され、＃２タイ
ム・スロツトにはレジスタ５２に移され、＃３タ
イム・スロツトにはレジスタ５３に移され、＃４
タイム・スロツトにはレジスタ５４に移され、
＃５タイム・スロツトにはレジスタ５５に移さ
れ、＃６タイム・スロツトにはレジスタ５６に移
され、＃７タイム・スロツトにはレジスタ５７に
移される。
それぞれの内容は、１サイクル毎に右側のバンク
内アドレス・レジスタに移される。例えばアドレ
ス・レジスタ４０のバンク内アドレスBADは
＃０タイム・スロツトでレジスタ５０にセツトさ
れるが、バンク内アドレスBADは＃１タイム・
スロツトにはレジスタ５１に移され、＃２タイ
ム・スロツトにはレジスタ５２に移され、＃３タ
イム・スロツトにはレジスタ５３に移され、＃４
タイム・スロツトにはレジスタ５４に移され、
＃５タイム・スロツトにはレジスタ５５に移さ
れ、＃６タイム・スロツトにはレジスタ５６に移
され、＃７タイム・スロツトにはレジスタ５７に
移される。
以上の説明から明らかなように、本発明によれ
ば、簡単な構成によりベクトル・レジスタを効率
的にアクセスすることが出来ると共に、ベクト
ル・レジスタのアクセス制御を簡単に行うことが
出来る。
ば、簡単な構成によりベクトル・レジスタを効率
的にアクセスすることが出来ると共に、ベクト
ル・レジスタのアクセス制御を簡単に行うことが
出来る。
第１図はベクトル・データ処理装置の概要を示
す図、第２図は本発明におけるベクトル・レジス
タ関連部分のデータ系のブロツク図、第３図は本
発におけるベクトル・レジスタ関連部分のアドレ
ス系の第１実施例のブロツク図、第４図はアクセ
ス要求元がエレメントをアクセスできるタイム・
スロツトを説明する図、第５図は本発明における
ベクトル・レジスタ関連部分のアドレス系の第２
実施例のブロツク図である。 １…主メモリ、２…ベクトル・レジスタ、３…
演算器、４…ロード・パイプライン、５と６…演
算パイプライン、７…ストア・パイプライン、８
ないし１０…書込レジスタ、１１ないし１８…入
力レジスタ、１９ないし２６…出力レジスタ、２
７ないし３３…バツフア・レジスタ、３４ないし
４１…アドレス・レジスタ、４２ないし４９…ア
クセス要求元選択回路、５０ないし５７…バンク
内アドレス・レジスタ、５８…アクセス要求選択
回路、Ｂ０ないしＢ７…バンク。
す図、第２図は本発明におけるベクトル・レジス
タ関連部分のデータ系のブロツク図、第３図は本
発におけるベクトル・レジスタ関連部分のアドレ
ス系の第１実施例のブロツク図、第４図はアクセ
ス要求元がエレメントをアクセスできるタイム・
スロツトを説明する図、第５図は本発明における
ベクトル・レジスタ関連部分のアドレス系の第２
実施例のブロツク図である。 １…主メモリ、２…ベクトル・レジスタ、３…
演算器、４…ロード・パイプライン、５と６…演
算パイプライン、７…ストア・パイプライン、８
ないし１０…書込レジスタ、１１ないし１８…入
力レジスタ、１９ないし２６…出力レジスタ、２
７ないし３３…バツフア・レジスタ、３４ないし
４１…アドレス・レジスタ、４２ないし４９…ア
クセス要求元選択回路、５０ないし５７…バンク
内アドレス・レジスタ、５８…アクセス要求選択
回路、Ｂ０ないしＢ７…バンク。
Claims (1)
- １ 複数のエレメント格納域からなる複数のベク
トル・レジスタをＭ個のバンク単位で構成し、Ｍ
個のアクセス要求元がそれぞれ各バンク単位の各
エレメント格納域を順次にアクセスして処理を行
うベクトル・データ処理装置において、ベクト
ル・レジスタのｉ番目のエレメント格納域と、ｉ
＋１番のエレメント格納域を異なるバンク単位に
割付けると共に各ベクトル・レジスタの同一番号
のエレメント格納域を同一バンクに割当る構成と
し、先頭（第０番とする）のエレメント格納域を
アクセスできるタイム・スロツトとして各アクセ
ス要求元に対して連続するＭ個のタイム・スロツ
トの中に互いに異なる１個のタイム・スロツトを
割当て、先頭のエレメント格納域をアクセスでき
るタイム・スロツトとしてタイム・スロツトT0
が割当てられたアクセス要求元に対して第ｊ番の
エレメント格納域をタイム・スロツトＴJ（但
し、ＴJ+1はＴJの次のタイム・スロツト）でアク
セス出来るようにしたことを特徴とするベクト
ル・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152980A JPS5727361A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152980A JPS5727361A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727361A JPS5727361A (en) | 1982-02-13 |
| JPS6120905B2 true JPS6120905B2 (ja) | 1986-05-24 |
Family
ID=14302985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152980A Granted JPS5727361A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5727361A (ja) |
-
1980
- 1980-07-24 JP JP10152980A patent/JPS5727361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727361A (en) | 1982-02-13 |
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