KR920006851A - 데이터 처리시스템 및 방법 - Google Patents

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겐이찌 구로사와
요시끼 고바야시
타다아끼 반도
마사히로 이와무라
다까시 홋다
야스히로 나가쯔가
시게야 다나까
다께시 다게모또
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미다 가쓰시게
가부시가가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

데이터 처리시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 데이터처리시스템의 일반적인 구성을 보여주는 블럭도,
제4도는 및 제5도는 본 발명에 따른 데이터 처리시스템내에 각각 수용된 캐시제어기의 내부구성을 보여주는 블럭도.

Claims (44)

  1. 명령을 실행하는 복수의 프로세서 소자와; 상기 복수의 프로세서 소자에 의해 공유되는 주메모리와; 상기 복수의 프로세서 소자에 접속되고 클럭신호를 발생하는 클럭수단과; 상기 클럭수단에 의해 발생된 상기 클럭신호와 동기하여 상기 복수의 프로세서 소자가 작동하도록 상기 복수의 프로세서 소자에 상응하여 각각 제공되는 복수의 병렬동작 제어수단과; 상기 복수의 프로세서 소자가 서로 독립적으로 작동하도록 상기 복수의 프로세서 소자에 접속된 멀티프로세서 동작 제어수단으로 구성된 데이터 처리시스템.
  2. 제1항에 있어서, 상기 복수의 병렬 동작 제어수단이나 상기 멀티 프로세서 제어수단이 작동되는 것을 나타내는 신호를 발생하기 위해 복수의 프로세서 소자에 접속된 병렬성 제어수단을 부가하여 이루어진 데이터 처리시스템
  3. 제2항에 있어서, 상기 병렬성 제어수단은; 상기 복수의 병렬동작 제어수단과 상기 멀티 프로세서 동작수단이 작동되는 것을 표시하는 값을 홀딩하는 플러그 수단과; 상기 복수의 병렬 동작 제어수단과 상기 멀티프로세서 동작 제어수단에 상기플러그 수단의 출력을 전송하기 위한 출력라인을 포함하는 것을 특징으로 하는 데이터 처리시스템.
  4. 제2항에 있어서, 상기 복수의 프로세서 소자세 접속되어 상기 복수의 프로세서 소자에 의해 공유되는 캐시메모리와; 상기 병렬성 제어수단에 의해 발생된 상기 신호에 의해 표시되는 병렬성 동작모드 또는 멀티프로세서 동작모드인지의 여부에 따라서 상기 캐시 메모리와 상기 복수의 프로세서 소자 사이에 발생한 억세스에 대한 소정의 상태를 만드는 캐시 제어수단을 부가하여 이루어진 데이터 처리시스템
  5. 제2항에 있어서, 상기 캐시 메모리는 복수의 캐시 뱅크와 ; 상기 복수의 프로세서 소자에서 보내진 억세스 어드레스 정보에 근거하여 상기 다수 뱅크중 하나를 선택하기 위한 선택수단을 포함하는 데이터 처리시스템.
  6. 제5항에 있어서, 상기 선택수단은 억세스된 데이터가 상기 선택수단에 의해 선택된 뱅크에 존재하는지를 판정하기 위한 판정수단을 포함하는 것을 특징으로 하는 데이터 처리시스템.
  7. 제6항에 있어서, 상기 억세스 어드레스 정보를 상기 주메모리를 물리적 어드레스로 변환하기 위해 상기 복수의 프로세서로부터 억세스 어드레스 정보로 로드된 변환 룩-어사이드버퍼를 부가하여 이루어진 데이터 처리시스템.
  8. 제4항에 있어서 상기 데이터 처리시스템에 포함된 상기 복수의 프로세서 소자의 갯수를 n으로 표시하고, 상기 캐시메모리와 상기 복수의 프로세서 소자사이에 일어난 억세스에 대한 비트넓이를 k로표시할때, 데이터가 상기 병렬성 제어수단에서 공급된 상기 신호에 의해지정된 병렬 동작모드에서 상기 캐시메모리로부터 판독되고, 판독/기록 동작이 상기 병렬성 제어수단에서 공급된 상기 신호에 의해 지정된 상기 멀티프로세서 동작모드에서 상기 캐시 메모리에 대해 실행될 때, “k비트의 각각에 n어드레스 입력과 n입력/출력”으로 세트되는 동안 상기 병렬성 제어수단에 의해 발생된 상기 신호가 상기 병렬 동작모드를 표시하는 한 상기 소정의 상태가 “nxk 비트의 일어드레스, 입력/입출력”이 되도록 세트되는 것을 특징으로 하는 데이터 처리시스템.
  9. 제7항에 있어서, 상기 변환룩-어사이드 버퍼가 상기 주메모리내의 데이터와 어드레스로 억세스 하기 위한 어드레스정보를 입력으로 수신하고, 상기 어드레스 정보를 상기 주메모리의 물리적 정보로 변환하기 위하여 각각 상기 복수의 프로세서소자에 연결된 어드레스 변환 룩-어사이드 버퍼와 데이터 변환룩-어사이드 버퍼를 포함하는 것을 특징으로 하는 데이터 처리시스템.
  10. 제9항에 있어서, 상기 캐시 메모리는 상기 복수의 프로세서 소자로부터 명령 어드레스 및 데이터 어드레서를 홀딩하기 위해, 뱅크 구조의 각각에 명령 캐시메모리와 데이터 캐시메모리를 포함하고, 상기 선택수단은 상기 명령 캐시메모리 및 상기 데이터 캐시메모리에 각각 억세스하기 위해, 상기 명령 캐시 메모리와 상기 데이타 캐시 메모리에 각각 접속된 명령 선택 수단과 데이터 선택수단을 포함하는 것을 특징으로 하는 데이터 처리시스템.
  11. n개의 프로세서 소자와; 상기 n개의 프로세서 소자를 작동하기 위한 기본 클럭과; 상기 n개의 소자가 서로 독립적으로 작동하도록 하기 위한 멀티프로세서 동작제어수단과; 상기 n개의 프로세서소자가 상기 기본클럭에 의해 동기되며 동시에 작동하도록 하는 병렬동작 제어수단으로 이루어진 데이터 처리시스템.
  12. 제11항에 있어서, 상기 멀티프로세서 동작 제어수단이나 상기 병렬동작 제어수단중의 하나를 선택적으로 작동시키기 위한 병렬성 제어수단을 부가하여 이루어진 데이터 처리시스템.
  13. 제12항 있어서, 상기 병렬성 제어수단은 상기 데이터 처리시스템의 동작모드를 지정하기 위한 병렬화 플러그를 포함하고 상기 병렬화 플러그의 출력에 따라서 멀티프로세서 동작모드 또는 병렬 동작모드에서 상기 데이터처리시스템이 작동되게 하는 것을 특징으로 하는 데이터 처리시스템.
  14. 제13항에 있어서, 상기 n개의 프로세서에 의해 공유되는 캐시메모리와; 상기 병렬화 플러그에 따라서 상기 캐시 메모리에 대한 데이터 판독/기록폭과 데이터 판독/기록 갯수를 변화하기 위한 캐시제어 수단을 부가하여 이루어진 데이터 처리시스템.
  15. 제11항에 있어서, 상기 병렬동작 제어수단은 상기 메모리 또는 상기 캐시 메모리에 연소가여 위치한 n개의 명령을 동시에 판독하고, 상기 n개의 프로세서 소자에 상기 n개의 명령을 동시에 공급하며, 거기에서 상기 n개의 명령이 병렬로 수행되게 하기 위해 n개의 프로세서 소자가 서로에 동기하여 동시에 작동하게 하는 것을 특징으로 하는 데이터 처리시스템.
  16. 제11항에 있어서, 최소한 하나의 상기 n개의 프로세서 소자가 m명령 레지스터와; m명령 디코더와 ; m연산장치와; 최소한 m입력포트와 (2xm)출력 포트를 각각 갖는 멀티 포트 레지스터 화일을 포함하고, 상기 m명령이 서로 병렬로 실행되는 것을 특징으로 하는 데이터 처리시스템.
  17. 제16항에 있어서, 상기 병렬동작 제어수단은 상기 기본 클럭의 타이밍에서 상기 메모리 또는 상기 캐시메모리에 연속으로 위치한(nxm)명령을 연속적으로 판독하고, mxm기본으로 상기 n개의 프로세서 소자에 상기(nxm)명령을 동시에 공급하며, 상기(nxm)명령이 서로 병렬로 수행되도록 하기 위해 상기 n개의 프로세서 소자가 서로 동기하여 동시에 작동되게 하는 것을 특징으로 하는 데이터 처리시스템.
  18. 제14항에 있어서, 상기 n개의 프로세서 소자의 각각은 k비트 길이의 명령의 어들레스를 나타내는 프로그램 카운터를 포함하고; 상기 캐시제어 수단은 상기 병렬화 플러그가 상기 멀티프로세서 동작모드를 표시할때, 상기 n개의 프로세서소자가 상기 결합된 프로그램 카운터에 의해 지정된 어드레스로부터 k비트길이의 각 명령을 분리하여 판독하는 n번지 입력/nk-비트 출력모드로 상기 캐시메모리를 세트하고; 상기 병렬화 플러그가 상기 병렬동작모드를 표시할 때, 상기 캐시제어 수단은 n개의 명령이 상기 프로세서 소자중의 특정의 프로그램 카운터에 의해 지정된 어드레스로부터 연속해서 판독하는 일번지 입력/일(nxk)-비트출력모드로 상기 캐시메모리로 세트하는 것을 특징으로 하는 데이터 처리시스템.
  19. 제14항에 있어서, 상기n개의 프로세서소자 각각은 서로 연속하여 위치하여 k-비트 길이 각각의 m명령의 어드레스를 나타내는 프로그램 카운터를 포함하고; 상기 캐시제어 수단은 상기 병렬화 플러그가 상기 멀티프로세서 동작모드를 나타날 때, 상기 n프로세서 소자가 상기 결합된 프로그램 카운터에 의해 지정된 어드레스로부터 k-비트 길이의 각 명령을 분리하여 판독하는 n어드레스 입력/n(mxk)- 비트 출력비트로 상기 캐시 메모리를 세트하고; 반면에 상기 병렬화 플러그가 상기 병렬 동작모드를 표시할 때, 상기 캐시 제어수단은 (nxm)명령이 상기 프로세서소자중 특정의 프로그램 카운터에 의해 지정된 어드레스로부터 연속해서 판독하는 일번지 입력/일(nxmxk)-비트 출력모드로 상기 캐시 메모리를 세트하는 것을 특징으로 하는 데이터 처리시스템.
  20. 제18항에 있어서, 상기 병렬화 플러그가 상기 병렬 동작모드를 표시할 때, 상기 복수의 프로세서 소자의 상기 프로그램 카운터만이 상기 명령의 어드레스를 홀딩하는 것을 특징으로 하는 데이터 처리시스템.
  21. 제11항에 있어서, 상기 멀티프로세서 동작 제어수단은 상기 n개의 프로세서소자 사이에 데이터 전송을 허용하는 통신버스와 ; 상기 통신버스를 관리하기 위한 버스 조정회로와 ; 상기 프로세서 소자를 서로 동기하기 위한 n개의 동기기구를 포함하는 것을 특징으로 하는 데이터 처리시스템.
  22. 제21항에 있어서, 상기 프로세서 소자의 각각에 대해, 레지스터 값을 타프로세서 소자중 최소한 하나에 송신하기 위한 송신 명령 또는 타프로세서 소자로부터 레지스터 값을 수신하기 위한 수신명령이 제공되고 ; 상기 수신명령과 송신명령이 상기 동기기구와 상기 버스조정회로에 의해 생성되며, 레지스터 전송명령의 실행시에, 상대 프로세서 소자가 수신명령이나 송신명령중의 어느 하나를 실행하는 레지스터 값을 수신하는 경우 관련 프로세서소자는 상기 통신버스로 상기 레지스터 전송을 실행하고, 반면에 상기 상대 프로세서소자가 상응하는 레지스터 전송명령을 실행하지 않을 경우 상기 관련 프로세서 소자는 일시적인 정지상태로 세트되며, 상기 일시적인 정지상태는 상기 상대 프로세서소자가 상기 상응하는 레지스터 전송명령을 실행할 수 있을 때까지 유지되는 것을 특징으로 하는 데이터 처리시스템.
  23. 제21항에 있어서, 상기 프로세서 소자의 각각에 대해, 타 프로세서 소자중 최소한 하나에 레지스터 값을 송신하기 위한 송신명령 또는 타프로세서 소자로부터의 레지스터 값을 수신하기 위한 명령이 제공되고; 상기 동기기구는 상기 프로세서 소자의 각각에 대해 최소한 일 테이터를 저장할 수 있는 버퍼를 포함하며; 상기 프로세서 소자중 하나에 의한 상기 송신명령의 수행때, 상기 일 프로세서 소자는 공백영역이 상기 버퍼에서 유효하다면 상기 통신버스를 경유하여 상기 송신명령이 실행되도록 상대 프로세서 소자의 버퍼에 레지스터 값을 기록하는 반면, 공백영역이 상기 상대 프로세서 소자의 버퍼에 존재하지 않으면 상기 일 프로세서 소자는 데이터가 공백영역을 유효화하도록 상기 버퍼로부터 판독될때까지 일시적으로 정지된 상태로 세트되고, 상기 수신명령의 수행때, 상기 일 프로세서 소자는 데이터가 상기 버퍼에 존재하면, 상기 일 프로세서 소자의 버퍼로부터 수신된 레지스터 값을 판독하는 반면, 데이터가 상기 버퍼에 기록될때까지, 상기 일 프로세서 소자의 버퍼에 데이터가 존재하지 않을 경우에 상기 일 프로세서 소자는 일시적으로 정지된 상태로 세트되는 것을 특징으로 하는 데이터 처리 시스템.
  24. 제21항에 있어서, 어드레스를 표시함으로써 상기 프로세서 소자중 일정한 것의 작동을 일시정지하기 위한 일시정지 명령을 발하는 수단과; 지정된 어드레스에서 일시정지된 프로세서 소자의 작동을 재개하기 위한 재개명령을 발하는 수단과; 상기 프로세서 소자의 각각에 제공된 일시정지명령과 비교회로에 의해 지정된 어드레스를 저장하기 위한 일시정지 어드레스 레지스터를 부가하여 이루어지고; 상기 비교회로는 상기 통신버스를 거쳐 보내진 어드레스와 상기 일시정지 어드레스 레지스터의 내용을 비교하고, 상기 상응하는 프로세서 소자는 상기 비교의 결과가 일치할 때 일시적으로 정지된 상태에서 풀려지고; 상기 일시정지명령의 수행때, 관련 프로세서 소자는 자신의 정지 어드레스 레지스터에서 지정된 어드레스를 기록하고 일시적으로 정지된 상태로 세트되는 반면, 상기 명령 수행의 재개때, 상기 지정된 어드레스는 상기 통신버스를 거쳐 타 프로세서 소자에 전해지는 것을 특징으로 하는 데이터 처리시스템.
  25. 제11항에 있어서, 상기 멀티프로세서 동작 제어수단은 상기 n개의 프로세서 소자가 개별적으로 상기 메모리에 조회하는 조회 제어라인과 조회 어드레스 라인을 포함하고, 상기 프로세서 소자에 의한 상기 메모리의 조회가 일 그리고 같은 어드레스를 표시하는 조회요구를 나타낼 때, 조회실행권이 상기 프로세서 소자 중 한개만에 허용되도록 제어가 수행되는 반면, 상기 조회실행권이 동시에 허용될 때 상기 조회실행권은 상기 조회요구를 발하는 복수의 프로세서 소자에 동시에 허용되는 것을 특징으로 하는 데이터 처리시스템.
  26. 제25항에 있어서, 상기 멀티프로세서 동작 제어수단은 언급된 상기 메모리의 조회어드레스를 홀딩하기 위한 버퍼를 포함하고; 상기 n개의 프로세서 소자에 의해 지정된 메모리의 상기 조회 어드레스는 상기 버퍼에서 홀딩된 어드레스와 비교되고, 조회실행권은 상기 버퍼에 존재하는 것과 같은 어드레스를 지정함으로서 조회요구를 발하는 상기 n개의 프로세서 소자의 것에 요청되지 않도록 제어가 수행되는 반면, 상기 조회 실행권이 상기 버퍼에 있지 않는 어드레스를 지정함으로써 조회요구를 발하는 프로세서 소자에 주어지는 것을 특징으로 하는 데이터처리 시스템.
  27. 제25항에 있어서, 상기 병렬화 플러그는 상기 병렬 동작모드를 표시할 때, 상기 메모리의 조회실행권이 상기 n개의 프로세서 소자 모두에 허용되는 것을 특징으로 하는 데이터처리시스템.
  28. 제11항에 있어서, 상기 병렬 동작 모드를 표시하는 상태로 상기 병렬화 플래그를 세트하기 위한 병렬 동작 명령과 상기 멀티프로세서 작동을 표시하는 상태로 상기 병렬화 플래그를 세트하기 위한 멀티프로세서 동작 명령이 제공되는 것을 특징으로 하는 시스템.
  29. 제28항에 있어서, 상기 데이터 처리시스템을 제어하기 위한 작동시스템을 포함하고; 상기 병렬 동작 모드에서 수행되는 프로그램의 완료시에 새로이 수행되는 프로그램이 낮은 병렬성을 가지며, 상기 데이터 처리시스템이 멀티프로세서 동작모드에서 동작하도록 상기 동작시스템이 상기 멀티프로세서 동작명령을 실행하는 것을 특징으로 하는 데이터 처리시스템.
  30. 제28항에 있어서, 상기 데이터 처리 시스템을 제어하는 작동 시스템을 포함하고; 상기 멀티프로세서 작동 모드에서 수행되는 프로그램의 완료시에 새로이 수행되는 프로그램이 높은 병렬성을 가지며, 타측 프로세서 소자에 의해 실행되는 모든 프로그램이 완료된 후에 상기 데이터 처리시스템이 상기 멀티프로세서 동작모드에서 동작하도록 상기 동작시스템이 상기 멀티프로세서 동작명령을 실행하는 것을 특징으로 하는 데이터 처리시스템.
  31. n개의 프로세서 소자(n은 일보다 큰 정수)에 의해 공유되는 메모리로 구성된 데이터 처리시스템에서, 상기 n개의 프로세서 소자가 클럭에 의해 동기되어 동시에 작동하도록 병렬 동작모드와 상기 n프로세서 소자가 서로 독립적으로 작동하도록 하는 멀티프로세서 작동모드를 스위칭하는 단계와 ; 수행되는 프로그램의 병렬성에 따라서 상기 데이터 처리시스템 내의 상기 멀티프로세서 동작모드 또는 상기 병렬 동작모드가 동작하도록 지시하는 값으로 플래그를 세트하는 단계로 이루어진 데이터 처리방법.
  32. 제31항에 있어서, 상기 n개의 프로세서 소자가 서로 동기되어 동작하도록 상기 n개의 프로세서 소자에 클럭을 부여하는 병렬동작 모드를 보내는 단계를 부가하여 이루어진 데이터 처리방법.
  33. 제32항에 있어서, 상기 공유된 메모리에 대한 뱅크단계를 부가하여 이루어진 데이타 처리방법.
  34. 어드레스 정보를 출력하는 복수의 프로세서 소자와; 각 프로세서 소자로부터의 어드레서 정보를 지정된 어드레스로 변환하기 위해 최소한 복수의 판독 포트를 구비한 정송 룩-어사이드 버퍼와; 복수의 캐시 뱅크로 분할된 데이터 저장영역을 구비한 메모리와; 상기프로세서 소자로부터의 어드레스정보에 의해 지정된 뱅크를 선택하기 위한 뱅크 선택수단과; 상기 프로세서 소자로부터의 어드레서 정보와 상기 변환 룩-어사이드 버퍼의 출력 정보에 근거하여 상기 뱅크 선택수단에 의해 선택된 뱅크에 데이터가 존재하는지를 판정하여 상기 판정의 결과가 긍정적일때 상기 선택된 뱅크의 데이터를 상기 지정 프로세서로 전송하기 위한 데이터 선택수단으로 구성된 데이터 처리시스템.
  35. 제34항에 있어서, 상기 변환 룩-사이드 버퍼는 상기 프로세서 수단으로부터의 명령 어드레스 정보를 지정 명령 어드레스로 변환하기 위한 최소한 복수의 판독 포트를 구비한 명령어드레스 변환 버퍼와 상기 프로세서 소자로부터의 데이터 어드레스 정보를 지정 데이터 어드레스로 변환하기 위한 최소한 복수의 판독 포트를 구비한 데이터 어드레스 변환 버퍼를 포함하고; 상기 데이터 처리 시스템은 복수의 명령 뱅크로 분할된 데이터 저장영역을 구비한 명령 캐시메모리와; 복수의 데이터 뱅크로 분할된 데이터 저장영역을 구비한 데이터 캐시메모리와; 상기 프로세서 소자로부터 명령 어드레스 정보에 의해 지정된 상기 명령 뱅크를 선택하기 위한 명령 뱅크 선택수단과; 상기 프로세서로부터 상기 데이터 어드레스 정보에 의해 지정된 데이터 뱅크를 선택하기 위한 데이터 뱅크 선택수단과; 데이터가 상기 명령 뱅크 선택수단에 의해 선택된 상기 뱅크에 존재하는지의 여부를 상기 프로세서로부터의 명령 어드레서 정보와 상기 명령 어드레스 변환버퍼의 출력정보에 근거하여 판정하기 위한 명령판정수단과; 데이터가 상기 데이터 뱅크 선택수단에 의해 선택된 상기 뱅크에 존재하는지의 여부를 상기 프로세서로부터의 상기 데이터 어드레스 정보와 상기 데이터 어드레스 변환버퍼의 출력 정보에 근거하여 판정하기 위한 데이터 판정수단과; 상기 명령 판정수단에 의한 판정의 결과가 긍정적일때 상기 명령 뱅크 선택 수단에 의해 선택된 상기 뱅크의 데이터를 상기 지정 프로세서에 전송하기 위한 명령 오리엔트 데이터 선택수단과; 상기 데이터 판정수단에 의한 판정의 결과가 긍정적일때 상기 데이터 뱅크 선택 수단에 의해 선택된 상기 뱅크의 데이터를 상기 지정 프로세서에 전송하기 위한 데이터-오리엔트 데이터 선택수단으로 구성되는 데이터 처리시스템.
  36. 제34항에 있어서, 상기 어드레스 변환 버퍼는 가상 페이지와 물리적 페이즈로 분할된 어드레스 변환영역을 가지고; 상기 캐시 메모리는 물리적 페이지와 데이타 영역으로 분할된 메모리 영역을 가지고; 상기 뱅크 선택수단은 상기 프로세서로부터의 상기 어드레스 정보에 의해 지정된 상기 캐시 뱅크의 상기 물리적 페이지의 정보를 선택하기 위한 제1선택기에 의해 구성되고; 상기 판정수단은 어드레스 변환이 성공적으로 종결되었는지를 판정하기 위해 상기 어드레스 변환버퍼의 상기 가상 페이지의 정보와 상기 프로세서로부터의 상기 어드레스 정보를 비교하기 위한 제1비교기와, 상기 물리적 페이지의 정보에 상응하는 데이터가 상기 캐시에 존재하는지에 대해 판정하기 위해 상기 어드레스 변환 버퍼와 상기 물리적 페이지의 정보와 상기 제1선택기의 출력정보를 비교하기 위한 제2비교기와, 상기 제1과 제2비교기에 의한 양 판정의 응답이 긍정적인지에 대해 판정하기 위한 제3비교기를 포함하고, 상기 데이터 선택 수단은 상기 프로세서로부터의 어드레스에 의해 지정된 뱅크의 데이터를 선택하기 위한 제2선택기와, 상기 제3비교기에 의한 판정의 결과가 긍정적일때 상기 제2선택기에 의해 선택된 데이터를 상기 지정 프로세서에 전송하기 위한 제3선택기를 포함하는 것을 특징으로 하는 데이터 처리시스템.
  37. 제34항에 있어서, 상기 뱅크 선택수단은 상기 뱅크가 복수의 상기 프로세서에 의해 동시에 지정될때 지정된 우선 순위에 따라서 뱅크를 선택하는 것을 특징으로 하는 데이터 처리시스템.
  38. 제34항에 있어서, 상기 어드레스 변환 버퍼는 복수의 판독포트와 최소한 하나의 기록포트를 구비하는 것을 특징으로 하는 데이터 처리시스템.
  39. 제38항에 있어서, 상기 캐시 메모리의 각 뱅크는 일 판독포트와 일 기록포트를 구비한 메모리로 구성되는 것을 특징으로 하는 데이터 처리시스템.
  40. 제35항에 있어서, 각각의 상기 뱅크 명령 어드레스 변화버퍼와 상기 명령캐시 메모리는 일 판독 포트와 일 기록 포트를 구비하는 반면, 상기 데이타 어드레스 변환버퍼는 복수의 판독포트와 최소한 하나의 기록포트를 구비한 것을 특징으로 하는 데이터 처리시스템.
  41. 제34항에 있어서, 각각의 상기 프로세서 소자는 복수의 연산장치, 어드레스 라인과 데이터 라인에 접속된 복수의 명령 디코더, 상기 프로세서로 정보 전송을 수행하는 복수의 포트를 구비한 레지스터 화일, 각각의 상기 연산장치와 상기 레지스터 화일에 접속된 복수의 메모리 어드레스 레지스터, 그리고 각각의 상기 연상장치와 상기 레지스터 화일에 접속된 복수의 메모리 데이터 레지스터를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  42. 제34항에 있어서, 각 구성소자는 단일 반도체 집적회로 기판상에 패키지된 것을 특징으로 하는 데이터 처리 시스템.
  43. 제34항에 있어서, 상기 데이터 처리 시스템과 상기 주메모리는 어드레스 라인과 데이터 라인을 포함한 버스라인을 통해 상호 접속되고, 상기 어드레스 변환버퍼와 상기 주메모리가 서로에 접속되는 멀티플렉서와; 상기 캐시 메모리와 상기 주 메모리기 서로에 접속되는 멀티플랙서를 부가하에 이루어진 데이터 처리 시스템.
  44. 제43항에 있어서, 상기 데이터 선택 수단은 상기 판정 수단에 의한 판정결과가 부정적일때 상기 주메모리에서 특정 프로세서로 데이터를 전송하는 것을 특징으로 하는 데이터 처리시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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