JPH0243692A - マイクロプロセッサ及びそのキャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプロセッサのキャッシュメモリに関し、多量の
ハードウェアを必要とせず、なおかつ、充分な記憶容量
を持つキャッシュメモリを提供することを目的とし、 少なくとも命令制御部と命令実行部を有する単−半導体
チップ上に集積したマイクロプロセッサに、上記半導体
チップ上に更に、キャッシュメモリの登録アドレスを格
納するタグメモリ部と、上記命令制御部からの、メモリ
アクセス要求信号にもとすいて、上記タグメモリ部を制
御するとともに、キャッシュメモリのデータメモリ部を
制御する信号を上記半導体チップ外部に出力するキャッ
シュ制御部とを設ける構成とする。

〔産業上の利用分野〕

本発明は、情報処理装置の命令制御部、命令実行部等を
単一の半導体チップ上に集積した１チップのマイクロプ
ロセッサに用いるキャッシュメモリに関する。

〔従来の技術］ 情報処理装置において、近年マイクロプロセッサを使用
することが盛んになっている。特に命令制御部、命令実
行部等を単一の半導体チップ上に集積した１チップのマ
イクロプロセッサは、高機能化、高集積化が図られ、技
術の進歩は著しい。

しかし、マイクロプロセッサ単体の性能が向上しても、
主記憶装置のメモリへのアクセスが遅いために、マイク
ロプロセッサが高速で動作しても、情報処理装置全体と
しての高速化が図れず、性能が向上しない。これに伴い
、従来、汎用コンピュータ等で使われていたキャッシュ
メモリがマイクロプロセッサを使用した情報処理装置で
も必要となり、キャッシュメモリが導入された。

前記キャッシュメモリは、主記憶装置とマイクロプロセ
ッサとの速度差を調整するための記憶装置で、主記憶装
置より小容量で、主記憶装置よりも高速である。マイク
ロプロセッサがよく使用する命令及びオペランドを主記
憶装置から移しとっておき、マイクロプロセッサが主記
憶装置にアクセスすることなく、主記憶装置よりも高速
なキャッシュメモリから、必要とする情報を読み取りる
ことによってマイクロプロセッサの高速処理を活かすも
のである。

さて、前記キャシュメモリをマイクロプロセッサと主記
憶装置の中間に設けるにあたり、従来、２通りの方法が
考えられていた。

第６図及び第７図は、キャッシュメモリを設ける従来の
方法である。図中、１’、１”は命令制御部、命令実行
部等を単一の半導体チップ上に集積したマイクロプロセ
ッサ、２’、２”はキャッシュメモリ、８は主記憶装置
である。

第６図は、マイクロプロセッサ１゛の外部にキャッシュ
メモリ２゛を設けた例である。キャッシュメモリ２°の
構成は大きく分けて、キャッシュ制御部、タグメモリ、
データメモリの３つに分けられる。データメモリはキャ
ッシュメモリ２′のデータ保持部、タグメモリは前記デ
ータのアドレス保持部、キャッシュ制御部は前記データ
メモリ及び前記タグメモリの読み取り、書き込み等の制
御回路である。従って、第６図に示す従来例は上記のキ
ャッシュ制御部、データメモリ、タグメモリを全てマイ
クロプロセッサ１°の外部に設けるものである。

第７図は、キャッシュメモリ２１をマイクロプロセッサ
ｌ°″の内部に設けた例である。キャッシュメモリ２゛
を構成するキャッシュ制御部、データメモリ、タグメモ
リを全てマイクロプロセッサ１゛の内部に構成した例で
ある。

〔発明が解決しようとする課題］ しかし、前記第６図の従来例のようにキャッシュメモリ
１を外部に設けた場合、記憶容量の大きなキャッシュメ
モリを設けることはできるが、キャッシュメモリを構成
するキャッシュ制御部、データメモリ、タグメモリのハ
ードウェアが別チップで多量に必要となり、プリント板
上の実装面積が大きくなり、コストがかかる。

また前記第７図の従来例の場合、命令制御部、命令実行
部等を単一の半導体チップ上に集積した１チップのマイ
クロプロセッサの内部にキャッシュメモリを設けるため
、キャッシュメモリのデータメモリの記憶容量を大きく
とることが困難となり、マイクロプロセッサが必要とす
る主記憶装置のデータが充分記憶できず、ヒツト率が低
くなる。

そこで、前記マイクロプロセッサの外部に改めて、キャ
ッシュメモリを設け、キャッシュメモリを２段階にする
方法も考えられるが、制御が複雑で、ハードウェアが多
量に必要となり、更にコストがかかり、問題となってい
た。

よって、本発明は命令制御部、命令実行部等を単一の半
導体チップ上に集積したマイクロプロセッサのキャッシ
ュメモリにおいて、多量のハードウェアを必要とせず、
なおかつ、充分な記憶容量を持つキャッシュメモリを提
供するものである。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。第１図中、■は
命令制御部、命令実行部等を単一の半導体チップ上に集
積した１チップのマイクロプロセッサ、２はキャッシュ
メモリ、３は命令制御部、４は命令実行部、５はキャッ
シュ制御部、６はタグメモリ、７はデータメモリ、８は
主記憶装置である。

第１図に示す様に、１チップのマイクロプロセッサ１内
部にタグメモリ６及びキャッシュ制御部５を内蔵し、デ
ータメモリ７はマイクロプロセッサｌ外部に設けてキャ
ッシュメモリ２を構成する。

〔作用〕

キャッシュメモリのキャッシュ制御部とタグメモリを１
チップのマイクロプロセッサに内蔵することにより、装
置部品の数が少なくなる。またデータメモリをマイクロ
プロセッサの外部に設けることにより容量の大きなデー
タメモリにすることができる。

〔実施例〕

第２図は、本発明、の一実施例のブロック図、第３図は
、データフェッチ時のタイムチャート図、第４図は、デ
ータストア時のタイムチャート図、第５図は、フェッチ
ミス時のタイムチャート図である。

図中、１は命令制御部、命令実行部等を単一の半導体チ
ップ上に集積した１チップのマイクロプロセッサ、２は
キャッシュメモリ、３は命令制御部、４は命令実行部、
５はキャッシュ制御部、８は主記憶装置、６０．６１は
タグ記憶部、６２．６３はアドレス比較回路、６４はＬ
ＲＵ情報記憶装置、７０゜７１はデータメモリ、２１゛
　はアドレスバス、２２′はデータバス、１１０は制御
信号バスである。また、前記第２図中の信号線と、第３
図、第４図、第５図のタイムチャート図中の信号の名称
は、便宜的に同じ番号を用いる。

以下、実施例に従って、本発明を説明する。

第２図中、タグメモリは、タグ記憶部６０．６１、アド
レス比較回路６２．６３、ＬＲＵ情報記憶装置６４で構
成されている。従って、タグメモリ及びキャッシュ制御
部５はマイクロプロセッサ１の内部に装備されている。

データメモリ７０．７１は、マイクロプロセッサ１の外
部に装備される。タグ記憶部５０．６１はデータメモリ
７０．７１にそれぞれ対応する２ウ工イ方式を取ってい
る。

従って、前記データメモリとマイクロプロセッサに内蔵
されたタグメモリとキュッシュ制御回路によって、キャ
ッシュメモリ２が構成される。

さて、図面に従って、実施例の動作例を説明する。

本実施例は、ストアスル一方式で動作するキャッシュメ
モリ２とする。

データをフェッチする場合を考える。第２図及び第３図
を参照し、説明する。まず、マイクロプロセッサ１に内
蔵された命令制御部３から、要求信号１１がキャッシュ
制御部５に入力される。と同時に、アドレス信号２１が
命令制御部３からアドレスバス２１′を通して、タグ記
憶部６０．６１とデータメモリ７０．７１に送られる。

アドレス比較回路６２゜６３のアドレス一致した方から
、アドレス一致信号２３、２４が出力される。

又、読み取り信号１２（書き込み信号“１”、読み取り
信号“Ｏ”）がキャッシュ制御部５に入力されて、前記
キャッシュ制御部５から、出力可能信号１９が、データ
メモリ７０．７１に入力される。

仮に、前記アドレスは、タグ記憶部６０で一致したとす
る。アドレス一致信号２３はキャッシュ制御部５に入力
され、キャッシュ制御部５からＬＲＵ情報記憶装置６４
に、ＬＲＵ書き込み可能信号２７とＬＲＵ　ｉ信号２８
によって、タグ記憶部６０でのアドレス一致を記録する
。ＬＲＵ情報記憶装置６４は、２ウエイのバッファのう
ち、どちらのウェイが最近使用されたかを記憶するもの
である。

その後、キャッシュ制御部５は、受諾信号１３を命令制
御部３に出力する。また、データメモリ選択信号１７を
データメモリ７０に入力する。そして、該当するデータ
２２が、データバス２２°を通り命令実行部４に入力さ
れる。

つぎに、データをストアする場合を考える。第２図及び
第４図を参照し説明する。まず、命令制御部３が、要求
信号１１と書き込み信号１２をキャッシュ制御部５に入
力する。また、書き込み先のアドレス信号２１が、アド
レスバス２１’を通じて、タグ記憶部６０．６１と、デ
ータメモリ７０．７１に送られる。

その後、アドレス比較回路６２．６３のアドレス−致し
た方から、アドレス一致信号が出力される。

仮に、タグ記憶部６０で一致したとする。

アドレス一致信号２３は、キャッシュ制御部５に入力さ
れ、その後、キャッシュ制御部５からＬＲＵ情報記憶装
置６４に、ＬＲＵ書き込み可能信号２７とＬＲＵ　ｉ信
号２８によって、タグ記憶部６０側でのアドレス一致を
記録する。

前記キャッシュ制御部５に出力されたアドレス一致信号
２３は、命令制御部３に受諾信号１３を出力する。また
、キャッシュメモリ制御部５は、データメモリ７０にデ
ータメモリ選択信号１７をおくる。

その後、命令制御部３はデータバス２２°を通して、デ
ータメモリ７０に書き込まれるデータ２２を出力する。

キャッシュ制御部５から、書き込み可能信号２０が、デ
ータメモリ７０に送られ、前記データ２２が前記のアド
レスに書き込まれる。と同時に、主記憶装置８には、メ
モリ要求信号１４と、メモリ書き込み信号１５をに入力
する。前記データ２２は、データバス２２′を通じて、
主記憶装置８にも記憶される。よって、ストアスル一方
式の状態が満足される。

更に、主記憶装置８は、前記データ２２が主記憶装置に
移動後、主記憶受諾信号１６をキャッシュ制御部５に入
力する。

次に、データをフェッチしようとして該当するアドレス
がキャッシュメモリに無かった場合を考える。第２図と
第５図を参照し、説明する。

命令制御部３から読み取り要求信号１１がキャッシュ制
御部５に人力される。と同時に、アドレスバス２１′　
を通じて、読み取り先のアドレスがタグ記憶部６０．及
び６１に入力される。タグ記憶部６０、タグ記憶部６１
のどちらでも一致しないと仮定する。

キャッシュ制御部５が、富亥当するアドレス２１がタグ
記憶部６０．６１上にないと判断した時は、キャッシュ
制御部５は、主記憶装置８にメモリ要求信号１４及びメ
モリ読み出し信号１５を出力する。ＬＲＵ情報記憶装置
６４は、入れ換えるブロックを選択するために、ＬＲＵ
ｏ信号２４をキャッシュ制御部５に、出力する。ＬＲＵ
アドレス−数記憶装置６４はデータメモリ７０を選択し
たとする。

その後、前記アドレス２１のデータは、主記憶装置８か
ら読みだされる。キャッシュ制御部５は、キャッシュ記
憶装置のタグ記憶装置６０に、書き込み可能信号２５と
有効信号３０を入力して前記アドレスを登録する。

また、前記タグ記憶装置６０に対応するデータメモリ７
０にデータメモリ選択信号１７と書き込み可能信号２０
を人力し、主記憶装置８からのデータ２２をキャッシュ
メモリに書き込む。

前記、データ２２の書き込みは、主記憶装置から、キャ
ッシュメモリに書き込む場合、ｌブロック単位で行うの
が一般的である。実施例では、１ブロツクが１６バイト
とし、４バイトのデータ移動を４回行っている。データ
の先頭のアドレスが、仮に、１０００とすると、前記ア
ドレス２１は、アドレスバス２１“の途中に位置するア
ドレスインクリメント回路９１で４づつ加算され、最初
の４バイトのデータ２２が移動後の、次に移動する４バ
イトのデータの移動先のアドレス１００４が求められて
同様にデータメモリ７０に書き込まれる。同様に、１０
０８．１０１２、のアドレスが順次求められ、１ブロッ
ク全体がデータメモリに書き込まれる。

その後の、データのフェッチは、動作例の最初で説明し
たフェッチの例と同じである。

以上、実施例に従い、本発明を説明した。本実施例では
、データメモリは２ウ工イ方式をとったが、３ウエイで
も４ウエイでも一同に構わない。

また、１ブロツク１６バイトとしたが、これにこだわる
物ではない。更に、ストアスル一方式のキャッシュメモ
リとしたが、ストアイン方式でも一同に構わない。

このように、本発明は、本発明の要旨に従い種々の変形
が可能であり、本発明はこれらを排除する物ではない。

［効果］ 本発明の命令制御部、命令実行部等を単一の半導体チッ
プ上に集積した１チップのマイクロプロセッサは、キャ
ッシュメモリのキャッシュ制御部と前記キャッシュメモ
リのタグメモリを有しているので、前記マイクロプロセ
ッサの外部にキャッシュメモリのデータメモリを接続す
るだけで、充分な容量を持つキャッシュメモリを構成で
き、マイクロプロセッサを使った高性能な計算機が安価
に提供できる。

また、キャッシュ制御部とタグメモリの接続は、多量の
部品を必要とし複雑である。従って、前記キャッシュ制
御部と前記タグメモリをマイクロプロセッサの内部に設
けることにより、接続に必要な回路等も、マイクロプロ
セッサの内部に設けられるので、前記タグメモリと前記
キャッシュ制御部を１チップのマイクロプロセッサの外
部に設けた物より、タグメモリとキャッシュ制御部の接
続及び制御が容易となり、信幀性が向上する。更に、キ
ャッシュ制御部とタグメモリがマイクロプロセッサの内
部に位置するので、処理時間が早くなる。

また、部品数が少なくなり、プリント板上の面積が小さ
くなり、小型化が可能となる。

上記に示したように、多量のハードウェアを必要とせず
、充分な記憶容量を持ち、尚かっ、信軌性の高いキャッ
シュメモリを構成することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は、実施例の作動例を示すため
の、データフェッチ時のタイムチャート、第４図は、同
じくデータストア時のタイムチャート、第５図は、同じ
くフェッチミス時のタイムチャート、第６図及び第７図
は従来例の簡単なブロック図である。 １．１．１’・・・マイクロプロセッサ２．２’　、２
”・・・キャッシュメモリ３・・・命令制御部 ４・・・命令実行部 ５・・・キャッシュ制御部 ６・・・タグメモリ ７・・・データメモリ ８・・・主記憶装置 １１・・・要求信号 １２・・・読み出し、書き込み信号 １３・・・受諾信号 １４・・・メモリ要求信号 １５・・・メモリ書き込み信号 １６・・・メモリ受諾信号 １７、１８・・・データメモリ選択信号１９・・・出力
可能信号 ２０・・・書き込み可能信号 ２１・・・アドレス信号 ２１′　　・・・アドレスバス ２２・・・データ信号 ２２゛　　・・・データバス ２３、２４・・・アドレス一致信号 ２５、２６・・・書き込み可能信号 ２７・・・ＬＲＵ書き込み可能信号 ２８・・・ＬＲＵｉ信号 ２９＝ＬＲＵｏ信号 ３０・・・有効信号 ６０、６１・・・タグ記憶部 ６２、６３・・・アドレス比較回路 ６４・・・ＬＲＵ情報記憶装置 ７０、７１・・・データメモリ ９１・・・アドレスインクリメント回路９１１シイ３号
　１１

Claims (1)

1. 【特許請求の範囲】 〔１〕キャッシュメモリのキャッシュ制御部（５）と前
   記キャッシュメモリのタグメモリ（６）を有し、前記キ
   ャッシュメモリのデータメモリを含まない１チップのマ
   イクロプロセッサ。 〔２〕少なくとも命令制御部（３）と命令実行部（４）
   を有する単一半導体チップ上に集積したマイクロプロセ
   ッサ（１）において、 上記半導体チップ上に更に、 キャッシュメモリの登録アドレスを格納するタグメモリ
   部（６０、６１）と、 上記命令制御部（３）からの、メモリアクセス要求信号
   （１１、１２）にもとずいて、上記タグメモリ部（６０
   、６１）を制御するとともに、キャッシュメモリのデー
   タメモリ部を制御する信号（１７〜２０）を上記半導体
   チップ外部に出力するキャッシュ制御部（５）とを設け
   たことを特徴とするマイクロプロセッサ。 〔３〕１チップのマイクロプロセッサ（１）に内蔵され
   たキャッシュ制御部（５）と、 前記マイクロプロセッサ（１）に内蔵されたタグメモリ
   （６）と、 前記マイクロプロセッサ外部に設けられたデータメモリ
   （７）をもって構成されるキャッシュメモリ。