JPH01290050A - バッファ記憶装置 - Google Patents
バッファ記憶装置Info
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- JPH01290050A JPH01290050A JP63119352A JP11935288A JPH01290050A JP H01290050 A JPH01290050 A JP H01290050A JP 63119352 A JP63119352 A JP 63119352A JP 11935288 A JP11935288 A JP 11935288A JP H01290050 A JPH01290050 A JP H01290050A
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- 230000015654 memory Effects 0.000 title claims abstract description 65
- 239000000872 buffer Substances 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000010365 information processing Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013523 data management Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0886—Variable-length word access
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、命令フェッチに応答する命令ブロックデータ
と、オペランドフェッチに応答するオペランドブロック
データとを記憶するバッファ記憶装置に於けるキャッシ
ュメモリ上のデータ管理制御を行う情報処理装置に関す
る。
と、オペランドフェッチに応答するオペランドブロック
データとを記憶するバッファ記憶装置に於けるキャッシ
ュメモリ上のデータ管理制御を行う情報処理装置に関す
る。
従来、キャッジ−メモリは、セットアンシアイブ方式な
どを採用し、ある一定のブロックサイズで、ブロックデ
ータのバッファメモリへの登録を行い、さらにオペラン
ド用メモリ、命令用キャッシュメモリからなる分離キャ
ッシュメモリ構成を採ったり、オペランドと命令のどち
らとも記憶する共用キャッシュメモリ構成を採っていた
。まだ。
どを採用し、ある一定のブロックサイズで、ブロックデ
ータのバッファメモリへの登録を行い、さらにオペラン
ド用メモリ、命令用キャッシュメモリからなる分離キャ
ッシュメモリ構成を採ったり、オペランドと命令のどち
らとも記憶する共用キャッシュメモリ構成を採っていた
。まだ。
一般にプログラムに於いて命令語は記憶領域上で連続性
を有するが、オ被ランドデータば、偏在もしくは、不連
続性を有することが多い傾向にあることが知られている
。そこで前者の分離キャッシュメモリ構成では、一般に
オペランド用キャッシュメモリに於けるオペランドブロ
ックデータのブ＼ ロックサイズは連続番地によるアクセス及び偏在もしく
は、不連続性を有する番地によるアクセスに対して、性
能的にバランスのとれたブロックサイズを採用し、命令
用キャッシュメモリに於ケる命令ブロックデータのブロ
ックサイズは、連続番地によるアクセスに対して性能的
によいブロックサイズが採用され、それぞれのキャンシ
ュメモリでのブロックサイズは、異っていることが多く
。
を有するが、オ被ランドデータば、偏在もしくは、不連
続性を有することが多い傾向にあることが知られている
。そこで前者の分離キャッシュメモリ構成では、一般に
オペランド用キャッシュメモリに於けるオペランドブロ
ックデータのブ＼ ロックサイズは連続番地によるアクセス及び偏在もしく
は、不連続性を有する番地によるアクセスに対して、性
能的にバランスのとれたブロックサイズを採用し、命令
用キャッシュメモリに於ケる命令ブロックデータのブロ
ックサイズは、連続番地によるアクセスに対して性能的
によいブロックサイズが採用され、それぞれのキャンシ
ュメモリでのブロックサイズは、異っていることが多く
。
まだ後者の共用キャッジ−メモリ構成では、オペランド
ブロックデータと命令ブロックデータのブロックサイズ
は、共用キャッシュメモリ構成であるが為に同じブロッ
クサイズを採用していた。
ブロックデータと命令ブロックデータのブロックサイズ
は、共用キャッシュメモリ構成であるが為に同じブロッ
クサイズを採用していた。
ととるが、上述した従来のキャッジ−メモリ構成に於い
て、前者の分離キャッジ−メモリ構成を採ると、オペラ
ンド用キャッジ−メモリ、命令用キャッシュメモリを独
立に２つ構成する必要があシ、・・−ドウエア量が２倍
必要となる欠点があり。
て、前者の分離キャッジ−メモリ構成を採ると、オペラ
ンド用キャッジ−メモリ、命令用キャッシュメモリを独
立に２つ構成する必要があシ、・・−ドウエア量が２倍
必要となる欠点があり。
後者の共用キャッシュメモリ構成では、ブロックサイズ
が、オペランド、命令ともに同じ大きさとなシ、それぞ
れのブロックデータの特性を生かすことが出来ず、また
、命令バッファをキャッシュメモリの上位に設ける場合
など、下位のキャッシュメモリが２分離キャンシュメモ
リであれば、それぞれの特性を生かすブロックサイズを
選択出来るが、共用キャッシュメモリ構成であると、命
令バッファのブロックサイズもキャッシュメモリ上のブ
ロックサイズと同じになり、やはり、それぞれの特性を
生かすことが出来ないという欠点がある。
が、オペランド、命令ともに同じ大きさとなシ、それぞ
れのブロックデータの特性を生かすことが出来ず、また
、命令バッファをキャッシュメモリの上位に設ける場合
など、下位のキャッシュメモリが２分離キャンシュメモ
リであれば、それぞれの特性を生かすブロックサイズを
選択出来るが、共用キャッシュメモリ構成であると、命
令バッファのブロックサイズもキャッシュメモリ上のブ
ロックサイズと同じになり、やはり、それぞれの特性を
生かすことが出来ないという欠点がある。
そこで２本発明の技術的課題は、上記欠点に鑑み１分離
キャッジーメモリ構成のようにハードウェア量を２倍必
要せず、共用キャッシュメモリ構成のように各々のブロ
ックサイズを同じにするととなしに、最適カブロックサ
イズを設定することができる情報処理装置を提供するこ
とである。
キャッジーメモリ構成のようにハードウェア量を２倍必
要せず、共用キャッシュメモリ構成のように各々のブロ
ックサイズを同じにするととなしに、最適カブロックサ
イズを設定することができる情報処理装置を提供するこ
とである。
本発明によれば、オペランドフェッチ要求に応答スるオ
ペランドブロックデータと、該オペランドブロックデー
タのブロックサイズの２ｎ倍からなシ、命令フェッチ要
求に応答する命令ブロックデータとを、各々のブロック
サイズを各々セントアドレスとして、記憶するとともに
、前記オペランドブロックデータに１対１対応で記憶す
るブロックデータの有効情報を、前記命令ブロックデー
タに対応する２ｎ個単位で、同時に読み出し及び書き込
むキャッシュメモリと、前記オペランドブロックデータ
または、前記命令ブロックデータのブロックサイズを表
示するブロック情報を前記オペランドブロックデータま
たは前記命令ブロックデータ単位に記憶するとともに、
前記ブロック情報を、命令ブロックデータ単位に読み出
し及び書き込むブロック情報保持手段と、前記キャッシ
ュメモリに対して前記オペランドブロックデータまたは
、前記命令ブロックデータの書き込み及び前記オペラン
ドブロックデータの一部もしくは全部の読み出しまたは
、前記命令ブロックデータの読み出しを行うデータ処理
手段と、前記キャッシュメモリに対するブロックデータ
の読み出し要求のブロック情報と前記読み出し要求に対
応する前記ブロック情報保持手段に記憶されている前記
ブロック情報とを比較し、不一致を検出した場合に、ブ
ロック情報不一致信号を出力し、前記データ処理手段に
。
ペランドブロックデータと、該オペランドブロックデー
タのブロックサイズの２ｎ倍からなシ、命令フェッチ要
求に応答する命令ブロックデータとを、各々のブロック
サイズを各々セントアドレスとして、記憶するとともに
、前記オペランドブロックデータに１対１対応で記憶す
るブロックデータの有効情報を、前記命令ブロックデー
タに対応する２ｎ個単位で、同時に読み出し及び書き込
むキャッシュメモリと、前記オペランドブロックデータ
または、前記命令ブロックデータのブロックサイズを表
示するブロック情報を前記オペランドブロックデータま
たは前記命令ブロックデータ単位に記憶するとともに、
前記ブロック情報を、命令ブロックデータ単位に読み出
し及び書き込むブロック情報保持手段と、前記キャッシ
ュメモリに対して前記オペランドブロックデータまたは
、前記命令ブロックデータの書き込み及び前記オペラン
ドブロックデータの一部もしくは全部の読み出しまたは
、前記命令ブロックデータの読み出しを行うデータ処理
手段と、前記キャッシュメモリに対するブロックデータ
の読み出し要求のブロック情報と前記読み出し要求に対
応する前記ブロック情報保持手段に記憶されている前記
ブロック情報とを比較し、不一致を検出した場合に、ブ
ロック情報不一致信号を出力し、前記データ処理手段に
。
前記ブロックデータ読み出し要求を、前記キャッジ−メ
モリに於けるデータ不在として処理させるブロック情報
チェック手段と、前記キャッシュメモリに記憶されてい
る前記オペランドブロックデータの２ｎ倍の大きさから
々る前記命令ブロックデータが、前記オペランドブロッ
クデータによって一部書き換えられた場合に、残りのブ
ロックデータを無効化する無効化手段とを有することを
特徴とするバッファ記憶装置が得られる。
モリに於けるデータ不在として処理させるブロック情報
チェック手段と、前記キャッシュメモリに記憶されてい
る前記オペランドブロックデータの２ｎ倍の大きさから
々る前記命令ブロックデータが、前記オペランドブロッ
クデータによって一部書き換えられた場合に、残りのブ
ロックデータを無効化する無効化手段とを有することを
特徴とするバッファ記憶装置が得られる。
以下余日
〔実施例〕
次に１本発明の実施例について図面を参照して説明をす
る。
る。
尚、説明にあたシ、第３図及び第４図に示す構成を例と
する。まず１通常のオペランドフェッチ及び命令フェッ
チの動作から説明する。
する。まず１通常のオペランドフェッチ及び命令フェッ
チの動作から説明する。
オペランドフェッチは、データ処理装置１から。
フェッチ要求線１００を介してバッファ記憶装置２、に
対して出され、バッファ記憶装置２に該当するデータを
含んだオペランドブロックデータが存在した場合、リプ
ライデータ線２０１を介してデータ処理装置１に該当デ
ータが返される。逆に。
対して出され、バッファ記憶装置２に該当するデータを
含んだオペランドブロックデータが存在した場合、リプ
ライデータ線２０１を介してデータ処理装置１に該当デ
ータが返される。逆に。
該当するデータを含んだオペランドブロックデータが、
存在しなかった場合には、主記憶装置３に対して、オペ
ランドブロックロード要求が、主記憶アクセス線２００
を介して出され、主記憶装置３から読み出された該当す
るブロックデータを。
存在しなかった場合には、主記憶装置３に対して、オペ
ランドブロックロード要求が、主記憶アクセス線２００
を介して出され、主記憶装置３から読み出された該当す
るブロックデータを。
ブロックデータ線３００を介して、バッファ記憶装置３
に登録する。
に登録する。
次に、命令フェッチであるが、命令フェッチは。
捷ずデータ処理装置１から命令フェッチ要求として、フ
ェッチ要求線１００を介して、バッファ記憶装置２に対
して出される（これは、−例として。
ェッチ要求線１００を介して、バッファ記憶装置２に対
して出される（これは、−例として。
同一ノクスによって、バッファ記憶装置２をアクセスす
る場合を用いているが、別パスによるアクセスの場合で
も同じであることは、言うまでもない）。
る場合を用いているが、別パスによるアクセスの場合で
も同じであることは、言うまでもない）。
バッファ記憶装置２に該当する命令ブロックデータが、
存在した場合、リプライデータ線２０１を介して、デー
タ処理装置１に、該当命令ブロックデータが返される（
リゾライデータ線２０１も。
存在した場合、リプライデータ線２０１を介して、デー
タ処理装置１に、該当命令ブロックデータが返される（
リゾライデータ線２０１も。
オペランドフェッチ時と同一パスを用いているがこれも
別パスによるデータ転送であっても良いことは、言うま
でもない）。もし、バッファ記憶装置２に該当する命令
ブロックデータが存在しなかった場合は、バッファ記憶
装置２から主記憶アクセス線２００を介して、主記憶装
置３に対して命令ブロックロード要求が出され、主記憶
装置４から読み出された該当する命令ブロックデータを
ブロックデータ線３００を介して、バッファ記憶装置２
に登録する。
別パスによるデータ転送であっても良いことは、言うま
でもない）。もし、バッファ記憶装置２に該当する命令
ブロックデータが存在しなかった場合は、バッファ記憶
装置２から主記憶アクセス線２００を介して、主記憶装
置３に対して命令ブロックロード要求が出され、主記憶
装置４から読み出された該当する命令ブロックデータを
ブロックデータ線３００を介して、バッファ記憶装置２
に登録する。
本発明は、前述のオペランドブロックデータと。
命令ブロックデータとが異ったブロックサイズであって
、それらが同一キャラシーメモリ５上に登録管理される
もので、引き続いてその点について説明する。
、それらが同一キャラシーメモリ５上に登録管理される
もので、引き続いてその点について説明する。
例として、命令ブロックデータのブロックサイズを４Ｎ
バイト、オペランドブロックデータのブロックサイズを
Ｎバイトとした場合を用いることとする。第４図に示す
様にバッファ記憶装置２に。
バイト、オペランドブロックデータのブロックサイズを
Ｎバイトとした場合を用いることとする。第４図に示す
様にバッファ記憶装置２に。
データ処理装置１からのフェッチ要求を受付けるデータ
処理手段４と、オペランドデータ及び命令ブロックデー
タの異ったブロックサイズのブロックデータを記憶する
キャッシュメモリ５と、キャッジ−メモリ５に記憶され
ているブロックデータが命令ブロックデータなのか、オ
ペランドブロックデータなのかを区別するブロック情報
をたとえば命令ブロックデータ単位に記憶するブロック
情報保持手段６と、データ処理手段４からのキャッシュ
メモリ５に対するフェッチ要求時のフェッチ要求が示す
、ブロック情報（オペランドフェッチ時は、゛０′″、
命令フェッチ時は“１”）と、ブロック情報保持手段６
から読み出されるブロック情報（オペランドブロックデ
ータ時はｌ Ｑ ＋＋、命令ブロックデータ時は“１′
′）とを比較し、不一致を検出した場合に、データ処理
手段４からのフェッチ要求を、キャッシュメモリ５に於
けるデータ不在として処理させるブロック情報チェック
手段７と。
処理手段４と、オペランドデータ及び命令ブロックデー
タの異ったブロックサイズのブロックデータを記憶する
キャッシュメモリ５と、キャッジ−メモリ５に記憶され
ているブロックデータが命令ブロックデータなのか、オ
ペランドブロックデータなのかを区別するブロック情報
をたとえば命令ブロックデータ単位に記憶するブロック
情報保持手段６と、データ処理手段４からのキャッシュ
メモリ５に対するフェッチ要求時のフェッチ要求が示す
、ブロック情報（オペランドフェッチ時は、゛０′″、
命令フェッチ時は“１”）と、ブロック情報保持手段６
から読み出されるブロック情報（オペランドブロックデ
ータ時はｌ Ｑ ＋＋、命令ブロックデータ時は“１′
′）とを比較し、不一致を検出した場合に、データ処理
手段４からのフェッチ要求を、キャッシュメモリ５に於
けるデータ不在として処理させるブロック情報チェック
手段７と。
キャッジ−メモリ４にすでに登録されている命令ブロッ
クデータのうちの、１部を、オペランドブロックデータ
で、書き換えてしまうような場合に。
クデータのうちの、１部を、オペランドブロックデータ
で、書き換えてしまうような場合に。
残ったブロックデータの有効情報を無効化する無効化処
理手段８とを有す。また第１図に示す様に。
理手段８とを有す。また第１図に示す様に。
キャッシュメモリ５として、オペランドブロックデータ
に１対１対応にそのブロックデータの有効情報を持ち、
その有効情報を命令ブロックデータ単位に折りたたんで
、それらの情報を同時に読み出し及び書き込みを可能と
する有効情報記憶部５２を含んでいる。
に１対１対応にそのブロックデータの有効情報を持ち、
その有効情報を命令ブロックデータ単位に折りたたんで
、それらの情報を同時に読み出し及び書き込みを可能と
する有効情報記憶部５２を含んでいる。
これらの構成及び情報を持つことによって、たとえば第
２図■に示すようにデータバッファ５０に、オペランド
アクセス（ａ）があると、そのオペランドアクセス（ａ
）に該当する有効情報を有効情報記憶部５２から、ブロ
ック情報をブロック情報記憶部６０から読み出し、さら
にアドレスタグ記憶部５１からアドレス上位部を読み出
し第１図に示す様ニ、コンベア回路５４にて、アクセス
アドレス上位部とアドレスタグ記憶部５１から読み出さ
れたアドレス上位部とを比較し、一致がとれ、さらに有
効情報記憶部５２から読み出された有効情報が“１″（
有効）を表示していてＡＮＤダート５５でＡＮＤがとれ
、さらにブロック情報保持手段６にあるブロック情報記
憶部６０から読み出されたブロック情報が０″でオペラ
ンドブロックデータであることを示していて、データ処
理手段４からリクエスト情報線４０２を介して送られる
ブロック情報４１ （”オペランドアクセス“−１１Ｑ
ＩＩ 、 ｎ命令アクセス” ＝ ”１” ）の情報と
が、コンベア回路７０で一致がとれた場合、キャッシュ
メモリ５からはヒツト信号（キャッジ−メモリ５上に該
当データが存在したことを意味する信号）が、ヒント／
ミスヒツト情報線５０１を介してデータ処理手段４に送
られ、ブロック情報チェック手段７．からは。
２図■に示すようにデータバッファ５０に、オペランド
アクセス（ａ）があると、そのオペランドアクセス（ａ
）に該当する有効情報を有効情報記憶部５２から、ブロ
ック情報をブロック情報記憶部６０から読み出し、さら
にアドレスタグ記憶部５１からアドレス上位部を読み出
し第１図に示す様ニ、コンベア回路５４にて、アクセス
アドレス上位部とアドレスタグ記憶部５１から読み出さ
れたアドレス上位部とを比較し、一致がとれ、さらに有
効情報記憶部５２から読み出された有効情報が“１″（
有効）を表示していてＡＮＤダート５５でＡＮＤがとれ
、さらにブロック情報保持手段６にあるブロック情報記
憶部６０から読み出されたブロック情報が０″でオペラ
ンドブロックデータであることを示していて、データ処
理手段４からリクエスト情報線４０２を介して送られる
ブロック情報４１ （”オペランドアクセス“−１１Ｑ
ＩＩ 、 ｎ命令アクセス” ＝ ”１” ）の情報と
が、コンベア回路７０で一致がとれた場合、キャッシュ
メモリ５からはヒツト信号（キャッジ−メモリ５上に該
当データが存在したことを意味する信号）が、ヒント／
ミスヒツト情報線５０１を介してデータ処理手段４に送
られ、ブロック情報チェック手段７．からは。
ブロック情報一致信号線７００を介して、ブロック情報
が一致していたことが伝えられる。データ処理手段４で
は、２つの情報がＡＮＤゲート４２でＡＮＤがとれた場
合に、初めてデータ処理装置１に対して、リプライデー
タ糾２０１を介して、リプライデータをバッファ記憶装
置２から返す。逆に。
が一致していたことが伝えられる。データ処理手段４で
は、２つの情報がＡＮＤゲート４２でＡＮＤがとれた場
合に、初めてデータ処理装置１に対して、リプライデー
タ糾２０１を介して、リプライデータをバッファ記憶装
置２から返す。逆に。
有効情報が’ｏ” （無効）を表示していたシ、ブロッ
ク情報記憶部６０の情報が”１″（命令ブロックデータ
）であったりした場合には、該当データを含んだブロッ
クデータがキャッシュメモリ５に存在しなかったように
、制御する。
ク情報記憶部６０の情報が”１″（命令ブロックデータ
）であったりした場合には、該当データを含んだブロッ
クデータがキャッシュメモリ５に存在しなかったように
、制御する。
次に、第２図■に示すように、データバッファ５０に命
令アクセス（ｂ）があると、前述のオペランドアクセス
（ａ）と同様にして、データバッファ５０に対して命令
アクセス（ｂ）があると、有効情報記憶部５２から読み
出される有効情報がパ１”であって。
令アクセス（ｂ）があると、前述のオペランドアクセス
（ａ）と同様にして、データバッファ５０に対して命令
アクセス（ｂ）があると、有効情報記憶部５２から読み
出される有効情報がパ１”であって。
ブロック情報記憶部６０から読み出されたブロック情報
が′１″であった場合は、該当する命令プロツクデータ
が、キャッシュメモリ５に存在したことになり、逆に、
有効情報が“０”′であったシ、ブロック情報が０″で
あったシした場合には、キャッシュメモリ５に該当する
ブロックデータが存在しなかったことになる。
が′１″であった場合は、該当する命令プロツクデータ
が、キャッシュメモリ５に存在したことになり、逆に、
有効情報が“０”′であったシ、ブロック情報が０″で
あったシした場合には、キャッシュメモリ５に該当する
ブロックデータが存在しなかったことになる。
第２図■に示すケースは、■に示す状態で、オペランド
ブロックデータの存在するキャッシュメモリ５のセット
アドレスに命令アクセス（ｂ）があったケースで、前述
のようにブロック情報のチェックをコンベア回路７０で
行うと一致がとれない為。
ブロックデータの存在するキャッシュメモリ５のセット
アドレスに命令アクセス（ｂ）があったケースで、前述
のようにブロック情報のチェックをコンベア回路７０で
行うと一致がとれない為。
キャッシュメモリ５．に於けるデータ不在（ミスヒツト
）となり、主記憶装置３からの命令ブロックデータ（４
Ｎバイト）の読み出しがなされ、引き続いてキャッシュ
メモリ５への登録がなされる。
）となり、主記憶装置３からの命令ブロックデータ（４
Ｎバイト）の読み出しがなされ、引き続いてキャッシュ
メモリ５への登録がなされる。
この時、有効情報記憶部５２の有効情報は４ビツトとも
＋＋ １ ＋＋にセットされ、ブロック情報記憶部６０
のブロック情報も０″から”１′′にセットされる。第
２図■に示すケースは、■に示す状態で。
＋＋ １ ＋＋にセットされ、ブロック情報記憶部６０
のブロック情報も０″から”１′′にセットされる。第
２図■に示すケースは、■に示す状態で。
命令ブロックデータの存在するキャッシュメモリ５のセ
ットアドレスにオペランドアクセス（ｂ）がちったケー
スで前述のようにブロック情報のチェックをコンベア回
路７０で行うと一致がとれない為。
ットアドレスにオペランドアクセス（ｂ）がちったケー
スで前述のようにブロック情報のチェックをコンベア回
路７０で行うと一致がとれない為。
キャッシュメモリ５に於けるデータ不在（ミスヒント）
となシ、主記憶装置３からのオペランドブロックデータ
（Ｎバイト）の読み出しがなされ。
となシ、主記憶装置３からのオペランドブロックデータ
（Ｎバイト）の読み出しがなされ。
引き続いて、キャッジ−メモリ５への登録がなされる。
この時、有効情報記憶部５２の有効情報は、オペランド
ブロックデータが登録されたアドレス位置のみ′１゛に
セットされ、他の３ビツトに関しては ＩＩ Ｑ ＩＩ
に無効化される必要がある。本無効化処理は、キャッジ
−メモリ５をアクセスした時のセットアドレスと、その
アドレスによってブロック情報記憶部６０から読み出さ
れたブロック情報とを、それぞれ、登録指示線４００及
びブロック情報線６００を介して、無効化処理手段８に
受け。
ブロックデータが登録されたアドレス位置のみ′１゛に
セットされ、他の３ビツトに関しては ＩＩ Ｑ ＩＩ
に無効化される必要がある。本無効化処理は、キャッジ
−メモリ５をアクセスした時のセットアドレスと、その
アドレスによってブロック情報記憶部６０から読み出さ
れたブロック情報とを、それぞれ、登録指示線４００及
びブロック情報線６００を介して、無効化処理手段８に
受け。
無効化要求線８００を介して、キャッシュメモリ５にあ
る有効情報記憶部５２に対して、無効化指示を出すこと
で実現されるものとする。
る有効情報記憶部５２に対して、無効化指示を出すこと
で実現されるものとする。
以上の様にすることによって、それぞれ異った大きさの
ブロックデータを各々同一キャッシュメモリ５上で独立
して処理することが可能となる。
ブロックデータを各々同一キャッシュメモリ５上で独立
して処理することが可能となる。
この説明では、ルベルのキャッシュメモリを設定したが
、ｎレベルであっても同様の制御が可能であることは言
うまでもない。
、ｎレベルであっても同様の制御が可能であることは言
うまでもない。
以上説明したように１本発明は、キャッシュメモリに′
２一種類のブロックサイズのブロックデータを登録可能
とすることによって２分離キャッシュメモリ構成のよう
にノ・−ドウエア量を２倍必要とせず、共用キャッシュ
メモリ構成のようにそれぞれのブロックサイズを同じに
することなしに、それぞれ最適なブロックサイズを設定
可能とすることで性能的に優れたキャッジ−メモリを提
供することができる効果がある。
２一種類のブロックサイズのブロックデータを登録可能
とすることによって２分離キャッシュメモリ構成のよう
にノ・−ドウエア量を２倍必要とせず、共用キャッシュ
メモリ構成のようにそれぞれのブロックサイズを同じに
することなしに、それぞれ最適なブロックサイズを設定
可能とすることで性能的に優れたキャッジ−メモリを提
供することができる効果がある。
第１図は本発明の一実施例の詳細図、第２図■〜■は、
第１図における２種類のブロックデータのブロックサイ
ズの態様を示す具体例であり、第３図、第４図は１本実
施例の一構成例である。 １・・・データ処理装置、２・・・パＺファ記憶装置。 ３・・・主記憶装置、４・・・データ処理手段、５・・
・キャッシュメモリ、６・・・ブロック情報保持手段、
７・・・ブロック情報チェック手段、８・・・無効化処
理手段。 ４０・・・アドレスレジスタ、４１・・・ブロック情報
。 ４２・・・ＡＮＤダート、５０山データパンファ、５１
・・・アドレスタグ記憶部、５２・・・有効情報記憶部
。 ５３・・・選択回路、５４・・・コンベア回路、５５・
・・ＡＮＤケ”−）、６０・・・ブロック情報記憶部、
７０・・・コンベア回路、１００・・・フェッチ要求線
、２００・・・主記憶アクセス線、２０１・・・リプラ
イデータ線。 ３００・・・ブロックデータ線、４００・・・登録指示
線。 ４０１・・・フェッチ要求線、４０２・・・リクエスト
情報線、５０１・・・ヒツト／ミスヒツト情報線、６０
０・・・ブロック情報線、７００・・・ブロック情報一
致信号線、８００・・・無効化要求線。
第１図における２種類のブロックデータのブロックサイ
ズの態様を示す具体例であり、第３図、第４図は１本実
施例の一構成例である。 １・・・データ処理装置、２・・・パＺファ記憶装置。 ３・・・主記憶装置、４・・・データ処理手段、５・・
・キャッシュメモリ、６・・・ブロック情報保持手段、
７・・・ブロック情報チェック手段、８・・・無効化処
理手段。 ４０・・・アドレスレジスタ、４１・・・ブロック情報
。 ４２・・・ＡＮＤダート、５０山データパンファ、５１
・・・アドレスタグ記憶部、５２・・・有効情報記憶部
。 ５３・・・選択回路、５４・・・コンベア回路、５５・
・・ＡＮＤケ”−）、６０・・・ブロック情報記憶部、
７０・・・コンベア回路、１００・・・フェッチ要求線
、２００・・・主記憶アクセス線、２０１・・・リプラ
イデータ線。 ３００・・・ブロックデータ線、４００・・・登録指示
線。 ４０１・・・フェッチ要求線、４０２・・・リクエスト
情報線、５０１・・・ヒツト／ミスヒツト情報線、６０
０・・・ブロック情報線、７００・・・ブロック情報一
致信号線、８００・・・無効化要求線。
Claims (1)
- 【特許請求の範囲】 １、オペランドフェッチ要求に応答するオペランドブロ
ックデータと、該オペランドブロックデータのブロック
サイズの２＾ｎ倍からなり、命令フェッチ要求に応答す
る命令ブロックデータとを、各各のブロックサイズを各
々セットアドレスとして、記憶するとともに、前記オペ
ランドブロックデータに１対１対応で記憶するブロック
データの有効情報を、前記命令ブロックデータに対応す
る２＾ｎ個単位で、同時に読み出し及び書き込むキャッ
シュメモリと、 前記オペランドブロックデータまたは、前記命令ブロッ
クデータのブロックサイズを表示するブロック情報を前
記オペランドブロックデータまたは前記命令ブロックデ
ータ単位に記憶するとともに、前記ブロック情報を、命
令ブロックデータ単位に、読み出し及び書き込むブロッ
ク情報保持手段と、 前記キャッシュメモリに対して前記オペランドブロック
データまたは、前記命令ブロックデータの書き込み及び
前記オペランドブロックデータの一部もしくは、全部の
読み出しまたは、前記命令ブロックデータの読み出しを
行うデータ処理手段と、 前記キャッシュメモリに対するブロックデータの読み出
し要求のブロック情報と前記読み出し要求に対応する前
記ブロック情報保持手段に記憶されている前記ブロック
情報とを比較し、不一致を検出した場合に、ブロック情
報不一致信号を出力し、前記データ処理手段に、前記ブ
ロックデータ読み出し要求を、前記キャッシュメモリに
於けるデータ不在として処理させるブロック情報チェッ
ク手段と、 前記キャッシュメモリに記憶されている前記オペランド
ブロックデータの２＾ｎ倍の大きさからなる前記命令ブ
ロックデータが、前記オペランドブロックデータによっ
て一部書き換えられた場合に、残りのブロックデータを
無効化手段とを有することを特徴とするバッファ記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119352A JP2818415B2 (ja) | 1988-05-18 | 1988-05-18 | バッファ記憶装置 |
| US07/353,361 US5109498A (en) | 1988-05-18 | 1989-05-17 | Buffer memory device capable of memorizing operand and instruction data blocks at different block sizes |
| EP89108845A EP0342631B1 (en) | 1988-05-18 | 1989-05-17 | Buffer memory device capable of memorizing operand and instruction data blocks at different block sizes |
| DE68928333T DE68928333T2 (de) | 1988-05-18 | 1989-05-17 | Pufferspeicher, der zur Speicherung von Befehls- und Datenblöcken auf verschiedene Blockgrössen geeignet ist |
| AU34912/89A AU617474B2 (en) | 1988-05-18 | 1989-05-18 | Buffer memory device capable of memorizing operand and instruction data blocks at different block sizes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119352A JP2818415B2 (ja) | 1988-05-18 | 1988-05-18 | バッファ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290050A true JPH01290050A (ja) | 1989-11-21 |
| JP2818415B2 JP2818415B2 (ja) | 1998-10-30 |
Family
ID=14759366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119352A Expired - Lifetime JP2818415B2 (ja) | 1988-05-18 | 1988-05-18 | バッファ記憶装置 |
Country Status (5)
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|---|---|
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| EP (1) | EP0342631B1 (ja) |
| JP (1) | JP2818415B2 (ja) |
| AU (1) | AU617474B2 (ja) |
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1988
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1989
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- 1989-05-17 US US07/353,361 patent/US5109498A/en not_active Expired - Fee Related
- 1989-05-18 AU AU34912/89A patent/AU617474B2/en not_active Ceased
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|---|---|
| AU3491289A (en) | 1989-11-23 |
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| US5109498A (en) | 1992-04-28 |
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| AU617474B2 (en) | 1991-11-28 |
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