JPH0484242A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 データ処理装置に関し、 バスエラー等が発生した場合でも、エラーアドレスに対
応する主記憶とキャッシュ手段との一貫性を保つ、信頌
性の高いデータ処理装置を提供することを目的とし、 フェッチした命令コードをデコードし、該デコード結果
に基づいて所定の処理を実行する実行手段と、該実行手
段およびシステムハスのインターフェースを制御するバ
ス制御手段と、該バス制御手段によってシステムハスを
介して前記実行手段がデータの読み書きを行う主記憶と
、該主記憶上の一度アクセスされたアドレスに対するデ
ータを記憶保持するキャッシュ手段と、バスエラー発生
時に、所定のエラー処理実行のためにエラーアドレスを
保持するエラーアドレス記憶手段と、前記主記憶にデー
タ書き込みを行う際にバスエラーが発生したときに、前
記キャッシュ手段に該エラーアドレス記憶手段に保持さ
れたエラーアドレスに対するデータが記憶保持されてい
た場合、該キャッシュ手段に記憶保持されたデータを無
効にする無効化手段とを備えるように構成している。

〔産業上の利用分野］ 本発明は、データ処理装置に係り、詳しくは、−度アク
セスされたアドレスに対するメモリを、アクセス時間の
長い主記憶からアクセス時間の短いキャッシュメモリに
移し、次回以降のアクセスを高速化するキャッシュ手段
を備えたデータ処理装置に関する。

近年、データ処理装置、例えば、ＭＰＵ（Ｍｉｃｒｏ　
Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）を含むコンピュータ
等においては、演算処理の高速化のためにキャッシュメ
モリを内蔵したデータ処理装置が数多く開発されている
。

このようなデータ処理装置では、主記憶とキャッシュメ
モリとの同一アドレスに対するデータは同じである必要
があり、キャッシュメモリを設ける目的からも主記憶と
キャッシュメモリとの一貫性を保つ必要がある。

〔従来の技術］ 従来、このようなデータ処理装置としては、例えば、第
４図に示すようなものがある。

このデータ処理装置は、大別して、ＭＰＵＩと主記憶２
とからなり、ＭＰＵＩは、実行手段３、バス制御手段４
、キャッシュ手段５、エラーアドレス記憶手段６から構
成されている。

実行手段３は、命令が実行され４際、システムバス７を
介して主記憶２からオペコードやオペランドを取り出し
、デコードした結果に基づいて所定の処理を行うもので
あり、バス制御手段４は、実行手段３とシステムバス７
とのインターフェースを制御するものである。

キャッシュ手段５は、主記憶２上の一度アクセスされた
アドレスに対するメモリを記憶保持する小容量の高速メ
モリであり、アクセス時間の長い主記憶２からキャッシ
ュ手段５にデータを移し、次回以降のアクセスを高速化
するものである。そして、このキャッシュ手段５は、す
でにキャッシュに入っているアドレスに対してメモリの
書き込みを行った場合、キャッシュと主記憶２との両方
に対して書き込みを行うライトスル一方式が採用されて
いる。

エラーアドレス記憶手段６は、バスエラー発生時に、エ
ラー処理としての例外処理等の実行を行う際の参照アド
レスとなるエラーアドレスを保持するものである。

以上の構成において、キャッシュ手段５と主記憶２との
両方に対して書き込みが行われる際に、バスエラーが生
じた場合、キャッシュ手段５に対してのみ書き込みが行
われ、主記憶２に対しての書き込みが行われない。そこ
で、エラーアドレス記憶手段６によって保持されている
バスエラー発生時のエラーアドレスに基づいて例外処理
等の実行が行われ、再度、主記憶２に対して書き込みを
行っていた。

〔発明が解決しようとする課題〕

しかしながら、このような従来のデータ処理装置にあっ
ては、キャッシュ手段５と主記憶２との両方に対して書
き込みが行われる際に、バスエラーが生じた場合、キャ
ッシュ手段５に対してのみ書き込みが行われて、主記憶
２に対しての書き込みが行われないという構成となって
いたため、このエラーアドレスに対する主記憶２とキャ
ッシュ手段５とのデータの一貫性が保たれないという問
題点があった。すなわち、本来、−度アクセスされたア
ドレスに対する主記憶２上のデータを、アクセス時間の
長い主記憶からアクセス時間の短いキャッシュ手段５に
移し、次回以降のアクセスを高速化するために設けられ
たキャッシュ手段５が、ソフトウェアによる例外処理等
が完了するまでのわずかな時間とはいえ、主記憶２と同
一アドレスで異なるデータを有するために、何かの拍子
に、この期間中に、このエラーアドレスに対してのアク
セス動作が行われた場合、主記憶２上のデータと異なる
データが参照されることになる。このことは、システム
の信転性の面で重要な問題となる。

この問題に対して従来は、プログラム変更によって主記
憶２と同一アドレスのキャッシュ手段５へのアクセスを
回避するようにしていた。けれども、この場合問題が生
じた後のデバッグ作業が新たに必要となるという問題点
がある。

そこで本発明は、バスエラー等が発生した場合でも、エ
ラーアドレスに対応する主記憶とキヤ・７シユ手段との
一貫性を保つ、信転性の高いデータ処理装置を提供する
ことを目的としている。

〔課題を解決するための手段］ 本発明によるデータ処理装置は上記目的達成のため、そ
の原理図を第１図に示すように、フェッチした命令コー
ドをデコードし、該デコード結果に基づいて所定の処理
を実行する実行手段３と、該実行手段３およびシステム
ハス７のインターフェースを制御するハス制御手段４と
、該バス制御手段４によってシステムバス７を介して前
記実行手段３がデータの読み書きを行う主記憶２と、該
主記憶２上の一度アクセスされたアドレスに対するデー
タを記憶保持するキャッシュ手段５と、バスエラー発生
時に、所定のエラー処理実行のためにエラーアドレスを
保持するエラーアドレス記憶手段６と、前記主記憶２に
データ書き込みを行う際にバスエラーが発生したときに
、該エラーアドレス記憶手段６に保持されたエラーアド
レスに対するデータが前記キャッシュ手段５に記憶保持
されていた場合、該キャッシュ手段５に記憶保持された
データを無効にする無効化手段８とを備えるように構成
している。

なお、前記実行手段３は、少なくとも一段のストアバ―
ンファ１８を有し、前記無効化手段８は、前記主記憶２
にデータ書き込みを行う際にバスエラーが発生したとき
に、該ストアバッファ１８内に保持された全てのアドレ
スに対する前記キャッシュ手段５のデータを無効にする
ように構成することは有効である。

〔作用〕

本発明では、主記憶にデータ書き込みを行う際にバスエ
ラーが発生したとき、エラーアドレス記憶手段に保持さ
れたエラーアドレスに対するデータがキャッシュ手段に
記憶保持されていた場合、キャッシュ手段に記憶保持さ
れたデータが無効化手段によって無効化される。すなわ
ち、主記憶に書き込みが失敗したアドレスに対するデー
タについてはキャッシュ手段に登録されず、主記憶に書
き込みが成功したアドレスに対するデータについてのみ
キャッシュ手段に登録される。

したがって、バスエラー等が発生した場合でも、エラー
アドレスに対応する主記憶とキャッシュ手段との一貫性
が保たれ、高信顧性が得られる。

（実施例〕 以下、本発明を図面に基づいて説明する。

第２図は本発明に係るデータ処理装置の第１実施例を示
す図であり、この図において、第１図に示した原理図と
同一番号は同一または相当部分を示す。

本実施例の実行手段３は、アドレス計算部９、アドレス
バッファ１０、ライトデータバッファ１にバイパス１２
からなり、キャッシュ手段５は、アドレス情報と有効ビ
ットとを有するタグ部１３、タグ部１３に登録されてい
るアドレスの内容を保持するキャッシュメモリ部１４か
ら構成されている。

無効化手段８は、主記憶２にデータを書き込む際にエラ
ーが発生した場合、キャッシュ手段５の該当するアドレ
スに対するデータを無効化する制御ヲ行い、システムバ
ス７は、アドレスバス、データバス、およびバスエラー
信号線７ａ等のその他各種の制御線からなっている。

なお、１５は内部アドレスバス、１６は内部データバス
、１７は例外バスである。

次に作用を説明する。

まず、アドレス計算部９により生成されたアドレスが、
アドレスバッファ１０にラッチされ、内部アドレスバス
１５に出力されるとともに、書き込みデータがライトデ
ータバッファ１１を介して内部データバス１６に出力さ
れる。そして、内部アドレスバス１５、内部データバス
１６にそれぞれ出力されたアドレス、およびデータがハ
ス制御手段４によりシステムバス７上に出力される。こ
こで、アドレス計算部９で生成されたアドレスがキャッ
シュ手段５にヒツトすれば、内部データバス１６を介し
てデータの書き込みが行われる。すなわち、システムハ
ス７にアドレス、お、よびデータが出力され、ＭＰＵＩ
に正常終了信号が返ってくれば、書き込みが無事に行わ
れたことになる。

システムハス７からバスエラー信号線７ａを介してバス
エラー信号が返ってくると、何らかの原因によりデータ
の書き込みが失敗したことになり、このバスエラー信号
がバス制御手段４を介して無効化手段８に入力される。

すると、無効化手段８の制御信号によってアドレスバッ
ファ１０に保持されたアドレスが例外ハス１７を介して
エラーアドレス記憶手段６に入力され、図示しないデー
タ処理装置内で、プロセス・ステータス・ワード（ＰＳ
Ｗ）７例外（ＥＩＴ）情報、入出力情報、エラーデータ
等がそれぞれ退避バッファに保持され、主記憶２上にこ
れらの情報が書き込まれる。

エラーアドレスの退避が行われる場合、無効化手段８に
よってエラーアドレス記憶手段６に保持されたアドレス
が例外ハス１７を介してバイパス１２から内部データバ
ス１６に出力され、ハス制御手段４によってシステムバ
ス７に出力される。またこのとき、アドレス計算部９に
より退避情報が書き込まれるべきアドレスも、アドレス
バッファ１０に出力され、ハス制御手段４によってシス
テムハス７に出力される。以上で主記憶２上の退避情報
の格納が終了すると、無効化手段８によってエラーアド
レス記憶手段６から内部アドレスバス１５を介してキャ
ッシュ手段５のタグ部１３にエラーアドレスが出力され
、このタグ部１３からエラーアドレスに対するヒツト信
号が無効化手段８に出力される。

ここで、もしヒツトしていたらタグ部１３の有効ビット
が無効化され、ヒツトしていなかったら何も行わない。

したがって、主記憶にデータ書き込みを行う際にバスエ
ラーが発生したときに、エラーアドレス記憶手段に保持
されたエラーアドレスに対するデータがキャッシュ手段
に記憶保持されていた場合、キャッシュ手段に記憶保持
されたデータを無効にでき、エラーアドレスに対応する
主記憶とキャッシュ手段との一貫性を保つことができる
。

第３図は本発明に係るデータ処理装置の第２実施例を示
す図であり、この図において、第２図に示した第１実施
例と同一番号は同一または相当部分を示す。

本実施例では、第１実施例におけるライトデータバッフ
ァ１１の代わりに二段のストアバッファ１８を用いたも
のである。

ストアバッファ１８は、データ処理装置から外部に書き
込み動作を行うときに、バス権が取れなかったために主
記憶２に書き込みを行えなくても、バス権が取れたとき
に主記憶２に書き込みが行えるようにアドレスとデータ
とを保持するレジスタであり、これにより、データ処理
装置が一旦スドアバッファ１８内に書き込みを行えば、
データ処理装置は主記憶２に書き込みを行ったものとし
て次の処理に進んでしまうものである。

以上の構成において、データ書き込みの際、アドレス計
算部９により生成されたアドレスがアドレスバッファ１
０を介してキャッシュ手段５とストアバッファ１８とに
出力されるとともに、書き込みデータがストアバッファ
１８を介してキャッシュ手段５に出力される。そして、
アドレス、およびデータがバス制御手段４によりシステ
ムバス７上に出力される。ここで、アドレス計算部９で
生成されたアドレスがキャッシュ手段５にヒツトすれば
、内部データバス１６を介してデータの書き込みが行わ
れる。もし、このときハス権が取れず、′主記憶２に対
して書き込みが行われなかった場合は、ハス権が取れる
までストアバッファ１８に登録されたアドレスとデータ
とが保持され、バス権が取れたらバス制御手段４によっ
て主記憶２への書き込みが行われる。

主記憶２に書き込まれていないデータがストアバッファ
１８内に２つ登録された状態で、最初の書き込みデータ
の書き込みが失敗した場合、ストアバッファ１８に登録
されている最初のアドレスがバイパス１２によってスト
アバッファアドレスバス１９゜内部アドレス１５から例
外ハス１７に出力され、エラーアドレス記憶手段６に登
録される。そして、第１実施例と同様に該当アドレスに
対するタグ部１３の有効ビットが無効化手段８によって
無効化される。ここで、ストアハンフ７１８には２つの
データが登録されているので、ストアバソファ１８内の
次のアドレスに対しても同様の無効化処理が行われ、ス
トアバソファ１８に登録されてあった書き込みデータの
全てについて無効化が行われる。

したがって、ストアバソファのように特殊な用途のレジ
スタが用いられたデータ処理装置にあっても、エラーア
ドレスに対応する主記憶とキヤ。

シュ手段との一貫性を保つことができる。

このように本実施例では、主記憶にデータ書き込みを行
う際にバスエラーが発生したときに、エラーアドレス記
憶手段に保持されたエラーアドレスに対するデータがキ
ャッシュ手段に記憶保持されていた場合、キャッシュ手
段に記憶保持されたデータを無効にでき、主記憶に書き
込みが失敗したアドレスに対するデータはキャンシュ手
段に登録せずに、主記憶に書き込みが成功したアドレス
に対するデータのみをキャッシュ手段に登録することが
できる。

したがって、バスエラー等が発生した場合でも、エラー
アドレスに対応する主記憶とキャッシュ手段との一貫性
を保つことができ、信頼性の高いデータ処理装置を提供
することができる。

なお、上記第１実施例では、データ処理装置内からの退
避情報を主記憶２に書き込んだ後でキャッシュの無効化
を行っているが、これに限らず、データ処理装置内で退
避情報を各バッファに退避するのと同時に行ってもかま
わない。

また、上記第２実施例では、二段のストアバッファ１８
を用いた場合を例にとって説明しているが、三段以上で
ある場合についても二段の場合と同様の処理を繰り返す
だけで対処することができる。

〔発明の効果〕

本発明では、バスエラー等が発生した場合でも、エラー
アドレスに対応する主記憶とキャッシュ手段との一貫性
を保つことができ、信頼性の高いデータ処理装置を提供
することができる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の原理説明図、第２．
３図は本発明のデータ処理装置を示し、第２図はその第
１実施例の全体構成を示すブロック図、 第３図はその第２実施例の全体構成を示すブロック図、 第４図は従来例のデータ処理装置の原理説明図である。 １・・・・・・ＭＰＵ、 ２・・・・・・主記憶、 ３・・・・・・実行手段、 ４・・・・・・バス制御手段、 ５・・・・・・キャッシュ手段、 ６・・・・・・エラーアドレス記憶手段、７・・・・・
・システムハス、 ８・・−・・・無効化手段、 ９・・・・・・アドレス計算部、 １０・・・・・・アドレスバッファ、 １１・・・・・・ライトデータバッファ、１２・・・・
・・バイパス、 １３・・・・・・タグ部、 １４・・・・・・キャッシュメモリ部、１５・・・・・
・内部アドレスバス、 １６・・・・・・内部データバス、 １７・・・・・・例外バス、 １８・・−・・・ストアバッファ、 １９・・・・・・ストアバッファアドレスバス。

Claims (2)

【特許請求の範囲】
1. （１）フェッチした命令コードをデコードし、該デコー
   ド結果に基づいて所定の処理を実行する実行手段と、 該実行手段およびシステムバスのインターフェースを制
   御するバス制御手段と、 該バス制御手段によってシステムバスを介して前記実行
   手段がデータの読み書きを行う主記憶と、 該主記憶上の一度アクセスされたアドレスに対するデー
   タを記憶保持するキャッシュ手段と、バスエラー発生時
   に、所定のエラー処理実行のためにエラーアドレスを保
   持するエラーアドレス記憶手段と、 前記主記憶にデータ書き込みを行う際にバスエラーが発
   生したときに、該エラーアドレス記憶手段に保持された
   エラーアドレスに対するデータが前記キャッシュ手段に
   記憶保持されていた場合、該キャッシュ手段に記憶保持
   されたデータを無効にする無効化手段とを備えたことを
   特徴とするデータ処理装置。
2. （２）前記実行手段は、少なくとも一段のストアバッフ
   ァを有し、 前記無効化手段は、前記主記憶にデータ書き込みを行う
   際にバスエラーが発生したときに、該ストアバッファ内
   に保持された全てのアドレスに対する前記キャッシュ手
   段のデータを無効にすることを特徴とする請求項１記載
   のデータ処理装置。