JPH01298453A - キャッシュエラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理装置において高速アクセスが可能
なキャッシュとしてのデータバッファを備えた中央処理
装置と主記憶装置との間のアクセスの際に発生するキ皐
フシュエラーに対する処理を行うキャッシュエラー処理
方式に関するものである。

〔従来の技術〕

第５図は従来のキャッシュエラー処理方式を採用したデ
ータ処理装置の要部構成を示すブロック図である。図に
おいて、■、２は高速アクセスが可能なストアイソ方式
のキャッシュとしてのデータバッファを備え、このデー
タバッファ内容の正当性を示す正当性ビット及びその内
容の変更ビットなどを有するタグアレーによりデータア
クセスを制御する複数のＣＰＵ　（中央処理装置）であ
る。

ＣＰＵＩは命令実行に際してデータバッファ４の内容を
用いる。データバッファ４は複数のブロックにより構成
され、各ブロックの使用可否はタグアレー６により制御
される。タグアレー６は縮退ビット１０と正当性ビット
１工と変更ビット１２とを存する。一方、ＣＰＵ２は命
令実行に際してデータバッファ５の内容を用いる。デー
タバッファ５は複数のブロックにより構成され、各ブロ
ックの使用可否はタグアレー７により制御される。

タグアレー７は縮退ビット１４と正当性ビット１５と変
更ピント１６とを有する。

３は中央処理装置１，２の制御によりデータ処理に関す
るデータを記憶する主記憶装置である。

主記憶装置３は、ＣＰＵＩ内のデータバッファ４と主記
憶データとの関係を保持するため、ＣＰＵ１のタグアレ
ー６と同一内容のシャドウタグアレー８を備える。シャ
ドウタグアレー８はＣＰＵＩ内のタグアレー６と同様、
縮退ビット１８と正当性ビット１９と変更ビット２０と
を有する。バス２６はＣＰＵＩと主記憶装置３との間の
データ及び制御信号の授受に用いられる。また、主記憶
装置３は、ＣＰＵＺ内のデータバッファ５と主記憶デー
タとの関係を保持するため、ＣＰＵ２のタグアレー７と
同一内容のシャドウタグアレー９を備える。シャドウタ
グアレー９はＣＰＵＺ内のタグアレー７と同様、縮退ビ
ット２２と正当性ビット２３と変更ビット２４とを存す
る。バス２７はＣＰＵ２と主記憶装置３との間のデータ
及び制御信号の授受に用いられる。

第６図は例えばＣＰＵＩ内のデータバッファ４とタグア
レー６の詳細構成を示す。図において、２８〜３１はデ
ータバッファ４の最小構成要素のデータブロックである
。３２はタグアレー６内のタグデータブロックであり、
データブロック２８に対応するタグ情報を保持する。ま
た、タグデーターブロック３３はデータブロック２９に
、タグデータブロック３４はデータブロック３０に、タ
グデータブロック３５はデータブロック３１にそれぞれ
対応する。タグ情報は縮退ビットと正当性ビットと変更
ビットとアドレスデータとからなる。

次に動作について説明する。ＣＰＵＩが、主記憶装置３
内のデータをチエツクしようとした場合、ＣＰＵＩは、
まずタグアレー６内を菖周べ、データバッファ４内に必
要なデータが存在するかを判定する。存在した場合には
、ＣＰＵＩはデータバッファ４内のデータを用いて処理
を継続する。存在しない場合には、主記憶装置３からデ
ータをバス２６を用いて、データバッファ４内の１つの
ブロックに転送し、ＣＰＵＩのタグアレー６の正当性ビ
ット１１及びシャドウタグアレー８の対応するブロック
の正当性ビット１９をセットする。以上により、以降の
ＣＰＵＩによる同一ブロックに対するアクセスは、すべ
てデータバッファ４に対して行われる。

ＣＰＵＩによる主記憶装置３へのデータストア時、スト
アデータに対応するデータがデータバッファ４内に存在
する場合は、ＣＰＵＩは、データバッファ４内の対応す
るブロックの内容を変更し、ＣＰＵＩ側のタグアレー６
内及び主記憶装置３側のシャドウタグアレー８内の変更
ビット１２及び２０をセットする。その後、当該ブロッ
クに対し、ＣＰＵ２からストアを実行しようとした場合
は、まず、ＣＰＵＩ内のデータバッファ４から当８亥ブ
ロックのデータをバス２６を介して主記憶装置３に格納
し、タグアレー６内及びシャドウタグアレー８内の正当
性ビット１１及び１９をリセットする。次に転送データ
をバス２７を介してＣＰＵＺ内のデータバッファ５に書
込み、タグアレー７内及びシャドウタグアレー９内の正
当性ビット１５及び２３をセットする。さらにストアデ
ータをデータバッファ５に書込み、タグアレー７及びシ
ャドウタグアレー９の変更ビット１６及び２４をセット
する。以上のように各タグアレーの変更ピントによりキ
ャッシュ（データバッファ４．５）間のデータ移動が制
御される。

また、データバッファ４内のタグデータブロック３２〜
３５は１回のデータアクセス時に、同時されたブロック
が主記憶装置３にはき出される。

一方、例えば、データブロック３０に読み出しエラーが
発生した場合には、対応するタグデータブロック３４の
縮退ビット及びシャドウタグアレー８内の対応する縮退
ビットをセットする。以上により、以降データの格納に
当該ブロック３０を使用しないようにする。

〔発明が解決しようとする課題〕

従来のキャッシュエラー処理方式は、上述したような動
作を行うので、データバッファの変更ブロックに読み出
しエラーが発生して当該ブロックを縮退した際、以降、
主記憶装置の同一記憶アドレスにフェッチアクセスして
も、エラーをＣＰＵのソフトウェアに報告できず、この
ため縮退時、命令処理の都合で不正記憶アドレスをＣＰ
Ｕのソフトウェアに報告できなかった場合、そのソフト
ウェアは縮退によって失われたデータブロックの内容を
修復できなくなり、したがってハードウェアの動作を一
旦停止させ、エラーに対する回復処理をしなければなら
ないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、不正記憶アドレスをＣＰＵのソフトウェアに
１回で報告できなかった場合でも、同一のエラーブロッ
クに対してアクセスがある度に不正記憶アドレスをソフ
トウェアに報告できるようにするとともに、ブロック全
体に対するデータの再書込み処理によりそのエラーブロ
ックを再度使用できるようにし、また他のＣＰＵからの
アクセスについても高速にエラー判定を行うことができ
るようにすることにより、エラーに対する回復処理をハ
ードウェアの動作を停止させずに高速に行えるキャッシ
ュエラー処理方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るキャッシュエラー処理方式は、データバ
ッファ４．５に対応するタグアレー６゜７及び主記憶装
置３に対応するシャドウタグアレー８．９にエラービッ
ト１３．１７及び２１゜２５を設け、変更データを保持
したデータバッファのブロックに読み出しエラーが発生
した際に、そのエラーブロックに対応するタグアレー内
及びシャドウタグアレー内のエラービットをセットする
ことにより、読み出し処理を行う中央処理装置のソフト
ウェアに符号誤りを報告し、また、エラーブロックを有
する中央処理装置がらストア要求が発生した場合にはそ
のエラーブロックに対応するタグアレー及びシャドウタ
グアレー内のエラービットをリセットしてストアデータ
をデータバッファに書き込み、また、上記ストア要求が
他の中央処理装置から発生した場合には上記エラーブロ
ックに対応するタグアレー内及びシャドウタグアレー内
のエラービット上正当性ビットとをリセットし、そのエ
ラーブロックを主記憶装置３のデータとの入れ替え不可
のブロックにすることを特徴とするものである。

〔作用〕

例えば最新の変更データを保持したデータバッファ４の
ブロックにエラーが発生すると、タグアレー６のエラー
ビット１３及びシャドウタグアレー８のエラービット２
１がセントされる。これにより中央処理装置１に符号誤
りが報告される。また、中央処理装置１がストア要求を
発生すると、タグアレー６のエラービット１３及びシャ
ドウタグアレ−８のエラービット２１がリセットされ、
ストアデータがデータバッファ４に書き込まれる。

また、他の中央処理装置２がストア要求を発生するとエ
ラーブロックに対応するタグアレー６のエラービット１
３及び正当性ビット１１と、シャドウタグアレー８のエ
ラービット２１及び正当性ビット１９とをそれぞれリセ
ットする。これによりエラーブロックは主記憶装置３の
データとの入れ替え不可ブロックとなる。

〔発明の実施例〕

第１図はこの発明の一実施例に係るキャッシュエラー処
理方式を採用したデータ処理装置の要部構成を示すブロ
ック図である。第１図において、第５図に示す構成要素
に対応するものには同一の符号を付し、その説明を省略
する。第１図において、１３はＣＰＵＩ内のデータバッ
ファ４に対応して設けられたタグアレー６のエラービッ
ト、１４はＣＰＵ２内のデータバッファ５に対応して設
けられたタグアレー７のエラービット、２１は主記憶装
置３に対応して設けられたシャドウタグアレー８のエラ
ービット、２５は同じく主記憶装置３に対応して設けら
れたシャドウタグアレー９のエラービットである。

以上の構成において、ＣＰＵＩのキャッシュブロックに
続出しエラーが発生した場合について第２図のフローチ
ャートにより説明する。ＣＰＵＩによるデータバッファ
４のブロックの読み出し時にエラーが検知されると（ス
テップＳｌ）、システムは一旦停止する（ステップＳ２
）。この時点で、当該ブロックに対応するタグアレー６
の変更ビットを調べ（ステップｓ３）、もし、リセット
状態ならば、タグアレー６内とシャドウタグアレー８内
との縮退ビットをセットする（ステップＳ４）。もし、
セット状態ならタグアレー６とシャドウタグアレー８と
のエラービットをそれぞれセットする（ステップＳ５）
。その後は、共通エラー回復処理（ステップＳ６）を行
った後、ＣＰＵ１はシステムの運転を再開しくステップ
Ｓ７）、ＣＰＵＩ上で動作していたソフトウェアにエラ
ー報告をする。この際、ＣＰＵＩがシステム処理動作を
していた場合は（ステップＳ８）、システムダメージの
エラー報告をしくステップＳ９）、それ以外の場合は変
更ビットの状態により（ステップ５１０）、リセット時
は縮退のエラー報告をしくステップ５ｌｌ）、セント時
は例えばＥＣＣ（誤り訂正符号）２ビット誤りの報告を
する（ステップ５１２）。

ここで、ＣＰＵＩがシステム処理動作をしていたため、
システムダメージの報告（ステップＳ９）をした場合を
考える。この場合、ソフトウェアは不正記憶アドレスを
知り得ないため、ソフトウェアの回復処理後、エラーブ
ロックに対する回復処理を行わないまま、システム運転
を再開する。この時、エラーブロックがシステムプログ
ラム領域であった場合、ソフトウェアは再びエラーブロ
ックに対して読み出しを行う。この時点で、第３図に示
すような処理により、ＥＣＣ２ビツト誤り報告がソフト
ウェアに対して行われる。即ち、エラーブロックへの読
出し要求（ステップ５２１）がＣＰＵＩ側から出された
場合は（ステップ５２２）、自体のタグアレー６を参照
した（ステップ５２３）時点でエラービット１３により
ＥＣＣ２ビット誤りが報告され（ステップ３２７）　、
ＣＰＵ２側から出された場合には、自体のタグアレー７
を参照するが（ステップ３２４）、何も動作せず（ステ
次に、エラーブロックに対してストアを行った場合につ
いて第４図により説明する。ストア要求（ステップ５３
１）がＣＰＵＩ側から発生した場合ハ（ステップ５３２
）、自体のタグアレー６内のエラービット１３をリセッ
トした後（ステップ５３３）、ストアデータをデータバ
ッファ４に書き込む（ステップ５３５）。この時、シャ
ドウタグアレー８のエラービット２１も同時にリセット
する（ステップ５３４）。

一方、ストア要求がＣＰＵ２から発生した場合は、自体
のタグアレー７はミスヒントになるため（ステップ３３
６，５３７）　、シャドウタグアレー８を調べる。この
結果はヒツトであるがエラービット２１がセットされて
いるため、ＣＰＵＩがらのデータ転送はせず、シャドウ
タグアレー８のエラービット２１及び正当性ビット１９
をリセットしくステップＳ３８，５３９）　、次いでタ
グアレー６のエラービット１３及び正当性ビット１１を
リセットしくステップ３４０，３４１）、主記憶装置３
からデータをデータバッファ５へ転送しくステップ５４
２）、タグアレー７とシャドゥタグアレー９との正当性
ビット１５と２３をセットする（ステップＳ４３，５４
４）。これによりエラーブロックは主記憶装置３のデー
タとの入れ替え不可ブロックとなる。この後ストアデー
タをデータバッファ５ヘスドアして（ステップ５４５）
、タグアレー７とシャドウタグアレー９との変更ビット
１６．２４をセントする（ステップＳ４６゜５４７）。

以上のストアは、キャッシュブロックを正しくする目的
で行われる全ブロック領域へのデータストアの場合につ
いてである。他の単一ワードのストアの場合は、フェッ
チ要求と同一の処理となる。

これは単一ワードのストアではエラーブロックの内容が
正しくなる保証がないためである。

次に、ＣＰＵＩにおいて、キャッシュブロックデータの
入れ替え要求が発生した場合について述べる。第６図に
おいて、タグデーターブロック３４のエラーピントがセ
ットされており、他のタグデータブロック３２．３３及
び３５の正当性ビットがすべてセントされていたとする
。この時、ｃｐｕｉからのフェッチリクエストにより、
新たなデータをデータブロック２８〜３１のいずれかに
ロードする必要が生じると、ＣＰＵＩは最も古い時点で
アクセスのあったデータブロックを、主記憶装置３へ戻
し、新しいデータを当該ブロックへ転送する。この時、
もし、当該ブロックがデータブロック３０であった場合
、対応するタグデータブロック３４のエラービットがセ
ットされているため、ＣＰＵ１は、次に古いデータブロ
ックの内容を主記憶装置３へ転送する。以上によりエラ
ーブロック３０はいずれかのＣＰＵから書込みがなされ
るまで、主記憶装置３のデータとの対応関係を保ったま
まデータバッファ４内にとどまる。

〔発明の効果〕

以上のように本発明によれば、中央処理装置のデータバ
ッファに対応するタグアレー及び主記憶装置に対応する
シャドウタグアレーにエラービットを設け、変更データ
を保持したデータバッファのブロックに読み出しエラー
が発生した際に、そのエラーブロックに対応するタグア
レー内及びシャドウタグアレー内のエラービットをセッ
トすることにより、読み出し処理を行う中央処理装置の
ソフトウェアに符号誤りを報告し、また、エラーブロッ
クを有する中央処理装置からストア要求が発生した場合
にはそのエラーブロックに対応するタグアレー内及びシ
ャドウタグアレー内のアラ−ビットをリセットしてスト
アデータをデータバッファに書き込み、また、上記スト
ア要求が他の中央処理装置から発生した場合には上記エ
ラーブロックに対応するタグアレー内及びシャドウタグ
アレー内のエラービットと正当性ビットとをリセットし
、そのエラーブロックを主記憶装置のデータとの入れ替
え不可のブロックにするようにしたので、不正記憶アド
レスを中央処理装置のソフトウェアに１回で報告できな
かった場合でも、同一のエラーブロックに対してアクセ
スがある度に不正記憶アドレスをソフトウェアに報告で
き、つまりキャッシュの変更ブロックのエラーを主記憶
装置３内の通常の符号誤りとしてソフトウェアに報告で
き、これによりソフトウェアによるエラーに対する回復
処理を行うことが可能となり、また、ブロック全体に対
するデータの再書込み処理によりそのエラーブロックを
再度使用することができる。

また、本発明によれば、シャドウタグアレー内にもエラ
ービットを設けたので、他の中央処理装置からのアクセ
スについても高速にエラーの判定ができる。したがって
、本発明は、ハードウェアの動作を停止させずにエラー
に対する回復処理を高速に行えるという効果が得られる
。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るキャッシュエラー処
理方式を採用したデータ処理装置の要部構成を示すブロ
ック図、第２図はこの実施例においてキャッシュ読み出
しエラーが発生した場合の処理を示すフローチャート、
第３図はこの実施例においてエラービットをセットした
ブロックへのフェッチ時の処理を示すフローチャート、
第４図はこの実施例においてエラービットをセットした
ブロックへのストア時の処理を示すフローチャート、第
５図は従来のキャッシュエラー処理方式を採用したデー
タ処理装置の要部構成を示すブロック図、第６図は実施
例及び従来例におけるキャッシュ内部の構成図である。 １．２・・・中央処理装置、３・・・王記憶装置、４．
５・・・データバッファ、６．７・・・タグアレー、８
．９・・・シャドウタグアレー、１１．１５，１９．２
３・・・正当性ビット、１２．１６，２０．２４・・・
変更ビット、１３．１７，２１．２５・　・　・エラー
ビット。 代理人　　大　　岩　　増　　雄（ほか２名）第４図

Claims (1)

【特許請求の範囲】
1. 高速アクセスが可能なキャッシュとしてのデータバッフ
   ァを備え、このデータバッファ内容の正当性を示す正当
   性ビット及びその内容の変更を示す変更ビット等を有す
   るタグアレーによりデータアクセスを制御する複数の中
   央処理装置と、上記中央処理装置のタグアレーと同一の
   データを保持するシャドウタグアレーを備え、その中央
   処理装置の制御によりデータ処理に関するデータを記憶
   する主記憶装置とを含み構成されたデータ処理装置にお
   いて、上記タグアレー及びシャドウタグアレーにエラー
   ビットを設け、変更データを保持した上記データバッフ
   ァのブロックに読み出しエラーが発生した際に、そのエ
   ラーブロックに対応するタグアレー内及びシャドウタグ
   アレー内のエラービットをセットすることにより、読み
   出し処理を行う中央処理装置のソフトウェアに符号誤り
   を報告し、また、エラーブロックを有する中央処理装置
   からストア要求が発生した場合にはそのエラーブロック
   に対応するタグアレー内及びシャドウタグアレー内のエ
   ラービットをリセットしてストアデータをデータバッフ
   ァに書き込み、また、上記ストア要求が他の中央処理装
   置から発生した場合には上記エラーブロックに対応する
   タグアレー内及びシャドウタグアレー内のエラービット
   と正当性ビットとをリセットし、そのエラーブロックを
   上記主記憶装置のデータとの入れ替え不可のブロックに
   することを特徴とするキャッシュエラー処理方式。