JPH0415496B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 バツフアストレイジ無効化処理方式であつて、
無効化要求（以下Bi要求と称する）にフラグを
設け、プロセツサ（以下CPUと称する）から制
御装置に読出し要求が来た時に、それ以前に前記
制御装置内にあつたBi要求の中に上記読出し要
求のアドレスと同一アドレスのBi要求があるか
否かを調べ、若しあれば当該Bi要求及びそれ以
前に生じていたBi要求のフラグを“１”とし、
それぞれのBi要求が上記CPUからの読出し要求
よりも以前に来たものであるか否かを識別するこ
とにより、読出し要求抑止の頻発防止を可能とす
る。

〔産業上の利用分野〕

本発明は、各々が専用のバツフアストレイジを
有する複数CPUと、前記複数CPUによつて共有
される階層構造を持つ記憶装置とのデータ処理シ
ステムに係り、特にバツフアストレイジの無効化
要求を効率的に処理するバツフアストレイジ無効
化処理方式に関する。

情報処理システムにあつて、複数のCPUと複
数のCPUに共有される記憶装置との間のデータ
の書込み／読出しをデータ処理するシステムが実
施されている。

複数CPUに共有される記憶装置は本実施例で
は階層構造を有し、相互間のデータ転送処理の迅
速化を図つている。即ち、CPUから主記憶装置
のデータ読出しを行う場合、CPU内にあるロー
カルバツフアストレイジ（以下LBSと称する）
をのぞき、当該ブロツクのデータがバツフアリン
グされていれば、それを読出す。

若し、LBSになければグローバルバツフアス
トレイジ（以下GBSと称する）を見に行き、
GBSにあればGBSからLBSに転送して、LBSか
ら読出す。又、GBSにもない時は、主記憶装置
（以下MSUと称する）からGBSへ転送し、同時
にLBSにも転送する。

次に、書込みの場合、LBSに旧データがあれ
ばLBSのその部分に書き、同時にGBSにも書込
む。又、LBSに旧データがなければGBSのみ書
込む。更に、GBSにもなかつた時はMSUから書
込むべきアドレスの旧データをGBSに転送し、
GBSで書き込む。尚、GBS、MSU間はストアイ
ン（又はスワツプ）方式のバツフアであるため、
MSUへはCPUから直接書込むことはない。

以上のような場合、例えばLBSに格納してい
る該当ブロツクのデータが旧世代のものであれ
ば、その後の処理に問題を起こすためLBSに格
納している該当ブロツクの旧世代データを無効化
する要求処理を行う。

又、読出し要求よりBi要求が遅れる場合は読
出し要求を抑止ししなければならないが、この抑
止を頻発すると処理効率が低下することもあり得
る。かかる処理方式がより効率化出来る方式の開
発が期待されている。

〔従来の技術〕

第４図は従来例を説明するブロツク図、第５図
は従来例の動作を説明する図をそれぞれ示す。

尚、第４図はCPU１を主体として図示したブ
ロツク図であり、本例のデータ処理システム図
は、命令を解読して実行する命令処理ユニツト
（以下IPUと称する）１１，２１と、専用のバツ
フアストレイジであるLBS１２１，２２１、タ
グ及びこれらの制御機能を備えたストレイジコン
トロールユニツト（以下SCUと称する）１２，
２２（但し、IPU２１、SCU２２、LBS２２１
は図示を省略）とを具備するCPU１，２と、 複数のCPU１，２からの処理要求に基づく共
有のMSU４の制御等を行う共有記憶制御部３１
と、共有されるバツフアストレイジであるGBS
３２と、LBSデータのBi要求制御を行なうタグ
メモリ２部（以下TAG2部と称する）３３とを具
備するメモリコントロールユニツト（以下MCU
と称する）３と、 多数のデータを記憶しているMSU４とから構
成されている。

尚、上記符号で２XXはCPU２に関連する装置
である。但し、以下の説明でも同様である。

上記構成において、IPU２１がMSU４のX1番
地にデータの書込みを行つた後、X2番地にも書
込みを行つたとする。この時、CPU１内のLSB
１２１にはX1番地のデータは格納しているが、
X2番地のデータは格納してないものとする。こ
の状態でIPU１１がX2番地のデータを読出す場
合、LBS１２１に格納されてないのでSCU１２
はMCU３に対してMSU４のX2番地のデータの
読出しを指令する。

次に、IPU１１がX1番地のデータの読出しを
行なおうとした時、LBS１２１に対するBi要求
の処理が遅れて無効化されない場合は、LBS１
２１のX1番地にある古いデータを読出してしま
うことになる。

上述の処理が例えばデータベースのトランザク
シヨン処理のような場合、X2番地のデータがト
ランザクシヨン完了時を示すデータであると、読
出しにおいてX2番地の新データを読出した場合
にはかならずX1番地の新データを読出さないと、
X2番地のデータが完了時を示しているにもかか
わらずX1番地のデータは旧データのままである
というデータの新旧逆転現象が生ずる。

上述においてX2番地の旧データ（即ちLBS１
２１にあるデータ）を読出した場合にはトランザ
クシヨン未完了と認識されるのでX1番地のデー
タは新旧いずれを読出しても問題はない。

このような新旧データの逆転現象を避けるため
従来はBi要求の処理よりも処理の速い読出し要
求の抑止を行なうことにより、Bi要求の遅れを
救済している。

ところがこの読出し要求の抑止を頻発すると前
述のようにCPU１の効率が低下するという別の
問題が生ずる。

このため、これに対応して、従来方式では第５
図に示すような制御を行なつていた。

即ち、IPU１１のX2番地のデータ読出し要求
がLBS１２１にヒツトせず、MCU３に送られた
場合、X2番地のデータが該当CPU１に送られる
迄は他の番地の読出し動作は始まらないので、そ
の期間に相当する最小サイクル数である値Nf（十
数サイクル相当）を定め、その値Nfを初期値と
する図示されないカウンタまたはレジスタを
MCU３に設ける。そしてCPU２によるX1番地の
データの書込みが行なわれると、このカウンタの
カウントダウンを開始し、カウンタの値が“０”
になつた時点でX1番地のBi要求がCPU１に送ら
れているか否かを監視し、Bi要求が送られてい
なければCPU１に読出し要求の抑止を送出して、
X1番地のBi要求が送られるまで読出し要求の抑
止を行なう。

この読出し要求の抑止が送出されるとCPU１
の読出しは全て抑止される。

第５図のようにCPU２によるX1番地の書込み
に続いてX2番地の書込みが行なわれると、これ
に対応する別のカウンタがカウントダウンを開始
し値が“０”になつた時点でBi要求の送出を監
視する。この時点ではX2番地のBi要求は送られ
ていないが、既にCPU１の読出しは全て抑止さ
れおり、新たな読出し要求の抑止は必要ない、そ
の後X1番地のデータ無効化が行なわれ、続いて
X2番地のデータ無効化が行なわれるので、結局
第５図の例の場合X2番地の書込みによる読出し
要求の抑止は行なわれないことになる。

以上の動作は、前述の新旧データの逆転現象を
避け、且つ不要な読出し要求の抑止を避けるよう
にしたもので、CPU２による書込みが行なわれ
た後は、前述の最小サイクル数Nfの期間は読出
し要求の抑止を行なわないので、CPU１の読出
しはLBS１２１にヒツトする場合もヒツトしな
い場合も１度だけは無条件に可能であるが、２度
目以降の読出しはBi要求が送られて該当番地デ
ータの無効化が済まなければ読出せないようにし
ている。

〔発明が解決しようとする問題点〕

以上のように、CPU１の読出し要求とMCU３
のBi要求の送出はそれぞれ独立に制御している
ため、MCU３におけるBi要求の処理が遅いと、
CPU２の書込みとは無関係な例えばX1番地、X2
番地以外の番地のデータを読出す場合も、CPU
１の読出し要求は不必要に抑止されることにな
る。

又、メモリがLBS、GBS、MSUの階層構造の
場合、GBSにデータが存在すればこのデータを
読出すので、前述の読出し処理の最小サイクル数
NfはMSUよりも極めて高速のGBSの読出し処理
サイクル（数サイクル）を使用することになる。

従つて、Bi要求がこの数サイクルのNf内に送
出されていないとCPU１の全ての読出し要求は
抑止されることになるので、Bi要求の処理が少
しでも遅延すると抑止頻度が増加するという問題
点がある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロツク図を示す。本原
理ブロツク図は第４図で説明したCPU１，２、
MCU３、MSU４と同じく、CPU１，２、MCU
３′、MSU４とでシステムを構成している。

又、CPU１，２は第４図で説明した機能ブロ
ツク１１，１２，１２１，２１，２２，２２１と
を具備し、MCU３′は同じく第４図で説明した共
有記憶制御部３１′、GBS３２及びTAG2部３
３′とを具備している。

更に、共有記憶制御部３１′はCPU１又は２か
らの読出しアドレスを格納するレジスタ３１１
と、読出されたデータがCPU１又は２に転送さ
れ始める１サイクル前に読出しアクセス終了警報
信号の送出等の制御を行う共有記憶制御回路３１
２とからなつている。

又、TAG2部３３′は所定CPU１，２からの読
出しアドレスと、他のCPU１，２からの書込み
アドレスとを比較する複数の比較回路と、書込み
アドレス領域とフラグ領域とを有する複数のレジ
スタと、LSB１２１のタグのコピーをしている
メモリと、複数の論理回路からなつている。

〔作用〕

該当CPUからMCUに読出し要求が出ると、そ
れ以前にその番地が他のCPUによつて書込まれ
てBi要求がMCUに存在している場合は、その番
地のBi要求に対応するレジスタのフラグを“１”
とすると共に、その番地の書込みより以前に書込
まれた番地でまだBi要求がMCUに存在している
番地に対応するレジスタのフラグも“１”にす
る。

次に該当CPUの読出しが完了した時点で、フ
ラグが“１”のBi要求が残つていれば読出し要
求の抑止を行なう。

このように制御することにより、該当CPUか
らMCUに読出し要求が出されても、その番地の
Bi要求がMCUに存在しなければ、レジスタのフ
ラグは“０”であり、該当CPUの読出しが完了
した後に、他の番地のBi要求が残つていてもそ
れらのレジスタのフラグも“０”なので、読出し
要求の抑止は行なわれず、抑止の頻発を防止でき
ると共に、従来方式と同様に新旧データの逆転現
象は生じない。

〔実施例〕

以下本発明の要旨を第１図〜第３図に示す実施
例により具体的に説明する。

第２図は本発明の実施例を説明するブロツク
図、第３図は本発明の実施例の動作図をそれぞれ
示す。尚、全図を通じて同一符号は同一対象物を
示す。

第２図に示す本実施例は、TAG2部３３′の実
施例を示し、本実施例のTAG2部３３′は、 CPU２からの書込みアドレスを格納するアド
レス領域とフラグ領域を有し、先入れ先出し方式
で制御されるレジスタ３３４（１）〜３３４
（ｎ）と、 CPU１からの読出しアドレスとレジスタ３３
４（１）〜３３４（ｎ）に格納している書込みア
ドレスとを比較して一致した場合はレジスタ３３
４（１）〜３３４（ｎ）のフラグ領域を“１”に
セツトする信号を送出する比較回路３３１１〜３
３１ｎと、 比較回路３３１（１）〜３３１（ｎ）から一致
信号の出力があつた場合、その比較回路３３１
（１）〜３３１（ｎ）と対応するレジスタ３３４
１〜３３４ｎより先にアドレスを格納しているも
ののフラグ領域を立てるフラグ制御部３３５と、 レジスタ３３４（１）〜３３４（ｎ）の出力の
内１つを選択するSEL３３６と、 SEL３３６で選択した内容（アドレス）を格納
するレジスタ３３７と、 予めLSB１２１タグを記憶しており、レジス
タ３３７に格納しているアドレスの下位ビツトで
指定される内容を送出するメモリ３３２と、 メモリ３３２から送出する内容と、レジスタ３
３７から送出する内容（アドレスの上位ビツト）
とを比較して一致した場合一致信号を送出する比
較回路３３３と、 比較回路３３３から送出される一致信号で活性
化され、レジスタ３３９に格納しているBi要求
を送出させる出力制御回路３３８と、 SEL３３６で選択したアドレスをBi要求とし
て格納するレジスタ３３９と、 レジスタ３３９のフラグと、レジスタ３３４
（１）〜３３４（ｎ）のフラグとの論理和条件を
取る論理和回路３４０と、 論理和回路３４０からの出力と、共有記憶制御
部３１′からの読出しアクセス終了警報信号との
論理積条件を取り、条件が取れると読出し抑止信
号をIPU１１へ送出する論理積回路３４１とから
構成されている。

尚、第２図の本実施例はCPU１からの読出し
命令に対する制御内容を主体して図示しているた
め、CPU２から読出し命令が出た場合の関連図
（符号４xxのもの）は省略し、図示してない。

又、第３図はCPU１からの読出し命令に対す
る制御内容を主体した動作図で、しかもIPU２１
からX1番地及びX2番地へのデータ書込みが行わ
れ、LBS１２１にはX1番地のデータのみ格納さ
れている場合を前提した動作図を示している。

次に、本実施例の動作を第３図の動作図をもと
にして説明する。尚、IPU２１からX1番地及び
X2番地へのデータ書込みと、SCU１２でのX2番
地のデータの読出しで、LBS１２１に対して読
出しミスするまでの動作は、第５図での動作と同
一のため省略する。

SCU１２はMCU３′に対して、X2番地のデー
タをMSU４から読出すように指令する。この読
出し要求に関する情報は共有記憶制御部３１′を
経て、CPU１からの読出しアドレス（即ち、X2
番地）としてTAG2部３３の各比較回路３３１
（１）〜３３１（ｎ）の一方の入力端子に送出す
る。

又、比較回路３３１（１）〜３３１（ｎ）のも
う一方の入力端子はCPU２で書込みしたアドレ
ス（即ち、X1番地及びX2番地）を格納している
レジスタ３３４（１）〜３３４（ｎ）の出力側と
接続されており、このアドレスを比較して一致し
た場合は、そのアドレスを格納しているレジスタ
３３４（１）〜３３４（ｎ）のフラグ領域のフラ
グを立てる。

更に、X2番地を比較した比較回路３３１（１）
〜３３１（ｎ）からの一致信号はフラグ制御部３
３５にも送出され、フラグ制御部３３５はX2番
地の格納より前のアドレスを格納しているレジス
タ３３４（１）〜３３４（ｎ）のフラグ領域のフ
ラグを全て“１”とする。

尚、X2番地のデータの読出しの場合は、メモ
リ３３２へのLBS１２１タグのコピーの状態で
比較回路３３３での一致が得られないないのでレ
ジスタ３３９からのBi要求の出力はない。

一方、共有記憶制御部３１′はMSU４から読出
しを行い、そのデータをSCU１２に転送すると
共に、GBS３２に登録する。尚、MSU４からデ
ータの読出しを行つた時点でX2番地を格納して
いるレジスタ３３４（１）〜３３４（ｎ）はフラ
グ領域を含めクリアされる。更に、SCU１２は
このデータをIPU１１に送出すると共にLBS１２
１に登録する。

又、共有記憶制御部３１′はMSU４からの読出
し動作を監視しており、読出し動作の１サイクル
前、即ち読出されたデータがSCU１２に転送さ
れ始める１サイクル前に読出しアクセス終了警報
信号をオンとして論理積回路３４１の１つの入力
端子に送出する。

もし、この読出しアクセス終了警報信号がオン
の時までにフラグが“１”であるBi要求があれ
ば、論理積回路３４１からIPU１１読出し抑止信
号が送出され、例えば次のX1番地のデータの読
出しは抑止される。この間にX1番地のデータの
Bi要求処理がなされる。

以上のように、読出しアクセス終了警報信号が
オンの時にフラグが“１”であるBi要求がTAG2
部３３′内にある場合のみ、IPU１１の読出し要
求を抑止することで、処理サイクル数の変化に応
じることが出来、IPU１１の読出し要求が頻繁に
抑止されることが避けられる。

更に、CPU１からの読出し要求のアドレスと、
TAG2部３３′内に格納しているアドレスを比較
し、一致が得られない場合はフラグを“１”とし
ないことで、不必要なIPU１１の読出し要求の抑
止が生じることを防いでいる。

〔発明の効果〕

以上のような本発明によれば、読出し要求抑止
の頻発防止と、不必要な読出し要求の抑止発生を
防止することが出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例を説明するブロツク図、第３図は本
発明の実施例の動作図、第４図は従来例を説明す
るブロツク図、第５図は従来例の動作を説明する
図、をそれぞれ示す。 図において、１，２はCPU、３，３′はMCU、
４はMSU、１１はIPU、１２はSCU、１２１は
LBS、３１，３１′は共有記憶制御部、３２は
GBS、３３，３３′はTAG2部、３１１はレジス
タ、３１２は共有記憶制御回路、３３１（１）〜
３３１（ｎ）は比較回路、３３２はメモリ、３３
３は比較回路、３３４（１）〜３３４（ｎ）はレ
ジスタ、３３５はフラグ制御部、３３６はSEL、
３３７，３３９はレジスタ、３３８は出力制御回
路、３４０は論理和回路、３４１は論理積回路、
をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 各々が専用のバツフアストレイジを有する複
   数プロセツサ１，２と、前記複数プロセツサ１，
   ２によつて共有され、前記バツフアストレイジと
   共に階層構造をなす記憶装置４とを有し、該プロ
   セツサ１のデータ書込み要求は制御装置３を介し
   て、前記記憶装置４に対して行われ、該プロセツ
   サ１のデータ読出し要求が該プロセツサ１内の前
   記バツフアストレイジにヒツトすれば、前記バツ
   フアストレイジから読出しを行い、ミスした場合
   には前記記憶装置４から対応するブロツクを読出
   すと共に、新たに前記バツフアストレイジに書込
   むデータ処理システムにおいて、 該プロセツサ１以外のプロセツサ２から前記バ
   ツフアストレイジ又は前記記憶装置４への書込み
   データに対する該プロセツサ１への無効化要求
   （Bi要求）に対して、該無効化要求（Bi要求）が
   該プロセツサ１にて処理される前に該プロセツサ
   １が読出し要求を出して、前記バツフアストレイ
   ジにミスし、前記記憶装置４への読出しを行う場
   合、該無効化要求（Bi要求）に該プロセツサ１
   の前記記憶装置４への読出し要求より以前に出さ
   れたものであることを示すフラグと、 前記記憶装置４への読出し要求と該無効化要求
   （Bi要求）とのアドレスを比較する比較手段とを
   設け、 前記比較手段でアドレスを比較して一致した場
   合で、前記記憶装置４への読出し要求の処理が終
   了する迄に前記フラグの付いた該無効化要求
   （Bi要求）が該プロセツサ１で処理されてない場
   合、該プロセツサ１の次の読出し要求を抑止し、 前記比較手段でアドレスを比較して一致が得ら
   れない場合、該無効化要求（Bi要求）に前記フ
   ラグを付けないで、該プロセツサ１は次の読出し
   要求を実施することを特徴とするバツフアストレ
   イジ無効化処理方式。