JPS62115553A - バッファストレイジ無効化処理方式 - Google Patents
バッファストレイジ無効化処理方式Info
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- JPS62115553A JPS62115553A JP60255941A JP25594185A JPS62115553A JP S62115553 A JPS62115553 A JP S62115553A JP 60255941 A JP60255941 A JP 60255941A JP 25594185 A JP25594185 A JP 25594185A JP S62115553 A JPS62115553 A JP S62115553A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バッファストレイジ無効化処理方式であって、無効化要
求（以下Ｂｉ要求と称する）にフラグを設け、プロセッ
サ（以下ＣＰＵと称する）から制御装置に読出し要求が
来た時に、それ以前に前記制御装置内にあったＢｉ要求
の中に上記読出し要求のアドレスと同一アドレスのＢｉ
要求があるか否かを調べ、若しあれば当該Ｂｉ要求及び
それ以前に生じていたＢｉ要求のフラグを１″とし、そ
れぞれのＢｉ要求が上記ＣＰＵからの読出し要求よりも
以前に来たものであるか否かを識別することにより、読
出し要求抑止の頻発防止を可能とする。
求（以下Ｂｉ要求と称する）にフラグを設け、プロセッ
サ（以下ＣＰＵと称する）から制御装置に読出し要求が
来た時に、それ以前に前記制御装置内にあったＢｉ要求
の中に上記読出し要求のアドレスと同一アドレスのＢｉ
要求があるか否かを調べ、若しあれば当該Ｂｉ要求及び
それ以前に生じていたＢｉ要求のフラグを１″とし、そ
れぞれのＢｉ要求が上記ＣＰＵからの読出し要求よりも
以前に来たものであるか否かを識別することにより、読
出し要求抑止の頻発防止を可能とする。
本発明は、各々が専用のバッファストレイジを有する複
数ＣＰＵと、前記複数ｅＰＵによって共有される階層構
造を持つ記憶装置とのデータ処理システムに係り、特に
バッファストレイジの無効化要求を効率的に処理するバ
ッファストレイジ無効化処理方式に関する。
数ＣＰＵと、前記複数ｅＰＵによって共有される階層構
造を持つ記憶装置とのデータ処理システムに係り、特に
バッファストレイジの無効化要求を効率的に処理するバ
ッファストレイジ無効化処理方式に関する。
情報処理システムにあって、複数のＣＰＵと複数のＣＰ
Ｕに共有される記憶装置との間のデータの書込み／読出
しをデータ処理するシステムが実施されている。
Ｕに共有される記憶装置との間のデータの書込み／読出
しをデータ処理するシステムが実施されている。
複数ＣＰＵに共有される記憶装置は本実施例では階層構
造を有し、相互間のデータ転送処理の迅速化を図ってい
る。即ち、ＣＰＵから主記憶装置のデータ読出しを行う
場合、ＣＰＵ内にあるローカルバッファストレイジ（以
下ＬＢＳと称する）をのぞき、２亥当フ゛ロツクのデー
タがバッファリングされていれば、それを読出す。
造を有し、相互間のデータ転送処理の迅速化を図ってい
る。即ち、ＣＰＵから主記憶装置のデータ読出しを行う
場合、ＣＰＵ内にあるローカルバッファストレイジ（以
下ＬＢＳと称する）をのぞき、２亥当フ゛ロツクのデー
タがバッファリングされていれば、それを読出す。
若し、ＬＢＳになければグローバルバッファストレイジ
（以下ＣＢＳと称する）を見に行き、ＣＢＳにあればＣ
ＢＳからＬＢＳに転送して、ＬＢＳから読出す。
（以下ＣＢＳと称する）を見に行き、ＣＢＳにあればＣ
ＢＳからＬＢＳに転送して、ＬＢＳから読出す。
又、ＣＢＳにもない時は、主記憶装置（以下北Ｕと称す
る）からＣＢＳへ転送し、同時にＬＢＳにも転送する。
る）からＣＢＳへ転送し、同時にＬＢＳにも転送する。
次に、書込みの場合、ＬＢＳにあればＬＢＳに書き、同
時にＣＢＳにも書込む。又、ＬＢＳになければＣＢＳの
み書込む。更に、ＣＢＳにもなかった時はＭＳＵからＣ
ＢＳ ニ転送し、ＣＢＳ テ書き込む。尚、ＣＢＳ、
ＭＳＵ間はストアイン（又はスワップ）方式のバッファ
であるため、ＭＳＵへはＣＰＵから直接書込むことはな
い。
時にＣＢＳにも書込む。又、ＬＢＳになければＣＢＳの
み書込む。更に、ＣＢＳにもなかった時はＭＳＵからＣ
ＢＳ ニ転送し、ＣＢＳ テ書き込む。尚、ＣＢＳ、
ＭＳＵ間はストアイン（又はスワップ）方式のバッファ
であるため、ＭＳＵへはＣＰＵから直接書込むことはな
い。
以上のような場合、例えばＬＢＳに格納している該当ブ
ロックのデータが旧世代のものであれば、その後の処理
に問題を起こすためＬＢＳに格納している該当ブロック
の旧世代データを無効化する要求処理を行う。
ロックのデータが旧世代のものであれば、その後の処理
に問題を起こすためＬＢＳに格納している該当ブロック
の旧世代データを無効化する要求処理を行う。
又、読出し要求と無効化要求とのタイミングによっては
読出し要求を抑止し、この抑止を頻発することもあり得
る。かかる処理方式がより効率化出来る方式の開発が期
待されている。
読出し要求を抑止し、この抑止を頻発することもあり得
る。かかる処理方式がより効率化出来る方式の開発が期
待されている。
第４図は従来例を説明するブロック図、第５図は従来例
の動作を説明する図をそれぞれ示す。
の動作を説明する図をそれぞれ示す。
尚、第４図はＣＰＵＩを主体として図示したブロック図
であり、本例のデータ処理システム図は、命令を解読し
て実行するＩＰＵＩＩ、２１と、専用のバッファストレ
イジであるＬＢＳ１２１，２２１． タグ及びこれらの
制御機能を備えた５ＣＵ１２．２２ （但し、ＩＰＵ２
１゜５ＣＬＩ２２． ＬＢｓ２２１は図示を省略）とを
具備するＣＰＵＩ、２と、 複数ＣＰＩＪＩ、２からの処理要求に基づく共有のＭＳ
Ｕ４の制御等を行う共有記憶制御部３１と、共有される
バッファストレイジであるＧＢＳ３２と、読出し要求の
抑止制御を行うＴＡＧ２部３３とを具備する制御部（以
下ＭＣＵと称する）３と、 多数のデータを記憶しているＭＳＵ４とがら構成されて
いる。
であり、本例のデータ処理システム図は、命令を解読し
て実行するＩＰＵＩＩ、２１と、専用のバッファストレ
イジであるＬＢＳ１２１，２２１． タグ及びこれらの
制御機能を備えた５ＣＵ１２．２２ （但し、ＩＰＵ２
１゜５ＣＬＩ２２． ＬＢｓ２２１は図示を省略）とを
具備するＣＰＵＩ、２と、 複数ＣＰＩＪＩ、２からの処理要求に基づく共有のＭＳ
Ｕ４の制御等を行う共有記憶制御部３１と、共有される
バッファストレイジであるＧＢＳ３２と、読出し要求の
抑止制御を行うＴＡＧ２部３３とを具備する制御部（以
下ＭＣＵと称する）３と、 多数のデータを記憶しているＭＳＵ４とがら構成されて
いる。
尚、上記符号で２χχはＣＰＬ１２に関連する装置であ
る。但し、以下の説明でも同様である。
る。但し、以下の説明でも同様である。
上記構成において、ｌＰＯ２１力＜ＭＳＵ４のＸ１番地
にデータの書込みを行った後、ｘ２番地にも書込みを行
ったとする。この時、ＣＰ［Ｊ１内のＬＳＢ１２１には
Ｘ１番地のデータは格納しているが、Ｘ２番地のデータ
は格納してないものとする。この状態でＩＰＵＩＩがＸ
２番地のデータを読出す場合、ＬＢＳ１２１に格納され
てないので５ＣＵ１２はＭＣＵ３に対してＭＳ［Ｊ４の
Ｘ２番地のデータの読出しを指令する。
にデータの書込みを行った後、ｘ２番地にも書込みを行
ったとする。この時、ＣＰ［Ｊ１内のＬＳＢ１２１には
Ｘ１番地のデータは格納しているが、Ｘ２番地のデータ
は格納してないものとする。この状態でＩＰＵＩＩがＸ
２番地のデータを読出す場合、ＬＢＳ１２１に格納され
てないので５ＣＵ１２はＭＣＵ３に対してＭＳ［Ｊ４の
Ｘ２番地のデータの読出しを指令する。
次に、ＩＰＵＩＩがＸ１番地のデータの読出しを行おう
とした時、ＬＢＳ１２１に格納されているＸ１番地のデ
ータが、ＩＰＵ２１から×１番地に書込まれた世代より
古いことによるＢｉ要求が遅れて、無効化されてない場
合は、古いデータを読出してしまうことになる。
とした時、ＬＢＳ１２１に格納されているＸ１番地のデ
ータが、ＩＰＵ２１から×１番地に書込まれた世代より
古いことによるＢｉ要求が遅れて、無効化されてない場
合は、古いデータを読出してしまうことになる。
この状態に対応するため、従来方式では第５図に示すよ
うに、以下め制御を行っていた。即ち、ＩＰＵＩＩの読
出し要求がＬＢＳ１２１にヒツトせず、肛Ｕ３に送られ
た場合、データが該当ＣＰＵＩに送られるまでの最小サ
イクル数Ｎｆ （十数サイクル相当）を定め、ＭＣｔ１
３に送られて来た全てのＢｉ要求を、初期値Ｎｆを持っ
たカウンタ（図示してない）によって時間監視をする。
うに、以下め制御を行っていた。即ち、ＩＰＵＩＩの読
出し要求がＬＢＳ１２１にヒツトせず、肛Ｕ３に送られ
た場合、データが該当ＣＰＵＩに送られるまでの最小サ
イクル数Ｎｆ （十数サイクル相当）を定め、ＭＣｔ１
３に送られて来た全てのＢｉ要求を、初期値Ｎｆを持っ
たカウンタ（図示してない）によって時間監視をする。
前記カウンタ（図示してない）はＭＣＵａ内に複数備え
られており、初期値Ｎｆは監視するＢｉ要求力＜ＭＣＵ
３内に保持されている間、１サイクル毎に１ずつ減算し
、前記カウンタ（図示してない）の値が“０″になると
、該当旧要求が５ＣＵ１２に送られる迄ＩＰＵＩＩの読
出し要求を抑止する。
られており、初期値Ｎｆは監視するＢｉ要求力＜ＭＣＵ
３内に保持されている間、１サイクル毎に１ずつ減算し
、前記カウンタ（図示してない）の値が“０″になると
、該当旧要求が５ＣＵ１２に送られる迄ＩＰＵＩＩの読
出し要求を抑止する。
以上のように、読出し要求とＢｉ要求とはそれぞれ独立
に制御しているため、ｃｐｕｉからＭＣＵ３への読出し
要求の有無にかかわらず、不必要なＩＰＵＩＩの読出し
要求の抑止が発生することになる。
に制御しているため、ｃｐｕｉからＭＣＵ３への読出し
要求の有無にかかわらず、不必要なＩＰＵＩＩの読出し
要求の抑止が発生することになる。
又、カウンタ（図示してない）の初期値Ｎｆは最小の読
出し要求処理サイクル数としており、特にＧＢＳ３２を
具備しティるＭＳＵ４テは、Ｇ［１Ｓ３２ ニヒットし
た場合は数サイクルとＮｆ値が小さいので、それ以内に
Ｂｉ要求が完了しないと読出し要求は全て抑止される等
の問題点がある。
出し要求処理サイクル数としており、特にＧＢＳ３２を
具備しティるＭＳＵ４テは、Ｇ［１Ｓ３２ ニヒットし
た場合は数サイクルとＮｆ値が小さいので、それ以内に
Ｂｉ要求が完了しないと読出し要求は全て抑止される等
の問題点がある。
第１図は本発明の原理ブロック図を示す。本原理ブロッ
ク図は第４図で説明したＣＰｔ１ｌ、２、ＭＣ１１３、
ＭＳＵ４と同じ＜ 、ＣＰＵＩ、２、ＭＣＵ３ ’ 、
ＭＳＵ４とテシステムを構成している。
ク図は第４図で説明したＣＰｔ１ｌ、２、ＭＣ１１３、
ＭＳＵ４と同じ＜ 、ＣＰＵＩ、２、ＭＣＵ３ ’ 、
ＭＳＵ４とテシステムを構成している。
又、ＣＰＵＩ、２は第４図で説明した機能ブロック１１
゜１２．１２Ｌ２Ｌ２２，２２１とを具備し、ＭＣＵ３
’は同じく第４図で説明した共有記憶制御部３１ ’
、ＧＢＳ３２及びＴＡＧ２部３３′とを具備している
。
゜１２．１２Ｌ２Ｌ２２，２２１とを具備し、ＭＣＵ３
’は同じく第４図で説明した共有記憶制御部３１ ’
、ＧＢＳ３２及びＴＡＧ２部３３′とを具備している
。
更に、共有記憶制御部３１′はＣＰＵＩ又は２からの読
出しアドレスを格納するレジスタ３１１ と、読出され
たデータがＣＰＵＩ又は２に転送され始める１サイクル
前に読出しアクセス終了警報信号の送出等の制御を行う
共有記憶制御回路３１２とからなっている。
出しアドレスを格納するレジスタ３１１ と、読出され
たデータがＣＰＵＩ又は２に転送され始める１サイクル
前に読出しアクセス終了警報信号の送出等の制御を行う
共有記憶制御回路３１２とからなっている。
又、ＴＡＧ２部３３′は所定ＣＰｔ１ｌ、２からの読出
しアドレスと、他のＣＰＩＪＩ、２からの書込みアドレ
スとを比較する複数の比較回路と、書込みアドレス領域
とフラグ領域とを有する複数のレジスタと、ＬＳＢ１２
１のタグのコピーをしているメモリと、複数の論理回路
からなっている。
しアドレスと、他のＣＰＩＪＩ、２からの書込みアドレ
スとを比較する複数の比較回路と、書込みアドレス領域
とフラグ領域とを有する複数のレジスタと、ＬＳＢ１２
１のタグのコピーをしているメモリと、複数の論理回路
からなっている。
該当ＣＰＵからＭＣＵに読出し要求が来てから、共有の
ＭＳＵにアクセスが開始されるまでの間に前記ＭＣＵに
来たＢｉ要求と、それ以前に前記ＭＣＵ内にあったＢｉ
要求とのフラグを“１”とし、それぞれのＢｉ要求が該
当ＣＰＵ内のバッファストレイジにミスした読出し要求
よりも以前に来たものであるか否かをＴＡＧ２部で識別
するように構成することにより、読出し要求抑止の頻発
を防止することが可能となる。
ＭＳＵにアクセスが開始されるまでの間に前記ＭＣＵに
来たＢｉ要求と、それ以前に前記ＭＣＵ内にあったＢｉ
要求とのフラグを“１”とし、それぞれのＢｉ要求が該
当ＣＰＵ内のバッファストレイジにミスした読出し要求
よりも以前に来たものであるか否かをＴＡＧ２部で識別
するように構成することにより、読出し要求抑止の頻発
を防止することが可能となる。
以下本発明の要旨を第１図〜第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例の動作図をそれぞれ示す。
本発明の実施例の動作図をそれぞれ示す。
尚、企図を通じて同一符号は同一対象物を示す。
第２図に示す本実施例は、ＴＡＧ２部３３′の実施例を
示し、本実施例のＴＡＧ２部３３′は、ＣＰＵ２からの
書込みアドレスを格納するアドレス領域とフラグ領域を
有し、先入れ先出し方式で制御されるレジスタ３３４
（１） 〜３３４ （ｎ）と、ＣＰＵＩからの絖出しア
ドレスとレジスタ３３４（１）〜３３４ （ｎ）に格納
している書込みアドレスとを比較して一致した場合はレ
ジスタ３３４（１）〜３３４ （ｎ）のフラグ領域を“
１″にセットする信号を送出する比較回路３３１ （１
）〜３３１ （ｎ）と、比較回路３３１（１）〜３３Ｌ
（ｎ）から−敗信号の出力があった場合、その比較回路
３３１ （１）〜３３１ （ｎ）と対応するレジスタ３
３４ （１）〜３３４（ｎ）より先にアドレスを格納し
ているもののフラグ領域を立てるフラグ制御部３３５と
、 レジスタ３３４ （１）〜３３４ （ｎ）の出力の内１
つを選択するＳｌｌ！Ｌ３３６と、 ５ＥＬ３３６で選択した内容（アドレス）を格納するレ
ジスタ３３７と、 予めＬＳＢ１２１タグを記憶しており、レジスタ３３７
に格納しているアドレスの下位ビットで指定される内容
を送出するメモリ３３２と、 メモリ３３２から送出する内容と、レジスタ３３７から
送出する内容（アドレスの上位ビット）とを比較して一
致した場合一致信号を送出する比較回路３３３と、 比較回路３３３から送出される一致信号で活性化され、
レジスタ３３９に格納しているＢｉ要求を送出させる出
力制御回路３３８と、 ３ＥＬ３３６で選択したアドレスをＢｉ要求として格納
するレジスタ３３９と、 レジスタ３３９のフラグと、レジスタ３３４（１）〜３
３４（ｎ）のフラグとの論理和条件を取る論理和回路３
４０と、 論理和回路３４０からの出力と、共有記憶制御部３１′
からの読出しアクセス終了警報信号との論理積条件を取
り、条件が取れると読出し抑止信号をＩＰＵＩＩへ送出
する論理積゛回路３４１とから構成されている。
示し、本実施例のＴＡＧ２部３３′は、ＣＰＵ２からの
書込みアドレスを格納するアドレス領域とフラグ領域を
有し、先入れ先出し方式で制御されるレジスタ３３４
（１） 〜３３４ （ｎ）と、ＣＰＵＩからの絖出しア
ドレスとレジスタ３３４（１）〜３３４ （ｎ）に格納
している書込みアドレスとを比較して一致した場合はレ
ジスタ３３４（１）〜３３４ （ｎ）のフラグ領域を“
１″にセットする信号を送出する比較回路３３１ （１
）〜３３１ （ｎ）と、比較回路３３１（１）〜３３Ｌ
（ｎ）から−敗信号の出力があった場合、その比較回路
３３１ （１）〜３３１ （ｎ）と対応するレジスタ３
３４ （１）〜３３４（ｎ）より先にアドレスを格納し
ているもののフラグ領域を立てるフラグ制御部３３５と
、 レジスタ３３４ （１）〜３３４ （ｎ）の出力の内１
つを選択するＳｌｌ！Ｌ３３６と、 ５ＥＬ３３６で選択した内容（アドレス）を格納するレ
ジスタ３３７と、 予めＬＳＢ１２１タグを記憶しており、レジスタ３３７
に格納しているアドレスの下位ビットで指定される内容
を送出するメモリ３３２と、 メモリ３３２から送出する内容と、レジスタ３３７から
送出する内容（アドレスの上位ビット）とを比較して一
致した場合一致信号を送出する比較回路３３３と、 比較回路３３３から送出される一致信号で活性化され、
レジスタ３３９に格納しているＢｉ要求を送出させる出
力制御回路３３８と、 ３ＥＬ３３６で選択したアドレスをＢｉ要求として格納
するレジスタ３３９と、 レジスタ３３９のフラグと、レジスタ３３４（１）〜３
３４（ｎ）のフラグとの論理和条件を取る論理和回路３
４０と、 論理和回路３４０からの出力と、共有記憶制御部３１′
からの読出しアクセス終了警報信号との論理積条件を取
り、条件が取れると読出し抑止信号をＩＰＵＩＩへ送出
する論理積゛回路３４１とから構成されている。
尚、第２図の本実施例はＣＰＵＩからの読出し命令に対
する制御内容を主体して図示しているため、ＣＰＵ２か
ら読出し命令が出た場合の関連図（符号４ｘｘのもの）
は省略し、図示してない。
する制御内容を主体して図示しているため、ＣＰＵ２か
ら読出し命令が出た場合の関連図（符号４ｘｘのもの）
は省略し、図示してない。
又、第３図はＣＰＵＩからの読出し命令に対する制御内
容を主体した動作図で、しかもＩＰＵ２１からｘ１番地
及びｘ２番地へのデータ書込みが行われ、ＬＢＳＩ２１
にはＸ１番地のデータのみ格納されている場合を前提し
た動作図を示している。
容を主体した動作図で、しかもＩＰＵ２１からｘ１番地
及びｘ２番地へのデータ書込みが行われ、ＬＢＳＩ２１
にはＸ１番地のデータのみ格納されている場合を前提し
た動作図を示している。
次に、本実施例の動作を第３図の動作図をもとにして説
明する。尚、ＩＰＵ２１からＸ１番地及びＸ２番地への
データ書込みと、５ＣＵ１２でのＸ２番地のデータの読
出しで、ＬＢＳ１２１に対して読出しミスするまでの動
作は、第５図での動作と同一のため省略する。
明する。尚、ＩＰＵ２１からＸ１番地及びＸ２番地への
データ書込みと、５ＣＵ１２でのＸ２番地のデータの読
出しで、ＬＢＳ１２１に対して読出しミスするまでの動
作は、第５図での動作と同一のため省略する。
５ＣＵ１２はＭＣＵ３ ’ ニ対して、ｘ２番地のデー
タをＭＳＵ４から読出すように指令する。この読出し要
求に関する情報は共有記憶制御部３１′を経て、ＣＰＵ
Ｉからの読出しアドレス（即ち、ｘ２番地）としてＴＡ
ＧＺ部３３の各比較回路３３１ （１）〜３３１ （ｎ
）の一方の入力端子に送出する。
タをＭＳＵ４から読出すように指令する。この読出し要
求に関する情報は共有記憶制御部３１′を経て、ＣＰＵ
Ｉからの読出しアドレス（即ち、ｘ２番地）としてＴＡ
ＧＺ部３３の各比較回路３３１ （１）〜３３１ （ｎ
）の一方の入力端子に送出する。
又、比較回路３３１ （１）〜３３１ （ｎ）のもう一
方の入力端子はＣＰＵ２で書込みしたアドレス（即ち、
ｘ１番地及びＸ２番地）を格納しているレジスタ３３４
（１）〜３３４（ｎ）の出力側と接続、されており、
このアドレスを比較して一致した場合は、そのアドレス
を格納しているレジスタ３３４（１）〜３３４ （ｎ）
のフラグ領域のフラグを立てる。
方の入力端子はＣＰＵ２で書込みしたアドレス（即ち、
ｘ１番地及びＸ２番地）を格納しているレジスタ３３４
（１）〜３３４（ｎ）の出力側と接続、されており、
このアドレスを比較して一致した場合は、そのアドレス
を格納しているレジスタ３３４（１）〜３３４ （ｎ）
のフラグ領域のフラグを立てる。
更に、ｘ２番地を比較した比較回路３３１（１）〜３３
１（ｎ）からの一致信号はフラグ制御部３３５にも送出
され、フラグ制御部３３５はｘ２番地の格納より前のア
ドレスを格納しているレジスタ３３４（１）〜３３４
（ｎ）のフラグ領域のフラグを全て１１″とする。
１（ｎ）からの一致信号はフラグ制御部３３５にも送出
され、フラグ制御部３３５はｘ２番地の格納より前のア
ドレスを格納しているレジスタ３３４（１）〜３３４
（ｎ）のフラグ領域のフラグを全て１１″とする。
尚、×２番地のデータの読出しの場合は、メモリ３３２
へのＬＢＳ１２１タグのコピーの状態で比較回路３３３
での一敗が得られないないのでレジスタ３３９からのＢ
ｉ要求の出力はない。
へのＬＢＳ１２１タグのコピーの状態で比較回路３３３
での一敗が得られないないのでレジスタ３３９からのＢ
ｉ要求の出力はない。
一方、共有記憶制御部３１′はＭＳＵ４から読出しを行
い、そのデータを５ＣＵ１２に転送すると共に、ＧＢＳ
３２に登録する。尚、ＭＳＵ４からデータの読出しを行
った時点でＸ２番地を格納しているレジスタ３３４（１
）〜３３４ （ｎ）はフラグ領域を含めクリアされる。
い、そのデータを５ＣＵ１２に転送すると共に、ＧＢＳ
３２に登録する。尚、ＭＳＵ４からデータの読出しを行
った時点でＸ２番地を格納しているレジスタ３３４（１
）〜３３４ （ｎ）はフラグ領域を含めクリアされる。
更に、５Ｃ１ｌ１２はこのデータをＩＰＵＩＩに送出す
ると共にＬＢＳ１２１に登録する。
ると共にＬＢＳ１２１に登録する。
又、共存記憶制御部３１′はＭＳＵ４からの読出し動作
を監視しており、読出し動作の１サイクル前、即ち読出
されたデータが５ＣＵ１２に転送され始める１サイクル
前に読出しアクセス終了警報信号をオンとして論理積回
路３４１の１つの入力端子に送出する。
を監視しており、読出し動作の１サイクル前、即ち読出
されたデータが５ＣＵ１２に転送され始める１サイクル
前に読出しアクセス終了警報信号をオンとして論理積回
路３４１の１つの入力端子に送出する。
もし、この読出しアクセス終了警報信号がオンの時まで
にフラグが′１”であるＢｉ要求があれば、論理積回路
３４１からＩＰＵＩＩ読出し抑止信号が送出され、例え
ば次のＸ１番地のデータの読出しは抑止される。この間
にＸ１番地のデータのＢｉ要求処理がなされる。
にフラグが′１”であるＢｉ要求があれば、論理積回路
３４１からＩＰＵＩＩ読出し抑止信号が送出され、例え
ば次のＸ１番地のデータの読出しは抑止される。この間
にＸ１番地のデータのＢｉ要求処理がなされる。
以上のように、読出しアクセス終了警報信号がオンの時
にフラグが“ｌ”であるＢｉ要求がＴＡＧ２部己 ３３′内ある場合のみ、ＩＰＵＩＩの読出し要求を抑止
することで、処理サイクル数の変化に応じることが出来
、ＩＰＵＩＩの読出し要求が頻繁に抑止されることが避
けられる。
にフラグが“ｌ”であるＢｉ要求がＴＡＧ２部己 ３３′内ある場合のみ、ＩＰＵＩＩの読出し要求を抑止
することで、処理サイクル数の変化に応じることが出来
、ＩＰＵＩＩの読出し要求が頻繁に抑止されることが避
けられる。
更に、ｃｐｕｔからの読出し要求のアドレスと、ＴＡＧ
２部３３部内３′内しているアドレスを比較し、一致が
得られない場合はフラグを“１”としないことで、不必
要なＩＰＵＩＩの読出し要求の抑止が生じることを防い
でいる。
２部３３部内３′内しているアドレスを比較し、一致が
得られない場合はフラグを“１”としないことで、不必
要なＩＰＵＩＩの読出し要求の抑止が生じることを防い
でいる。
以上のような本発明によれば、読出し要求抑止の頻発防
止と、不必要な読出し要求の抑止発生を防止することが
出来ると言う効果がある。
止と、不必要な読出し要求の抑止発生を防止することが
出来ると言う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例の動作図、 第４図は従来例を説明するブロック図、第５図は従来例
の動作を説明する図、 をそれぞれ示す。 図において、 １．２はＣＰｔ１． ３．３’はＭＣＵ 。 ４はＭＳＵ 、 Ｈ，ｌ？はＩＰＵ 。 １２、ｅｒ ハＳＣＵ 、 ｔ２ｔ、Ｚ＆は
ＬＢＳ 。 ３１．３１′は共有記憶制御部、 ３２はＣＢＳ、 ３３．３３ ’はＴＡ
ＧＺ部、３１１ 、 ／ｎはレジスタ、 ３１２．７Ｎは共有記憶制御回路、 ３３１ （１） 〜３３１ （ｎ） 、 ｎ１ｌＪＪ
ｄｌｌｌノＩンハ比較回路、３３２、／１１はメモリ、
３３３．４は比較回路、３３４ （１） 〜３３４
（ｎ） 、４１１ｉ’ｌＮ ＰＩ；Ｉｌｌ’ｌｌはレ
ジスタ、３３５、ｔＦ７Ｊはフラグ制御部、 ３３６、ノＵ はＳＥＬ 、 ３３７ 、３３９ 、ＩＮ Ｉｌｌ！はレジスタ、３３
Ｂ、ｆｇｇは出力制御回路、 ３４０ 、 Ｉｌ、Ｑは論理和回路、３４１．１ｇは論
理積回路、をそれぞれ示す。 。 η８そνｎのノ乗理フ゛ロツハ圏 多 １ 囚 暖粂侠！Ｊ）３υハす２ブロワ２図 ￥ ４ 口
本発明の実施例の動作図、 第４図は従来例を説明するブロック図、第５図は従来例
の動作を説明する図、 をそれぞれ示す。 図において、 １．２はＣＰｔ１． ３．３’はＭＣＵ 。 ４はＭＳＵ 、 Ｈ，ｌ？はＩＰＵ 。 １２、ｅｒ ハＳＣＵ 、 ｔ２ｔ、Ｚ＆は
ＬＢＳ 。 ３１．３１′は共有記憶制御部、 ３２はＣＢＳ、 ３３．３３ ’はＴＡ
ＧＺ部、３１１ 、 ／ｎはレジスタ、 ３１２．７Ｎは共有記憶制御回路、 ３３１ （１） 〜３３１ （ｎ） 、 ｎ１ｌＪＪ
ｄｌｌｌノＩンハ比較回路、３３２、／１１はメモリ、
３３３．４は比較回路、３３４ （１） 〜３３４
（ｎ） 、４１１ｉ’ｌＮ ＰＩ；Ｉｌｌ’ｌｌはレ
ジスタ、３３５、ｔＦ７Ｊはフラグ制御部、 ３３６、ノＵ はＳＥＬ 、 ３３７ 、３３９ 、ＩＮ Ｉｌｌ！はレジスタ、３３
Ｂ、ｆｇｇは出力制御回路、 ３４０ 、 Ｉｌ、Ｑは論理和回路、３４１．１ｇは論
理積回路、をそれぞれ示す。 。 η８そνｎのノ乗理フ゛ロツハ圏 多 １ 囚 暖粂侠！Ｊ）３υハす２ブロワ２図 ￥ ４ 口
Claims (1)
- 【特許請求の範囲】 各々が専用のバッファストレイジを有する複数プロセッ
サ（１、２）と、前記複数プロセッサ（１、２）によっ
て共有され、前記バッファストレイジと共に階層構造を
なす記憶装置（４）とを有し、該プロセッサ（１）のデ
ータ書込み要求は制御装置（３）を介して、前記記憶装
置（４）に対して行われ、該プロセッサ（１）のデータ
読出し要求が該プロセッサ（１）内の前記バッファスト
レイジにヒットすれば、前記バッファストレイジから読
出しを行い、ミスした場合には前記記憶装置（４）から
対応するブロックを読出すと共に、新たに前記バッファ
ストレイジに書込むデータ処理システムにおいて、該プ
ロセッサ（１）以外のプロセッサ（２）から前記バッフ
ァストレイジ又は前記記憶装置（４）への書込みデータ
に対する該プロセッサ（１）への無効化要求（Ｂｉ要求
）に対して、該無効化要求（Ｂｉ要求）が該プロセッサ
（１）にて処理される前に該プロセッサ（１）が読出し
要求を出して、前記バッファストレイジにミスし、前記
記憶装置（４）への読出しを行う場合、該無効化要求（
Ｂｉ要求）に該プロセッサ（１）の前記記憶装置（４）
への読出し要求より以前に出されたものであることを示
すフラグと、 前記記憶装置（４）への読出し要求と該無効化要求（Ｂ
ｉ要求）とのアドレスを比較する比較手段とを設け、 前記比較手段でアドレスを比較して一致した場合で、前
記記憶装置（４）への読出し要求の処理が終了する迄に
前記フラグの付いた該無効化要求（Ｂｉ要求）が該プロ
セッサ（１）で処理されてない場合、該プロセッサ（１
）の次の読出し要求を抑止し、前記比較手段でアドレス
を比較して一致が得られない場合、該無効化要求（Ｂｉ
要求）に前記フラグを付けないで、該プロセッサ（１）
は次の読出し要求を実施することを特徴とするバッファ
ストレイジ無効化処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255941A JPS62115553A (ja) | 1985-11-15 | 1985-11-15 | バッファストレイジ無効化処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255941A JPS62115553A (ja) | 1985-11-15 | 1985-11-15 | バッファストレイジ無効化処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115553A true JPS62115553A (ja) | 1987-05-27 |
| JPH0415496B2 JPH0415496B2 (ja) | 1992-03-18 |
Family
ID=17285699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255941A Granted JPS62115553A (ja) | 1985-11-15 | 1985-11-15 | バッファストレイジ無効化処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115553A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
| JPH01196642A (ja) * | 1988-02-01 | 1989-08-08 | Fujitsu Ltd | キャッシュ無効化制御方式 |
| JPH0245848A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 情報処理装置のバッファ無効化処理方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160124A (ja) * | 1974-11-21 | 1976-05-25 | Hitachi Ltd | |
| JPS54134529A (en) * | 1978-04-11 | 1979-10-19 | Hitachi Ltd | Information processing system |
| JPS6045872A (ja) * | 1983-08-23 | 1985-03-12 | Mitsubishi Electric Corp | 高速緩衝記憶装置 |
-
1985
- 1985-11-15 JP JP60255941A patent/JPS62115553A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160124A (ja) * | 1974-11-21 | 1976-05-25 | Hitachi Ltd | |
| JPS54134529A (en) * | 1978-04-11 | 1979-10-19 | Hitachi Ltd | Information processing system |
| JPS6045872A (ja) * | 1983-08-23 | 1985-03-12 | Mitsubishi Electric Corp | 高速緩衝記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253448A (ja) * | 1987-04-10 | 1988-10-20 | Hitachi Ltd | マルチ計算機装置 |
| JPH0511337B2 (ja) * | 1987-04-10 | 1993-02-15 | Hitachi Ltd | |
| JPH01196642A (ja) * | 1988-02-01 | 1989-08-08 | Fujitsu Ltd | キャッシュ無効化制御方式 |
| JPH0245848A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 情報処理装置のバッファ無効化処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415496B2 (ja) | 1992-03-18 |
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